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KR101401758B1 - 자가정렬된 상호접속 및 블록킹 부분을 갖는 반도체 디바이스 - Google Patents

자가정렬된 상호접속 및 블록킹 부분을 갖는 반도체 디바이스 Download PDF

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KR101401758B1
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켄-시엔 시에
총-후아 우
러-건 리우
팡-유 판
위안-테 후
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

디바이스 및 디바이스의 제조 방법이 개시된다. 예시적인 디바이스는 기판 위에 배치된 제1 전도성 층을 포함하며, 제1 전도성 층은 제1 방향으로 연장하는 제1 복수의 전도성 라인을 포함한다. 디바이스는 제1 전도성 층 위에 배치된 제2 전도성 층을 더 포함하며, 제2 전도성 층은 제2 방향으로 연장하는 제2 복수의 전도성 라인을 포함한다. 디바이스는 제1 복수의 전도성 라인 중의 제1 전도성 라인이 제2 복수의 전도성 라인 중의 제1 전도성 라인과 전기적 접촉 하는 계면에 형성되는 자가정렬된 상호접속을 더 포함한다. 디바이스는 제1 복수의 전도성 라인 중의 제2 전도성 라인과 제2 복수의 전도성 라인 중의 제2 전도성 라인 사이에 개재된 블록킹 부분을 더 포함한다.

Description

자가정렬된 상호접속 및 블록킹 부분을 갖는 반도체 디바이스{A SEMICONDUCTOR DEVICE WITH SELF-ALIGNED INTERCONNECTS AND BLOCKING PORTIONS}
관련 출원에 대한 상호참조
본 개시는 2012년 4월 11일 제출된 발명의 명칭이 "A SEMICONDUCTOR DEVICE WITH SELF-ALIGNED INTERCONNECTS"이며 발명자 Shih-Ming Chang 등에 의한 미국 특허 출원 번호 제13/444,648호와 관련되며, 이는 그 전체가 참조에 의해 여기에 포함된다.
본 발명은 반도체 분야에 관한 것이다.
반도체 집적 회로(IC; integrated circuit) 산업은 급속한 성장을 겪어왔다. IC 발전 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가한 반면에, 기하학 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 또한 IC의 처리 및 제조의 복잡도를 증가시켰고, 이들 발전이 실현되기 위해서는 IC 처리 및 제조에서의 마찬가지의 개발이 필요하다.
예를 들어, 반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능 그리고 보다 낮은 비용을 위해 나노미터 기술 프로세스 노드로 진전함에 따라, 제조 및 설계 둘 다로부터의 난제로 인해 다층(또는 3차원) 집적 디바이스의 발전을 일으켰다. 다층 디바이스는 복수의 층간 유전체 층(ILD; interlayer dielectric layer)을 포함하며 각각이 다른 전도성 층에 정렬되어 접속되는 하나 이상의 전도성 층을 포함할 수 있다. 그러나, 스케일링 다운이 계속됨에 따라, 전도성 층을 형성하고 정렬하는 것이 어려운 것으로 증명되었다. 따라서, 기존의 다층 디바이스 및 다층 디바이스를 제조하는 방법이 이들 의도한 목적에는 일반적으로 충분하였지만, 모든 면에서 완전히 충족스럽지는 않았다.
디바이스 및 디바이스의 제조 방법이 개시된다.
예시적인 디바이스는 기판 위에 배치된 제1 전도성 층을 포함하며, 제1 전도성 층은 제1 방향으로 연장하는 제1 복수의 전도성 라인을 포함한다. 디바이스는 제1 전도성 층 위에 배치된 제2 전도성 층을 더 포함하며, 제2 전도성 층은 제2 방향으로 연장하는 제2 복수의 전도성 라인을 포함한다. 디바이스는 제1 복수의 전도성 라인 중의 제1 전도성 라인이 제2 복수의 전도성 라인 중의 제1 전도성 라인과 전기적 접촉 하는 계면에 형성되는 자가정렬된 상호접속을 더 포함한다. 디바이스는 제1 복수의 전도성 라인 중의 제2 전도성 라인과 제2 복수의 전도성 라인 중의 제2 전도성 라인 사이에 개재된 블록킹 부분을 더 포함한다.
본 발명에 따르면, 자가정렬된 상호접속 및 블록킹 부분을 갖는 반도체 디바이스를 제공할 수 있다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 축척대로 도시된 것은 아니며 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소되어질 수 있다.
도 1은 본 개시의 다양한 양상에 따라 다층 디바이스를 제조하는 방법을 예시하는 흐름도이다.
도 2 내지 도 4는 본 개시의 다양한 양상에 따른 다양한 제조 단계들에서의 반도체 디바이스의 단편적인 평면도들이다.
도 5 내지 도 14는 도 1의 방법에 따른 다양한 제조 단계들에서 다층 디바이스의 하나의 실시예의 단면도들을 예시한다.
도 15는 본 개시의 다양한 양상에 따라 다층 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 16 내지 도 25는 도 15의 방법에 따른 다양한 제조 단계들에서 다층 디바이스의 하나의 실시예의 단면도들을 예시한다.
도 26은 본 개시의 다양한 양상에 따라 다층 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 27 내지 도 36은 도 26의 방법에 따른 다양한 제조 단계들에서 다층 디바이스의 하나의 실시예의 단면도들을 예시한다.
도 37은 본 개시의 다양한 양상에 따라 다층 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 38 내지 도 47은 도 37의 방법에 따른 다양한 제조 단계들에서 다층 디바이스의 하나의 실시예의 단면도들을 예시한다.
도 48은 본 개시의 다양한 양상에 따라 다층 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 49 내지 도 58은 도 48의 방법에 따른 다양한 제조 단계들에서 다층 디바이스의 하나의 실시예의 단면도들을 예시한다.
다음의 개시는 본 발명의 다양한 특징들을 구현하기 위한 다양한 실시예 또는 예를 제공한다. 특정 예의 컴포넌트 및 구성은 본 개시를 단순하게 하고자 아래에 기재된다. 이들은 물론 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 추가의 특징부가 제1 및 제2 특징부 사이에 개재하여 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다. 또한, 여기에 개시된 컴포넌트들은 본 개시의 범위에서 벗어나지 않고서 여기에 나타낸 예시적인 실시예와 다른 방식으로 배열되거나 결합되거나 구성될 수 있다. 당해 기술 분야에서의 숙련자라면 여기에 명시적으로 기재되어 있지 않더라도 본 발명의 원리를 구현하는 다양한 등가물을 고안할 수 있을 것임을 이해하여야 한다.
현대의 반도체 디바이스는 반도체 웨이퍼 상의 다양한 컴포넌트 및 특징부 사이의 전기적 라우팅을 수행하도록 그리고 외부 디바이스와의 전기적 접속을 확립하도록 상호접속 구조(interconnect structure)를 이용할 수 있다. 예를 들어, 상호접속 구조는 복수의 패터닝된 유전체 층 및 상호접속된 전도성 층을 포함할 수 있다. 이들 상호접속된 전도성 층은 회로, 입력/출력, 및 반도체 기판에 형성된 다양한 도핑된 특징부 사이의 상호접속(예를 들어, 배선)을 제공한다. 보다 상세하게는, 상호접속 구조는 금속 층(예를 들어, M1, M2, M3 등)으로도 지칭되는 복수의 상호접속 층을 포함할 수 있다. 각각의 상호접속 층은 금속 라인으로도 지칭되는 복수의 상호접속 특징부를 포함한다. 상호접속 구조의 복수의 ILD 층을 포함할 수 있는 층간 유전체(ILD; interlayer dielectric)는 금속 라인들 사이의 격리(isolation)를 제공한다.
상호접속 구조는 또한 상이한 상호접속 층들로부터의 금속 라인들 사이에 전기적 접속을 제공하는 복수의 비아/컨택을 포함할 수 있다. 예를 들어, 비아는 수직으로 연장하며, 그리하여 M1 층으로부터의 금속 라인이 M2 층으로부터의 다른 금속 라인에 전기적으로 접속될 수 있게 해줄 수 있다. 반도체 디바이스 제조 기술이 계속해서 진화함에 따라, 반도체 디바이스 상의 다양한 특징부들의 크기는 비아 및 금속 라인의 크기를 비롯하여 점점 더 작아지고 있다. 이는 제조 난제를 초래한다. 예를 들어, 비아의 형성은 하나 이상의 리소그래피 및 에칭 공정을 수반할 수 있다. 이들 공정과 연관된 변동(variation)(예를 들어, 임계 치수 균일성 변동 또는 리소그래피 오버레이 에러)은 비아 정렬 문제를 악화시킨다. 달리 서술하면, 디바이스 스케일링 다운 공정은 비아와 위 및/또는 아래의 상호접속된 금속 라인 사이의 정밀한 정렬에 대해 보다 엄격한 요건을 둘 수 있는데, 작은 시프트가 비아를 금속 라인과 정렬 불량되게 할 수 있기 때문이다. 따라서, 이들 비아 정렬 문제를 겪지 않는 개선된 상호접속 구조가 바람직하다.
본 개시의 다양한 양상에 따르면, 비아프리(via-free) 상호접속 구조가 개시된다. 비아프리 상호접속 구조는 금속 라인이 다른 금속 층으로부터의 다른 금속 라인에 전기적으로 접속됨으로써 상호접속을 수행할 비아에 대한 필요성을 없애는 금속 층을 포함한다. 다르게 말하자면, 금속 라인은 자가정렬된다(self-aligned). 이러한 상호접속 구조의 다양한 양상이 아래에 보다 상세하게 기재된다.
도 1과 도 2 내지 도 14를 참조하여, 방법(100)과 다층 디바이스(200 및 300)가 아래에 총체적으로 기재된다. 도 1은 본 개시의 다양한 양상에 따라 집적 회로 디바이스를 제조하는 방법(100)의 흐름도이다. 본 실시예에서, 방법(100)은 다층 집적 회로 디바이스를 제조하기 위한 것이다. 방법(100)은 제1 층간 유전체(ILD1) 층과 제1 금속(M1) 층을 포함하는 기판이 제공되는 블록 102에서 시작한다. 블록 104에서, 제2 층간 유전체(ILD2) 층이 ILD1 층 위에 형성되고, 제1 포토레지스트가 ILD2 층 위에 형성된다. 방법은 블록 106으로 이어지며, 여기에서 제1 포토레지스트는 블록 층(block layer)을 정의하도록 패터닝되고, ILD2 층은 ILD2 층 내의 블록 층 영역을 정의하도록 패터닝된 제1 포토레지스트를 사용하여 에칭된다. 방법은 제1 포토레지스트가 제거되고 제2 포토레지스트가 ILD2 층 위에 형성되는 블록 108로 이어진다. 블록 110에서, 제2 포토레지스트 층은 M2 층을 정의하도록 패터닝되고, ILD2 층은 ILD2 층 내의 M2 층 영역을 정의하고 M1 층의 상부 표면을 드러내도록 패터닝된 제2 포토레지스트를 사용하여 에칭된다. 블록 112에서, 제2 포토레지스트가 제거되고, ILD2 층 내의 M2 층 영역 위에 그리고 M1 층의 드러난 상부 표면 위에 전도성 재료가 증착되며, 그리하여 M1 층과 M2 층의 계면 사이에 자가정렬된 상호접속이 된다. 과도한 M2 층 재료를 제거하도록 평탄화 공정이 수행될 수 있으며, 이에 따라 다층 디바이스의 상부 표면을 평탄화한다. 대안의 실시예에서, M2 층의 형성 전에 제2 포토레지스트가 제거되지 않고, 오히려 과도한 M2 층 재료를 제거하도록 수행되는 평탄화 공정에 의해 제2 포토레지스트도 제거된다. 방법(100)은 집적 회로 디바이스의 제조가 완료되는 블록 114로 이어진다. 본 개시는 전도성 층을 금속 층(예를 들어, M1 및 M2)인 것으로 기재하고 있지만, 전도성 층은 임의의 적합한 전도성 재료일 수 있다는 것을 이해하여야 한다. 또한, 본 개시는 2개의 전도성 층(예를 들어, M1 및 M2)에 대해 기재하고 있지만, 2개보다 많은 수의 전도성 층을 고려해볼 수 있다는 것을 이해하여야 한다. 방법(100) 전에, 그 동안 그리고 그 후에 추가적인 단계들이 제공될 수 있고, 기재된 단계 중의 일부가 방법의 다른 실시예에 대하여 교체되거나 제거될 수 있다. 이어지는 설명은 도 1의 방법(100)에 따라 제조될 수 있는 다층 디바이스의 다양한 실시예를 예시한다.
도 2 내지 도 14는 도 1의 방법에 따른 다양한 제조 단계들에서 다층 디바이스(200 및 300)의 하나의 실시예의 평면도 및 단면도를 예시한다. 다층 디바이스(200 및 300)는 바이폴라 접합 트랜지스터과 같은 다른 유형의 트랜지스터, 저항, 커패시터, 다이오드, 퓨즈 등와 같은 다양한 다른 디바이스 및 특징부를 포함할 수 있지만, 본 개시의 발명의 개념의 보다 나은 이해를 위해 단순화된 것임을 이해하여야 한다. 따라서, 도 2 내지 도 14는 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위하여 단순화되었다. 추가의 특징부가 다층 디바이스(200 및 300)에 추가될 수 있고, 아래에 기재된 특징부 중의 일부는 다층 디바이스(200 및 300)의 다른 실시예에서 교체되거나 제거될 수 있다.
도 2를 참조하면, 여기에 기재되는 개념을 보다 잘 이해하도록 다층 디바이스(200)의 평면도가 제공된다. 도 2a에 관련하여, 제1 방향으로 복수의 라인을 갖는 제1 금속(M1) 층(214)을 포함하는 제1 층간 유전체(ILD1) 층(212)이 제공된다. 도 2b에 관련하여, 제2 방향으로 복수의 라인을 갖는 제2 금속(M2) 층(218)을 포함하는 제2 층간 유전체(ILD2) 층(216)이 제공된다. 본 실시예에서, 제1 방향과 제2 방향은 수직이다. 대안의 실시예에서, 제1 방향과 제2 방향은 실질적으로 동일하다. 도 2c에 관련하여, 도 2b의 ILD2 층(216) 및 M2 층(218)이 도 2a의 ILD1 층(212) 및 M1 층(214) 위에 형성될 때, M1 및 M2 층(214, 218)의 라인들 사이의 계면에서 자가정렬된 상호접속(220)이 된다. 그리하여, M1 및 M2 층(214, 218)은 비아에 맞춰 정렬될 필요가 없는데, 2개의 전도성 층의 라인들이 서로 마주하는 임의의 점에서 자가정렬된 상호접속(220)이 될 것이기 때문이다.
도 3a 내지 도 3c를 참조하여, 어떤 상황에서는, M1 및 M2 층(214, 218)의 라인들 사이의 모든 계면이 접속하여 자가정렬된 상호접속(220)을 형성할 수 있게 하지 않는 것이 바람직할 수 있다. 그리하여, 자가정렬된 상호접속(220) 중의 하나 이상은 M1 및 M2 층(214, 218)의 라인들 사이에 개재되는(interposed) 블록킹 층(blocking layer)(222)을 제공함으로써 형성하는 것이 차단될 수 있다. 블록킹 층(222)을 제공하는 다양한 예가 도 3a 내지 도 3c에 제공된다. 예를 들어, 도 3a에서, 자가정렬된 상호접속이 될 특정 영역만 블록킹 층(222)에 의해 차단된다. 다른 예에서, 도 3b에서, (자가정렬된 상호접속이 될 영역을 넘어) 더 넓은 영역이 블록킹 층(222)에 의해 차단된다. 또 부가의 실시예에서, 도 3c에서, 자가정렬된 상호접속(220)을 둘러싸는 영역이 차단되며, 그리하여 이 특정 자가정렬된 상호접속(220)만 형성될 수 있게 한다. 이들 접근법은, 보다 느슨한 허용오차(tolerance)를 갖는 하나의 넓은 패턴이 차단될 영역을 정의하는데 이용될 수 있으며 그리하여 블록킹 층의 한 부분으로 다수의 자가정렬된 상호접속이 차단될 수 있기 때문에, 좀더 쉬운 공정 흐름을 가능하게 한다. 이러한 상황에서, 블록킹 층의 허용오차(또는 정렬)는 임계적이지(critical) 않다. 예를 들어, M1 층의 라인과 M2 층의 라인 사이의 최소한의 피치가 64 nm인 경우에, 다수의 자가정렬된 상호접속을 차단하기 위해 도 3a 내지 도 3c의 블록킹 실시예가 사용될 수 있다. 이러한 실시예에서, 블록킹 층을 정의하는데 단일 패터닝 프로세스(예를 들어, 포토레지스트 노광/에칭)가 요구된다. 이와 달리, 자가정렬된 상호접속 사이의 각각의 계면이 개별 블록킹 층에 의해 차단되는 경우에, 보다 타이트한 허용오차로 인해 이중 패터닝 공정(예를 들어, 2개의 포토레지스트 노광/에칭)이 요구된다. 따라서, 개시된 블록킹 실시예는, 블록킹 층의 한 부분을 이용해 다수의 자가정렬된 상호접속이 형성되는 것을 차단하는 것을 가능하게 함으로써 공정 단계/시간을 최소화하며 정렬 문제를 감소시키는 공정 친화적인 접근법을 제공한다.
도 4a 및 도 4b를 참조하면, 자가정렬된 상호접속의 형성을 차단하는 것의 평면도가 예시되어 있다. 다층 디바이스(200)는 M1 및 M2 층(214, 218)을 포함하며, 각각은 ILD1 및 ILD2 층(212, 216)에 형성된 복수의 라인을 갖는다. M1 및 M2 층의 라인들 사이의 계면은 자가정렬된 상호접속(220)이 된다. 그러나, 자가정렬된 상호접속의 형성은 M1 및 M2 층(214, 218)의 라인들 사이에 개재되는 블록킹 층(222)을 제공함으로써 차단될 수 있다. 예에서, 도 4a는 블록킹 층(222)의 개별 부분들을 이용해 자가정렬된 상호접속이 형성되는 것을 개별적으로 차단하는 것을 예시한다. 이 접근법에서, 블록킹 층(222)의 부분들의 형성은 M1 및 M2 층에 정밀하게 맞춰 정렬되어야 한다. 대안의 예에서, 도 4b는 블록킹 층(222)의 한 부분을 이용해 다수의 자가정렬된 상호접속을 차단하는 것을 나타낸다. 또한, 도 4b는 하나의 자가정렬된 상호접속만 차단되는 경우, 정렬 문제를 최소화하도록 자가정렬된 상호접속보다 더 큰 블록킹 층(222)이 형성될 수 있는 것을 나타낸다. 다르게 말하자면, 블록킹 층은 반드시 차단되어야 할 자가정렬된 계면 사이에만 형성되어야 하는 것은 아니다. 도 4a 및 도 4b에 예시된 접근법은 상호 배타적이지 않고 단일 실시예가 블록킹 층(222)을 형성하는 둘 다의 접근법을 포함할 수도 있다는 것을 이해하여야 한다. 블록킹 층(222)은 유전체 층, 하드 마스크 층, 둘 다의 조합, 또는 전도성 층의 라인들 사이의 자가정렬된 상호접속 및/또는 전기적 접속의 형성을 차단하는 임의의 적합한 층/재료와 같은 층/재료를 포함할 수 있다. 예시된 바와 같이, M1 및 M2 층(214, 218)은 동일하거나 상이한 방향으로 다수의 라인을 포함할 수 있다.
도 5를 참조하면, 다층 디바이스(300)는 기판(310)을 포함한다. 기판(310)(예를 들어, 웨이퍼)은 벌크 실리콘 기판이다. 대안으로서, 기판(310)은 단결정 구조의 실리콘 또는 게르마늄과 같은 원소 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 이들의 조합을 포함한다. 대안으로서, 기판(310)은 SOI(silicon-on-insulator) 기판을 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 기타 적합한 방법을 사용하여 제조될 수 있다. 기판(310)은 다양한 디바이스 및 다양한 디바이스에 따른 다양한 특징부를 포함할 수 있다. 예를 들어, 기판(310)이 전계 효과 트랜지스터 디바이스를 포함하는 경우에, 소스/드레인 영역을 정의하도록 다양한 도핑된 영역이 존재할 수 있다. 마찬가지로, 기판(310)이 임의의 기타 디바이스를 포함하는 경우, 디바이스에 기능 또는 접속을 제공하도록 다양한 특징부가 존재할 수 있다.
계속해서 도 5를 참조하면, 기판(310)은 제1 층간 유전체(ILD1) 층(312)을 더 포함한다. ILD1 층(312) 내에는 기판(310)의 다양한 디바이스를 제1 금속(M1) 층(316)과 상호접속시키는데 사용되는 비아(314)가 형성된다. M1 층(316)은 기판(310)의 다양한 디바이스와 다층 디바이스(300)의 기타 층/디바이스 사이에 접속을 제공하는데 사용되는 복수의 라인을 포함한다. ILD1 층(312)은 실리콘 산화물, 실리콘 산질화물, FSG(fluorinated silica glass)와 같은 로우 k 재료, 탄소 도핑된 실리콘 산화물, Black Diamond®(Applied Materials of Santa Clara, California), 크세로겔, 에어로겔, 비정질 불화 탄소, 패럴린(Parylene), BCB(bis-benzocyclobutenes), SiLK(Dow Chemical, Midland, Michigan), 폴리이미드 및/또는 기타 적합한 재료를 포함할 수 있다. ILD1 층(312)은 화학적 기상 증착(CVD; chemical vapor deposition), HDP-CVD(high density plasma CVD), 스핀온(spin-on), 물리적 기상 증착(PVD; physical vapor deposition 또는 스퍼터링), 또는 기타 적합한 방법을 포함한 임의의 적합한 공정에 의해 형성될 수 있다. CVD 공정은 예를 들어 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino) 실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학 물질(chemical)을 사용할 수 있다.
계속 도 5를 참조하면, 비아(314)의 위치를 정의하도록 먼저 포토레지스트/하드 마스크를 패터닝하고 ILD1 층(312)을 에칭한 다음, ILD1 층(312) 내의 M1 층(316)의 위치를 정의하도록 또다른 포토레지스트/하드 마스크를 패터닝하고 ILD1 층(312)을 에칭함으로써, 비아(314) 및 M1 층(316)이 형성될 수 있다. 그 후에, 전도성 재료, 본 실시예에서는 금속이 에칭된 부분 내에 증착된다. 전도성 재료는 알루미늄, 구리, 알루미늄 합금, 구리 합금, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 이들의 조합, 또는 임의의 적합한 전도성 재료를 포함할 수 있다.
도 6을 참조하면, ILD1 층(312) 위에 제2 층간 유전체(ILD2) 층(318)이 형성되고, ILD2 층(318) 위에 제1 포토레지스트 층(320)이 형성된다. ILD2 층(318)은 실리콘 산화물, 실리콘 산질화물, FSG(fluorinated silica glass)와 같은 로우 k 재료, 탄소 도핑된 실리콘 산화물, Black Diamond®(Applied Materials of Santa Clara, California), 크세로겔, 에어로겔, 비정질 불화 탄소, 패럴린, BCB(bis-benzocyclobutenes), SiLK(Dow Chemical, Midland, Michigan), 폴리이미드 및/또는 기타 적합한 재료를 포함할 수 있다. ILD2 층(318)은 화학적 기상 증착(CVD), HDP-CVD, 스핀온, 물리적 기상 증착(PVD 또는 스퍼터링), 또는 기타 적합한 방법에 의해 형성될 수 있다. CVD 공정은 예를 들어 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino) 실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학 물질을 사용할 수 있다.
도 7을 참조하면, 제1 포토레지스트 층(320)은 블록 층을 정의하도록 ILD2 층 위에 패터닝된다. 제1 포토레지스트 층(320)을 패터닝하는 것은, 제1 포토레지스트 층(320)을 패턴에 노출시키고 포스트노광(pose-exposure) 베이크 공정을 수행하고 포토레지스트 층을 현상함으로써 패터닝된 제1 포토레지스트 층(320)을 형성하는 것을 포함한다. 패터닝은 또한 마스크리스(maskless) 포토리소그래피, 전자빔 기록, 이온빔 기록, 및 분자 임프린트와 같은 다른 적절한 방법에 의해 구현되거나 교체될 수 있다.
계속해서 도 7을 참조하면, 제1 포토레지스트 층(320)이 패터닝된 후에, ILD2 층(318)이 에칭되고, ILD2 층(318)은 ILD 2 층(318) 내의 블록 층 영역을 정의하도록 제1 포토레지스트 층(320)을 사용하여 보호된다. 에칭 공정은 단일 또는 다수 단계 에칭 공정일 수 있다. 또한, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 이방성(anisotropic) 에칭 공정일 수 있다. 에칭 공정은 반응성 이온 에칭(RIE; reactive ion etch) 및/또는 기타 적합한 공정을 사용할 수 있다. 하나의 예에서, 불소 함유 가스를 포함한 화학을 포함하는 건식 에칭 공정이 ILD2 층(318)을 에칭하는데 사용된다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6, 또는 NF3을 포함한다. 예시된 바와 같이, 본 실시예에서, 에칭 공정은, ILD2 층(318)의 원하는 부분이 에칭되는 동안 ILD2 층(318)의 다른 부분은 남아있도록 얼마나 오랫동안 에칭할지 결정하는데 에칭 화학의 에칭 속도를 사용하는, 시간에 민감한(time sensitive) 에칭 공정이다. 대안으로서, 에칭 공정은 임의의 적합한 에칭 공정일 수 있고, 설계 요건에 따라 정지할 수 있다.
도 8을 참조하면, 에칭 공정 후에, 제1 포토레지스트 층(320)은 임의의 적합한 공정에 의해 제거된다. 예를 들어, 제1 포토레지스트 층(320)은 아래의 ILD2 층(318)에 더 이상 부착하지 않도록 레지스트를 화학적으로 변경하는 액상 "레지스트 스트립퍼(stripper)"에 의해 제거될 수 있다. 대안으로서, 제1 포토레지스트 층(320)은 이를 산화시키는 플라즈마 함유 산소 또는 임의의 적합한 공정에 의해 제거될 수 있다.
도 9를 참조하면, 제2 포토레지스트 층(322)이 ILD2 층(318) 위에 형성된다. 도 10을 참조하면, 제2 포토레지스트 층(322)은 ILD2 층(322)이 나중에 에칭될 M2 층을 정의하도록 ILD2 층 위에 패터닝된다. 제2 포토레지스트 층(322)을 패터닝하는 것은, 제2 포토레지스트 층(322)을 패턴에 노출시키고 포스트노광 베이크 공정을 수행하고 포토레지스트 층을 현성함으로써, 패터닝된 제2 포토레지스트 층(322)을 형성하는 것을 포함한다. 패터닝은 또한 마스크리스 포토리소그래피, 전자 빔 기록, 이온빔 기록, 및 분자 임프린트와 같은 기타 적합한 방법에 의해 구현되거나 교체될 수 있다.
도 11을 참조하면, 제2 포토레지스트 층(322)이 패터닝된 후에, ILD2 층(318)은 ILD2 층(318) 내의 M2 층 영역을 더 정의하고 M1 층(316)의 상부 표면을 드러내도록 제2 포토레지스트 층(322)을 사용하여 에칭된다. 에칭 공정은 단일 또는 다수 단계 에칭 공정일 수 있다. 또한, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 이방성 에칭 공정일 수 있다. 에칭 공정은 반응성 이온 에칭(RIE) 및/또는 기타 적합한 공정을 사용할 수 있다. 하나의 예에서, 불소 함유 가스를 포함한 화학을 포함하는 건식 에칭 공정이 ILD2 층(318)을 에칭하는데 사용된다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6, 또는 NF3을 포함한다. 예시된 바와 같이, 본 실시예에서, 에칭 공정은, ILD2 층(318)의 원하는 부분이 에칭되는 동안 ILD2 층(318)의 다른 부분은 남아있도록 얼마나 오랫동안 에칭할지 결정하기 위해 에칭 화학의 에칭 속도를 사용하는, 시간에 민감한 에칭 공정이다. 대안으로서, 에칭 공정은 임의의 적합한 에칭 공정일 수 있고, 설계 요건에 따라 정지할 수 있다.
도 12를 참조하면, 에칭 공정 후에, 제2 포토레지스트 층(322)이 임의의 적합한 공정에 의해 제거된다. 예를 들어, 제2 포토레지스트 층(322)은 아래의 ILD2 층(318)에 더 이상 부착하지 않도록 레지스트를 화학적으로 변경하는 액상 "레지스트 스트립퍼(stripper)"에 의해 제거될 수 있다. 대안으로서, 제2 포토레지스트 층(322)은 이를 산화시키는 플라즈마 함유 산소 또는 임의의 적합한 공정에 의해 제거될 수 있다.
도 13을 참조하면, M1 층(314) 및 다층 디바이스(300)의 기타 디바이스/특징부에 접속시키기 위해 제2 금속(M2) 층(324)이 형성된다. M2 층(324)은, M1 및 M2 층(316, 324)의 계면 사이에 자가정렬된 상호접속이 되도록, ILD2 층(318) 내의 M2 층 영역(에칭됨) 위에 그리고 M1 층(316)의 드러난 상부 표면 위에 전도성 재료를 증착함으로써 형성된다. M2 층(324)은 알루미늄, 구리, 알루미늄 합금, 구리 합금, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 이들의 조합과 같은 금속, 또는 임의의 적합한 전도성 재료를 포함할 수 있다. M2 층(324)은 CVD, PVD, ALD(atomic layer deposition), HDPCVD, 플레이팅, 기타 적합한 방법 및/또는 이들의 조합에 의해 형성될 수 있다.
예시된 바와 같이, M2 층(324)은 M1 층(316) 위에 배치되며 M1 층(316)과 전기적 접촉한다. M1 층(316) 및 M2 층(324)의 적어도 하나의 라인 사이의 계면은 자가정렬된 상호접속(326)을 형성한다. M1 층(316)과 M2 층(323) 사이에 어떠한 비아도 정의될 필요가 없기 때문에, 계면은 자가정렬된 상호접속(326)을 형성한다. 또한, 적어도 하나의 자가정렬된 상호접속의 형성을 차단하도록 블록킹 부분(328)이 정의된다. 본 실시예에서, M1 층(316)과 M2 층(324)은 직접 전기적 접촉한다. 대안의 실시예에서, M1 층(316) 및 M2 층(324)의 자가정렬된 상호접속 사이에 전기적 접촉을 제공하도록 2개 층 사이에 재료가 개재된다.
도 14를 참조하면, M2 층(324)의 과도한 재료를 제거하는 임의의 적합한 공정에 의해 다층 디바이스(300)의 표면이 평탄화된다. 실시예에서, (도 11에 예시된 바와 같이) 제2 포토레지스트 층(322)이 제거되지 않은 경우에, 평탄화 공정은 또한 제2 포토레지스트 층(322)도 제거한다. 평탄화 공정은 화학 기계적 연마(CMP; chemical mechanical polishing) 공정 또는 임의의 적합한 공정일 수 있다.
도 15를 참조하여, 본 개시의 다양한 양상에 따라 반도체 디바이스를 제조하기 위한 방법(400)이 기재된다. 방법(400)의 실시예는 상기 개시되어 있는 방법(100)의 실시예와 유사한 공정 단계들을 포함할 수 있다. 방법(400)의 실시예를 개시하는데 있어서, 공정 및/또는 구조에 관한 일부 세부사항은 방법(100)의 실시예에서 기재된 바와 유사한 경우 단순하게 하기 위해 스킵될 수 있다.
계속 도 15를 참조하여, 본 실시예에서, 방법(400)은 다층 집적 회로 디바이스를 제조하기 위한 것이다. 방법(400)은 제1 층간 유전체(ILD1) 층 및 제1 금속(M1) 층을 포함하는 기판이 제공되는 블록 402에서 시작한다. 블록 404에서, 제2 층간 유전체(ILD2) 층이 ILD1 층 위에 형성되고, 하드 마스크가 ILD2 층 위에 형성되고, 제1 포토레지스트가 하드 마스크 위에 형성된다. 방법은 블록 406으로 이어지며, 여기에서 제1 포토레지스트는 블록 층을 정의하도록 패터닝되고 하드 마스크는 패터닝된 제1 포토레지스트를 사용하여 패터닝된다. 방법은 블록 408로 이어지며, 여기에서 제1 포토레지스트가 제거되고 ILD2 층 위에 제2 포토레지스트가 형성된다. 블록 410에서, 제2 포토레지스트 층은 M2 층을 정의하도록 패터닝되고, ILD2 층은 ILD2 층 내의 M2 층 영역을 정의하도록 패터닝된 하드 마스크를 사용하여 에칭된다. 블록 412에서, 하드 마스크는 M2 층을 더 정의하도록 패터닝된 제2 포토레지스트를 사용하여 더 패터닝되고, 제2 포토레지스트가 제거되고, ILD2 층은 ILD2 층 내의 M2 층 영역을 더 정의하고 M1 층의 상부 표면을 드러내도록 패터닝된 하드 마스크를 사용하여 에칭된다. 블록 414에서, ILD2 층 내의 M2 층 영역 위에 그리고 M1 층의 드러난 상부 표면 위에 전도성 재료가 증착되며, 그리하여 M1 및 M2 층의 계면 사이에 자가정렬된 상호접속이 된다. 과도한 M2 층 재료를 제거하도록 평탄화 공정이 수행될 수 있으며, 따라서 다층 디바이스의 상부 표면을 평탄화한다. 대안의 실시예에서, 제2 포토레지스트가 M2 층의 형성 전에 제거되지 않고, 오히려 과도한 M2 층 재료를 제거하도록 수행되는 평탄화 공정에 의해 제거된다. 방법(400)은 집적 회로 디바이스의 제조가 완료되는 블록 416으로 이어진다. 본 실시예는 전도성 층을 금속 층(예를 들어, M1 및 M2)인 것으로서 기재하고 있지만 전도성 층은 임의의 적합한 전도성 재료일 수 있다는 것을 이해하여야 한다. 또한, 본 실시예는 2개의 전도성 층(예를 들어 M1 및 M2)에 대해 기재하고 있지만 2개보다 더 많은 수의 전도성 층을 고려해볼 수 있다는 것을 이해하여야 한다. 방법(400) 전에, 그 동안 그리고 그 후에 추가적인 단계들이 제공될 수 있고, 기재된 단계 중의 일부는 방법의 다른 실시예에 대하여 교체되거나 제거될 수 있다. 이어지는 설명은 도 15의 방법(400)에 따라 제조될 수 있는 다층 디바이스의 다양한 실시예를 예시한다.
도 16 내지 도 25는 도 15의 방법에 따른 다양한 제조 단계들에서 다층 디바이스(500)의 하나의 실시예의 단면도를 예시한다. 도 16 내지 도 25의 반도체 디바이스(500)는 어떤 면에서는 도 5 내지 도 14의 반도체 디바이스(300)와 유사하다. 따라서, 도 5 내지 도 14와 도 16 내지 도 25에서의 유사한 특징들은 명확하고 단순하게 하기 위하여 동일한 참조 번호로 나타낸다. 다층 디바이스(500)는 바이폴라 접합 트랜지스터와 같은 다른 유형의 트랜지스터, 저항, 커패시터, 다이오드, 퓨즈 등과 같은 다양한 다른 디바이스 및 특징부를 포함할 수 있다는 것을 이해하여야 한다. 따라서, 도 16 내지 도 25는 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 위하여 단순화되었다. 추가의 특징부가 다층 디바이스(500)에 추가될 수 있고, 아래에 기재된 특징 중의 일부는 다층 디바이스(%00)의 다른 실시예에서 교체되거나 제거될 수 있다.
도 16을 참조하면, 다층 디바이스(500)의 단면도가 예시되어 있다. 다층 디바이스(500)는 기판(310)을 포함한다. 본 실시예에서, 다층 디바이스(500)에서 정의된 기판(310)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 기판(310)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
계속 도 16을 참조하면, 기판(310)은 제1 층간 유전체(ILD1) 층(312)을 더 포함한다. 본 실시예에서, 다층 디바이스(500)에서 정의된 ILD1 층(312)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 ILD1 층(312)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다. ILD1 층(312) 내에 비아(314) 및 제1 금속(M1) 층(316)이 형성된다. 본 실시예에서, 다층 디바이스(500)에서 정의된 비아(314) 및 M1 층(316)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 비아(314) 및 M1 층(316)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
도 17을 참조하면, ILD1 층(312) 위에 제2 층간 유전체(ILD2) 층(318)이 형성된다. 본 실시예에서, 다층 디바이스(500)에서 정의된 ILD2 층(318)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 ILD2 층(318)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
계속 도 17을 참조하면, ILD2 층(318) 위에 하드 마스크(510)가 형성된다. 하드 마스크(510)를 형성하는 것은, 예를 들어 CVD 공정을 사용하여 ILD2 층(316) 위에 재료를 증착하는 것을 포함한다. 재료는 예를 들어 산화물, 질화물 또는 기타 적합한 재료를 포함할 수 있다. 다양한 예에서, 하드 마스크(510)는 ALD, HDPCVD, 기타 적합한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다. CVD 공정은 예를 들어 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino)Silane(BTBAS 또는 C8H2N2Si) 및 디실란(DS 또는 Si2B6)을 포함하는 화학 물질을 사용할 수 있다. 하드 마스크(510) 위에 제1 포토레지스트 층(320)이 형성된다. 본 실시예에서, 다층 디바이스(500)에서 정의된 제1 포토레지스트 층(320)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 제1 포토레지스트 층(320)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
도 18을 참조하면, 제1 포토레지스트 층(320)은 하드 마스크(510) 및 ILD2 층(318)이 나중에 에칭될 영역을 정의하도록 패터닝된다. 제1 포토레지스트 층(320)을 패터닝하는 것은, 제1 포토레지스트 층(320)을 패턴에 노출시키고 포스트노광 베이크 공정을 수행하고 포토레지스트 층을 현상함으로써 패터닝된 제1 포토레지스트 층(320)을 형성하는 것을 포함한다. 패터닝은 또한 마스크리스 포토리소그래피, 전자빔 기록, 이온빔 기록, 및 분자 임프린트와 같은 기타 적합한 방법에 의해 구현되거나 교체될 수 있다.
계속 도 18을 참조하면, 하드 마스크(510)는 패터닝된 제1 포토레지스트 층(320)을 사용하여 패터닝된다. 하드 마스크(510)를 패터닝하는 것은 에칭 공정을 포함한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 하나의 예에서, 하드 마스크를 에칭하는데 사용되는 건식 에칭 공정은 불소 함유 가스를 포함하는 화학을 포함할 수 있다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6 또는 NF3을 포함한다.
도 19를 참조하면, 하드 마스크(510) 패터닝 공정 후에, 제1 포토레지스트 층(320)이 임의의 적합한 공정에 의해 제거될 수 있다. 예를 들어, 제1 포토레지스트 층(320)은 아래의 하드 마스크에 더 이상 부착하지 않도록 레지스트를 화학적으로 변경하는 액상 "레지스트 스트립퍼"에 의해 제거될 수 있다. 대안으로서, 제1 포토레지스트 층(320)은 이를 산화시키는 플라즈마 함유 산소에 의해 제거될 수 있다. 제1 포토레지스트 층(320)을 제거한 후에, 제2 포토레지스트 층(322)이 하드 마스크(510) 위에 형성된다. 본 실시예에서, 다층 디바이스(500)에서 정의된 제2 포토레지스트 층(322)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 제2 포토레지스트 층(322)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
도 20을 참조하면, 제2 포토레지스트 층(322)은 하드 마스크(510) 및 ILD2 층(318)이 나중에 에칭될 영역을 더 정의하도록 패터닝된다. 제2 포토레지스트 층(322)을 패터닝하는 것은, 제2 포토레지스트 층(322)을 패턴에 노출시키고 포스트노광 베이크 공정을 수행하고 포토레지스트 층을 현상함으로써 패터닝된 제2 포토레지스트 층(322)을 형성하는 것을 포함한다. 패터닝은 또한 마스크리스 포토리소그래피, 전자빔 기록, 이온빔 기록, 및 분자 임프린트와 같은 기타 적합한 방법에 의해 구현되거나 교체될 수 있다.
도 21을 참조하면, ILD2 층(318)은 ILD2 층(318) 내의 블록 층 영역을 정의하도록 패터닝된 하드 마스크(510)를 사용하여 에칭된다. 에칭 공정은 단일 또는 다수 단계 에칭 공정일 수 있다. 또한, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 이방성 에칭 공정일 수 있다. 에칭 공정은 반응성 이온 에칭(RIE) 및/또는 기타 적합한 공정을 사용할 수 있다. 하나의 예에서, 불소 함유 가스를 포함한 화학을 포함하는 건식 에칭 공정이 ILD2 층(318)을 에칭하는데 사용된다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6, 또는 NF3을 포함한다. 예시된 바와 같이, 본 실시예에서, 에칭 공정은, ILD2 층(318)의 원하는 부분이 에칭되는 동안 ILD2 층(318)의 다른 부분은 남아있도록 얼마나 오랫동안 에칭할지 결정하기 위해 에칭 화학의 에칭 속도를 사용하는, 시간에 민감한 에칭 공정이다. 대안으로서, 에칭 공정은 임의의 적합한 에칭 공정일 수 있고, 설계 요건에 따라 정지할 수 있다.
도 22를 참조하면, 하드 마스크(510)는 M2 층을 정의하도록 패터닝된 제2 포토레지스트 층(322)을 사용하여 더 패터닝된다. 하드 마스크(510)를 패터닝하는 것은 에칭 공정을 포함한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 하나의 예에서, 하드 마스크를 에칭하는데 사용되는 건식 에칭 공정은 불소 함유 가스를 포함하는 화학을 포함할 수 있다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6, 또는 NF3을 포함한다.
도 23을 참조하면, 하드 마스크(510) 패터닝 공정 후에, 제2 포토레지스트 층(322)이 임의의 적합한 공정에 의해 제거될 수 있다. 예를 들어, 제2 포토레지스트 층(322)은 아래의 하드 마스크에 더 이상 부착하지 않도록 레지스트를 화학적으로 변경하는 액상 "레지스트 스트립퍼"에 의해 제거될 수 있다. 대안으로서, 제2 포토레지스트 층(322)은 이를 산화시키는 플라즈마 함유 산소에 의해 제거될 수 있다.
도 24를 참조하면, ILD2 층(318)은 ILD2 층(318) 내의 M2 층 영역을 정의하고 M1 층(316)의 상부 표면을 드러내도록 패터닝된 하드 마스크(510)를 사용하여 더 에칭된다. 에칭 공정은 단일 또는 다수 단계 에칭 공정일 수 있다. 또한, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 이방성 에칭 공정일 수 있다. 에칭 공정은 반응성 이온 에칭(RIE) 및/또는 기타 적합한 공정을 사용할 수 있다. 하나의 예에서, 불소 함유 가스를 포함한 화학을 포함하는 건식 에칭 공정이 ILD2 층(318)을 에칭하는데 사용된다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6, 또는 NF3을 포함한다. 예시된 바와 같이, 본 실시예에서, 에칭 공정은 ILD2 층(318)의 원하는 부분이 에칭되는 동안 ILD2 층(318)의 다른 부분은 남아있도록 얼마나 오랫동안 에칭할지 결정하기 위해 에칭 화학의 에칭 속도를 사용하는, 시간에 민감한 에칭 공정이다. 대안으로서, 에칭 공정은 임의의 적합한 에칭 공정일 수 있고, 설계 요건에 따라 정지할 수 있다.
계속 도 24를 참조하면, ILD2 층(318) 내의 M2 층 영역을 정의하고 M1 층(316)의 상부 표면을 드러낸 후에, M2 층(324)이 ILD2 층(318) 내의 M2 층 영역 위에 형성된다. M2 층(324)은 M1 층(316) 및 다층 디바이스(500)의 기타 디바이스/특징부에의 전기적 접속을 제공한다. 본 실시예에서, 다층 디바이스(500)에서 정의된 M2 층(324)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 M2 층(324)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
예시된 바와 같이, M2 층(324)은 M1 층(316) 위에 배치되며 M1 층(136)과 전기적 접촉한다. M1 층(316)과 M2 층(324)의 적어도 하나의 라인 사이의 계면은 자가정렬된 상호접속(326)을 형성한다. M1 층(316)과 M2 층(323) 사이에 어떠한 비아도 정의될 필요가 없기 때문에 계면은 자가정렬된 상호접속(326)을 형성한다. 또한, 적어도 하나의 자가정렬된 상호접속의 형성을 차단하도록 블록킹 부분(328)이 정의된다. 본 실시예에서, M1 층(316)과 M2 층(324)은 직접 전기적 접촉한다. 대안의 실시예에서, M1 층(316) 및 M2 층(324)의 자가정렬된 상호접속 사이에 전기적 접촉을 제공하도록 2개 층 사이에 재료가 개재된다.
도 25를 참조하면, M2 층(324) 및 하드 마스크(510)의 과도한 재료를 제거하는 평탄화 공정에 의해 다층 디바이스(500)의 표면이 평탄화된다. 실시예에서, (도 22에 예시된 바와 같이) 제2 포토레지스트 층(322)이 제거되지 않은 경우, 평탄화 공정은 또한 제2 포토레지스트 층(322)도 제거한다. 평탄화 공정은 화학 기계적 연마(CMP) 공정 또는 임의의 적합한 공정일 수 있다.
도 26을 참조하여, 본 개시의 다양한 양상에 따라 반도체 디바이스를 제조하는 방법(600)이 기재된다. 방법(600)의 실시예는 상기 개시되어 있는 방법(100)의 실시예와 유사한 공정 단계들을 포함할 수 있다. 방법(600)의 실시예를 개시하는데 있어서, 공정 및/또는 구조에 관한 일부 세부사항은 방법(100)의 실시예에 기재된 바와 유사한 경우 단순화를 위해 스킵될 수 있다.
계속해서 26을 참조하면, 본 실시예에서, 방법(600)은 다층 집적 회로 디바이스를 제조하기 위한 것이다. 방법(600)은 제1 층간 유전체(ILD1) 층 및 제1 금속(M1) 층을 포함하는 기판이 제공되는 블록 602에서 시작한다. 블록 604에서, 제2 층간 유전체(ILD2) 층이 ILD1 층 위에 형성되고, 제1 포토레지스트가 ILD2 층 위에 형성된다. 방법은 블록 606으로 이어지며, 여기에서 제1 포토레지스트는 블록 층을 정의하도록 패터닝되고, ILD2 층은 ILD2 층 내의 블록 층 영역을 정의하도록 패터닝된 제1 포토레지스트를 사용하여 에칭된다. 방법은 블록 608로 이어지며, 여기에서 제1 포토레지스트가 제거되고 ILD2 층 위에 제2 포토레지스트가 형성된다. 블록 610에서, 제2 포토레지스트 층은 M2 층을 정의하도록 패터닝되고, ILD2 층은 ILD2 내의 M2 층 영역을 정의하고 M1 층의 상부 표면을 드러내도록 패터닝된 제2 포토레지스트를 사용하여 에칭된다. 블록 612에서, 제2 포토레지스트가 제거되고, ILD2 층 내의 M2 층 영역 위에 그리고 M1 층의 드러난 상부 표면 위에 전도성 재료가 증착되며, 그리하여 M1 및 M2 층의 계면 사이에 자가정렬된 상호접속이 된다. 과도한 M2 층 재료를 제거하도록 평탄화 공정이 수행될 수 있으며, 따라서 다층 디바이스의 상부 표면을 평탄화할 수 있다. 대안의 실시예에서, 제2 포토레지스트가 M2 층의 형성 전에 제거되지 않고, 오히려 이도 또한 과도한 M2 층 재료를 제거하도록 수행되는 평탄화 공정에 의해 제거된다. 방법(600)은 집적 회로 디바이스의 제조가 완료되는 블록 614로 이어진다. 본 실시예는 전도성 층을 금속 층(예를 들어, M1 및 M2)인 것으로서 기재하지만, 전도성 층은 임의의 적합한 전도성 재료일 수 있다는 것을 이해하여야 한다. 또한, 본 실시예는 2개의 전도성 층(예를 들어, M1 및 M2)에 대해 기재하지만, 2개보다 더 많은 수의 전도성 층들을 고려해볼 수 있다는 것을 이해하여야 한다. 방법(600) 전에, 그 동안, 그리고 그 후에 추가의 단계들이 제공될 수 있고, 기재된 단계 중의 일부는 방법의 다른 실시예에 대하여 교체되거나 제거될 수 있다. 이어지는 설명은 도 26의 방법(600)에 따라 제조될 수 있는 다층 디바이스의 다양한 실시예를 예시한다.
도 27 내지 도 36은 도 15의 방법에 따른 다양한 제조 단계들에서 다층 디바이스(700)의 하나의 실시예의 단면도를 예시한다. 도 27 내지 도 36의 반도체 디바이스(700)는 어떤 면에서는 도 5 내지 도 14의 반도체 디바이스(300)와 유사하다. 따라서, 도 5 내지 도 14와 도 27 내지 도 36에서의 유사한 특징들은 명확하고 단순하게 하기 위하여 동일한 참조 번호로 나타낸다. 다층 디바이스(700)는 바이폴라 접합 트랜지스터와 같은 다른 유형의 트랜지스터, 저항, 커패시터, 다이오드, 퓨즈 등과 같은 다양한 다른 디바이스 및 특징부를 포함할 수 있다는 것을 이해하여야 한다. 따라서, 도 27 내지 도 36은 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 위하여 단순화되었다. 추가의 특징부가 다층 디바이스(700)에 추가될 수 있고, 아래에 기재된 특징 중의 일부는 다층 디바이스(700)의 다른 실시예에서 교체되거나 제거될 수 있다.
도 27을 참조하면, 다층 디바이스(700)의 단면도가 예시되어 있다. 다층 디바이스(700)는 기판(310)을 포함한다. 본 실시예에서, 다층 디바이스(700)에서 정의된 기판(310)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 기판(310)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
계속 도 27을 참조하면, 기판(310)은 제1 층간 유전체(ILD1) 층(312)을 더 포함한다. 본 실시예에서, 다층 디바이스(700)에서 정의된 ILD1 층(312)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 ILD1 층(312)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다. ILD1 층(312) 내에 비아(314) 및 제1 금속(M1) 층(316)이 형성된다. 본 실시예에서, 다층 디바이스(700)에서 정의된 비아(314) 및 M1 층(316)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 비아(314) 및 M1 층(316)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
도 28을 참조하면, ILD1 층(312) 위에 제2 층간 유전체(ILD2) 층(318)이 형성된다. 본 실시예에서, 다층 디바이스(700)에서 정의된 ILD2 층(318)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 ILD2 층(318)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
계속 도 28을 참조하면, ILD2 층(318) 위에 제1 포토레지스트 층(320)이 형성된다. 본 실시예에서, 다층 디바이스(700)에서 정의된 제1 포토레지스트 층(320)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 제1 포토레지스트 층(320)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
도 29를 참조하면, 제1 포토레지스트 층(320)은 M2 층을 정의하도록 패터닝되고, ILD2 층(318)은 ILD2 층(318) 내의 M2 층 영역을 정의하도록 패터닝된 제1 포토레지스트 층(320)을 사용하여 에칭된다. 제1 포토레지스트 층(320)을 패터닝하는 것은, 제1 포토레지스트 층(320)을 패턴에 노출시키고 포스트노광 베이크 공정을 수행하고 포토레지스트 층을 현상함으로써 패터닝된 제1 포토레지스트 층(320)을 형성하는 것을 포함한다. 패터닝은 또한 마스크리스 포토리소그래피, 전자빔 기록, 이온빔 기록, 및 분자 임프린트와 같은 다른 적절한 방법에 의해 구현되거나 교체될 수 있다. ILD1 층(318)을 에칭하기 위한 에칭 공정은 단일 또는 다수 단계 에칭 공정일 수 있다. 또한, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 이방성 에칭 공정일 수 있다. 에칭 공정은 반응성 이온 에칭(RIE) 및/또는 기타 적합한 공정을 사용할 수 있다. 하나의 예에서, 불소 함유 가스를 포함한 화학을 포함하는 건식 에칭 공정이 ILD2 층(318)을 에칭하는데 사용된다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6, 또는 NF3을 포함한다. 예시된 바와 같이, 본 실시예에서, 에칭 공정은 ILD2 층(318)의 원하는 부분이 에칭되는 동안 ILD2 층(318)의 다른 부분은 남아있도록 얼마나 오랫동안 에칭할지 결정하기 위해 에칭 화학의 에칭 속도를 사용하는, 시간에 민감한 에칭 공정이다. 대안으로서, 에칭 공정은 임의의 적합한 에칭 공정일 수 있고, 설계 요건에 따라 정지할 수 있다.
도 30을 참조하면, ILD1 층(318) 에칭 공정 후에, 제1 포토레지스트 층(320)이 임의의 적합한 공정에 의해 제거될 수 있다. 예를 들어, 제1 포토레지스트 층(320)은 아래의 하드 마스크에 더 이상 부착하지 않도록 레지스트를 화학적으로 변경하는 액상 "레지스트 스트립퍼"에 의해 제거될 수 있다. 대안으로서, 제1 포토레지스트 층(320)은 이를 산화시키는 플라즈마 함유 산소에 의해 제거될 수 있다.
도 31을 참조하면, 제1 포토레지스트 층(320)을 제거한 후에, 제2 포토레지스트 층(322)이 ILD1 층(318) 위에 형성된다. 본 실시예에서, 다층 디바이스(700)에서 정의되는 제2 포토레지스트 층(322)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 제2 포토레지스트 층(322)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
도 32를 참조하면, 제2 포토레지스트 층(322)은 ILD2 층(318)이 나중에 에칭될 영역을 더 정의하도록 패터닝된다. 제2 포토레지스트 층(322)을 패터닝하는 것은, 제2 포토레지스트 층(322)을 패턴에 노출시키고 포스트노광 베이크 공정을 수행하고 포토레지스트 층을 현상함으로써 패터닝된 제2 포토레지스트 층(322)을 형성하는 것을 포함한다. 패터닝은 또한 마스크리스 포토리소그래피, 전자빔 기록, 이온빔 기록, 및 분자 임프린트와 같은 다른 적절한 방법에 의해 구현되거나 교체될 수 있다.
도 33을 참조하면, ILD2 층(318)은 ILD2 층(318) 내의 블록 층 영역을 더 정의하고 M1 층(316)의 상부 표면을 드러내도록 패터닝된 제2 포토레지스트 층(322)을 사용하여 더 에칭된다. 에칭 공정은 단일 또는 다수 단계 에칭 공정일 수 있다. 또한, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 이방성 에칭 공정일 수 있다. 에칭 공정은 반응성 이온 에칭(RIE) 및/또는 기타 적합한 공정을 사용할 수 있다. 하나의 예에서, 불소 함유 가스를 포함한 화학을 포함하는 건식 에칭 공정이 ILD2 층(318)을 에칭하는데 사용된다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6, 또는 NF3을 포함한다. 예시된 바와 같이, 본 실시예에서, 에칭 공정은, ILD2 층(318)의 원하는 부분이 에칭되는 동안 ILD2 층(318)의 다른 부분은 남아있도록 얼마나 오랫동안 에칭할지 결정하기 위해 에칭 화학의 에칭 속도를 사용하는, 시간에 민감한 에칭 공정이다. 대안으로서, 에칭 공정은 임의의 적합한 에칭 공정일 수 있고, 설계 요건에 따라 정지할 수 있다.
도 34를 참조하면, ILD1 층 에칭 공정 후에, 제2 포토레지스트 층(322)이 임의의 적합한 공정에 의해 제거될 수 있다. 예를 들어, 제2 포토레지스트 층(322)은 아래의 하드 마스크에 더 이상 부착하지 않도록 레지스트를 화학적으로 변경하는 액상 "레지스트 스트립퍼"에 의해 제거될 수 있다. 대안으로서, 제2 포토레지스트 층(322)은 이를 산화시키는 플라즈마 함유 산소에 의해 제거될 수 있다.
도 35를 참조하면, ILD2 층(318) 내의 M2 층 영역을 더 정의하고 M1 층(316)의 상부 표면을 드러낸 후에, M2 층(324) 재료가 ILD2 층(318) 내의 M2 층 영역 위에 형성된다. M2 층(324)은 M1 층(316) 및 다층 디바이스(700)의 기타 디바이스/특징부에 대한 전기적 접속을 제공한다. 본 실시예에서, 다층 디바이스(700)에서 정의된 M2 층(324)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 M2 층(324)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
예시된 바와 같이, M2 층(324)은 M1 층(316) 위에 배치되고 M1 층(316)과 전기적 접촉한다. M1 층(316) 및 M2 층(324)의 적어도 하나의 라인 사이의 계면은 자가정렬된 상호접속(326)을 형성한다. M1 층(316)과 M2 층(323) 사이에 어떠한 비아도 형성될 필요가 없기 때문에 계면은 자가정렬된 상호접속(326)을 형성한다. 또한 적어도 하나의 자가정렬된 상호접속의 형성을 차단하도록 블록킹 부분(328)이 정의된다. 본 실시예에서, M1 층(316) 및 M2 층(324)은 직접 전기적 접촉한다. 대안의 실시예에서, M1 층(316)과 M2 층(324)의 자가정렬된 상호접속 사이에 전기적 접촉을 제공하도록 2개의 층 사이에 재료가 개재된다.
도 36을 참조하면, M2 층(324)의 과도한 재료를 제거하는 평탄화 공정에 의해 다층 디바이스(700)의 표면이 평탄화된다. 실시예에서, (도 33에 예시된 바와 같이) 제2 포토레지스트 층(322)이 제거되지 않은 경우, 평탄화 공정은 또한 제2 포토레지스트 층(322)도 제거한다. 평탄화 공정은 화학 기계적 연마(CMP) 공정 또는 임의의 적합한 공정일 수 있다.
도 37을 참조하여, 본 개시의 다양한 양상에 따라 반도체 디바이스를 제조하는 방법(800)이 기재된다. 방법(800)의 실시예는 상기에 개시되어 있는 방법(100)의 실시예와 유사한 공정 단계들을 포함할 수 있다. 방법(800)의 실시예를 개시하는데 있어서, 공정 및/또는 단계에 관한 일부 세부사항은 방법(100)의 실시예에 기재된 바와 유사한 경우 단순화를 위해 스킵될 수 있다.
계속 도 37을 참조하면, 본 실시예에서, 방법(800)은 다층 집적 회로 디바이스를 제조하기 위한 것이다. 방법(800)은 제1 층간 유전체(ILD1) 층 및 제1 금속(M1) 층을 포함하는 기판이 제공되는 블록 802에서 시작한다. 블록 804에서, 제2 층간 유전체(ILD2) 층이 ILD1 층 위에 형성되고, 하드 마스크가 ILD2 층 위에 형성되고, 제1 포토레지스트가 하드 마스크 위에 형성된다. 방법은 블록 806으로 이어지며, 여기에서 제1 포토레지스트는 M2 층을 정의하도록 패터닝되고, 하드 마스크는 패터닝된 제1 포토레지스트를 사용하여 패터닝된다. 방법은 블록 808로 이어지며, 여기에서 제1 포토레지스트가 제거되고 ILD2 층 위에 제2 포토레지스트가 형성된다. 블록 810에서, 제2 포토레지스트 층은 블록 층을 더 정의하도록 패터닝되고, ILD2 층은 ILD2 내의 블록 층 영역을 정의하도록 패터닝된 포토레지스트 및 패터닝된 하드 마스크를 사용하여 에칭된다. 블록 812에서, 제2 포토레지스트가 제거되고, ILD2 층은 ILD2 층 내의 블록 층 영역을 더 정의하고 M1 층의 상부 표면을 드러내도록 패터닝된 하드 마스크를 사용하여 에칭된다. 블록 814에서,ILD2 층 내의 M2 층 영역 위에 그리고 M1 층의 드러난 상부 표면 위에 전도성 재료가 증착되며, 그리하여 M1 및 M2 층의 계면 사이에 자가정렬된 상호접속이 된다. 과도한 M2 층 재료 및 하드 마스크를 제거하도록 평탄화 공정이 수행될 수 있으며, 따라서 다층 디바이스의 상부 표면을 평탄화할 수 있다. 방법(800)은 집적 회로 디바이스의 제조가 완료되는 블록 816으로 이어진다. 본 실시예는 전도성 층을 금속 층(예를 들어, M1 및 M2)인 것으로서 기재하지만, 전도성 층은 임의의 적합한 전도성 재료일 수 있다는 것을 이해하여야 한다. 또한, 본 실시예는 2개의 전도성 층(예를 들어, M1 및 M2)에 대해 기재하지만, 2개보다 더 많은 수의 전도성 층들을 고려해볼 수 있다는 것을 이해하여야 한다. 방법(800) 전에, 그 동안, 그리고 그 후에 추가의 단계들이 제공될 수 있고, 기재된 단계 중의 일부는 방법의 다른 실시예에 대하여 교체되거나 제거될 수 있다. 이어지는 설명은 도 37의 방법(800)에 따라 제조될 수 있는 다층 디바이스의 다양한 실시예를 예시한다.
도 38 내지 도 47은 도 37의 방법에 따른 다양한 제조 단계들에서 다층 디바이스(900)의 하나의 실시예의 단면도를 예시한다. 도 38 내지 도 47의 반도체 디바이스(900)는 어떤 면에서는 도 5 내지 도 14의 반도체 디바이스(300)와 유사하다. 따라서, 도 5 내지 도 14와 도 38 내지 도 47에서의 유사한 특징들은 명확하고 단순하게 하기 위하여 동일한 참조 번호로 나타낸다. 다층 디바이스(900)는 바이폴라 접합 트랜지스터와 같은 다른 유형의 트랜지스터, 저항, 커패시터, 다이오드, 퓨즈 등과 같은 다양한 다른 디바이스 및 특징부를 포함할 수 있다는 것을 이해하여야 한다. 따라서, 도 38 내지 도 47은 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 위하여 단순화되었다. 추가의 특징부가 다층 디바이스(900)에 추가될 수 있고, 아래에 기재된 특징 중의 일부는 다층 디바이스(900)의 다른 실시예에서 교체되거나 제거될 수 있다.
도 38을 참조하면, 다층 디바이스(900)의 단면도가 예시되어 있다. 다층 디바이스(900)는 기판(310)을 포함한다. 본 실시예에서, 다층 디바이스(900)에서 정의된 기판(310)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 기판(310)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
계속 도 38을 참조하면, 기판(310)은 제1 층간 유전체(ILD1) 층(312)을 더 포함한다. 본 실시예에서, 다층 디바이스(900)에서 정의된 ILD1 층(312)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 ILD1 층(312)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다. ILD1 층(312) 내에 비아(314) 및 제1 금속(M1) 층(316)이 형성된다. 본 실시예에서, 다층 디바이스(900)에서 정의된 비아(314) 및 M1 층(316)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 비아(314) 및 M1 층(316)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
도 39를 참조하면, ILD1 층(312) 위에 제2 층간 유전체(ILD2) 층(318)이 형성된다. 본 실시예에서, 다층 디바이스(900)에서 정의된 ILD2 층(318)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 ILD2 층(318)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
계속 도 39를 참조하면, ILD2 층(318) 위에 하드 마스크(910)가 형성된다. 하드 마스크(910)를 형성하는 것은, 예를 들어 CVD 공정을 사용하여 ILD2 층(316) 위에 재료를 증착하는 것을 포함한다. 재료는 예를 들어 산화물, 질화물 또는 기타 적합한 재료를 포함할 수 있다. 다양한 예에서, 하드 마스크(910)는 ALD, HDPCVD, 기타 적합한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다. CVD 공정은 예를 들어 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino)Silane(BTBAS 또는 C8H2N2Si) 및 디실란(DS 또는 Si2B6)을 포함하는 화학 물질을 사용할 수 있다. 하드 마스크(910) 위에 제1 포토레지스트 층(320)이 형성된다. 본 실시예에서, 다층 디바이스(900)에서 정의된 제1 포토레지스트 층(320)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 제1 포토레지스트 층(320)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
도 40을 참조하면, 제1 포토레지스트 층(320)은 하드 마스크(910) 및 ILD2 층(318)이 나중에 에칭될 영역을 정의하도록 패터닝된다. 제1 포토레지스트 층(320)을 패터닝하는 것은, 제1 포토레지스트 층(320)을 패턴에 노출시키고 포스트노광 베이크 공정을 수행하고 포토레지스트 층을 현상함으로써 패터닝된 제1 포토레지스트 층(320)을 형성하는 것을 포함한다. 패터닝은 또한 마스크리스 포토리소그래피, 전자빔 기록, 이온빔 기록, 및 분자 임프린트와 같은 기타 적합한 방법에 의해 구현되거나 교체될 수 있다.
계속 도 40을 참조하면, 하드 마스크(910)는 패터닝된 제1 포토레지스트 층(320)을 사용하여 패터닝된다. 하드 마스크(910)를 패터닝하는 것은 에칭 공정을 포함한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 하나의 예에서, 하드 마스크를 에칭하는데 사용되는 건식 에칭 공정은 불소 함유 가스를 포함하는 화학을 포함할 수 있다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6 또는 NF3을 포함한다.
도 41을 참조하면, 하드 마스크(910) 패터닝 공정 후에, 제1 포토레지스트 층(320)이 임의의 적합한 공정에 의해 제거될 수 있다. 예를 들어, 제1 포토레지스트 층(320)은 아래의 하드 마스크에 더 이상 부착하지 않도록 레지스트를 화학적으로 변경하는 액상 "레지스트 스트립퍼"에 의해 제거될 수 있다. 대안으로서, 제1 포토레지스트 층(320)은 이를 산화시키는 플라즈마 함유 산소에 의해 제거될 수 있다.
도 42를 참조하면, 제1 포토레지스트 층(320)을 제거한 후에, 제2 포토레지스트 층(322)이 하드 마스크(910) 위에 형성된다. 본 실시예에서, 다층 디바이스(900)에서 정의된 제2 포토레지스트 층(322)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 제2 포토레지스트 층(322)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
도 43을 참조하면, 제2 포토레지스트 층(322)은 ILD2 층(318)이 나중에 에칭될 영역을 더 정의하도록 패터닝된다. 제2 포토레지스트 층(322)을 패터닝하는 것은, 제2 포토레지스트 층(322)을 패턴에 노출시키고 포스트노광 베이크 공정을 수행하고 포토레지스트 층을 현상함으로써 패터닝된 제2 포토레지스트 층(322)을 형성하는 것을 포함한다. 패터닝은 또한 마스크리스 포토리소그래피, 전자빔 기록, 이온빔 기록, 및 분자 임프린트와 같은 기타 적합한 방법에 의해 구현되거나 교체될 수 있다.
계속해서 도 43을 참조하면, ILD2 층(318)은 ILD2 층(318) 내의 블록 층 영역을 정의하도록 패터닝된 하드 마스크(910) 및 패터닝된 제2 포토레지스트(322)를 사용하여 에칭된다. 에칭 공정은 단일 또는 다수 단계 에칭 공정일 수 있다. 또한, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 이방성 에칭 공정일 수 있다. 에칭 공정은 반응성 이온 에칭(RIE) 및/또는 기타 적합한 공정을 사용할 수 있다. 하나의 예에서, 불소 함유 가스를 포함한 화학을 포함하는 건식 에칭 공정이 ILD2 층(318)을 에칭하는데 사용된다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6, 또는 NF3을 포함한다. 예시된 바와 같이, 본 실시예에서, 에칭 공정은, ILD2 층(318)의 원하는 부분이 에칭되는 동안 ILD2 층(318)의 다른 부분은 남아있도록 얼마나 오랫동안 에칭할지 결정하기 위해 에칭 화학의 에칭 속도를 사용하는, 시간에 민감한 에칭 공정이다. 대안으로서, 에칭 공정은 임의의 적합한 에칭 공정일 수 있고, 설계 요건에 따라 정지할 수 있다.
도 44를 참조하면, ILD2 층(318) 에칭 공정 후에, 제2 포토레지스트 층(322)이 임의의 적합한 공정에 의해 제거될 수 있다. 예를 들어, 제2 포토레지스트 층(322)은 아래의 하드 마스크에 더 이상 부착하지 않도록 레지스트를 화학적으로 변경하는 액상 "레지스트 스트립퍼"에 의해 제거될 수 있다. 대안으로서, 제2 포토레지스트 층(322)은 이를 산화시키는 플라즈마 함유 산소에 의해 제거될 수 있다.
도 45를 참조하면, ILD2 층(318)은 ILD2 층(318) 내의 M2 층 영역을 더 정의하고 M1 층(316)의 상부 표면을 드러내도록 패터닝된 하드 마스크(910)를 사용하여 더 에칭된다. 에칭 공정은 단일 또는 다수 단계 에칭 공정일 수 있다. 또한, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 이방성 에칭 공정일 수 있다. 에칭 공정은 반응성 이온 에칭(RIE) 및/또는 기타 적합한 공정을 사용할 수 있다. 하나의 예에서, 불소 함유 가스를 포함한 화학을 포함하는 건식 에칭 공정이 ILD2 층(318)을 에칭하는데 사용된다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6, 또는 NF3을 포함한다. 예시된 바와 같이, 본 실시예에서, 에칭 공정은, ILD2 층(318)의 원하는 부분이 에칭되는 동안 ILD2 층(318)의 다른 부분은 남아있도록 얼마나 오랫동안 에칭할지 결정하기 위해 에칭 화학의 에칭 속도를 사용하는, 시간에 민감한 에칭 공정이다. 대안으로서, 에칭 공정은 임의의 적합한 에칭 공정일 수 있고, 설계 요건에 따라 정지할 수 있다.
계속해서 도 46을 참조하면, ILD2 층(318) 내의 M2 층 영역을 더 정의하고 M1 층(316)의 상부 표면을 드러낸 후에, M2 층(324)이 ILD2 층(318) 내의 M2 층 영역 위에 형성된다. M2 층(324)은 M1 층(316) 및 다층 디바이스(900)의 기타 디바이스/특징부에의 전기적 접속을 제공한다. 본 실시예에서, 다층 디바이스(900)에서 정의된 M2 층(324)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 M2 층(324)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
예시된 바와 같이, M2 층(324)은 M1 층(316) 위에 배치되며 M1 층(316)과 전기적 접촉한다. M1 층(316)과 M2 층(324)의 적어도 하나의 라인 사이의 계면은 자가정렬된 상호접속(326)을 형성한다. M1 층(316)과 M2 층(323) 사이에 어떠한 비아도 정의될 필요가 없기 때문에 계면은 자가정렬된 상호접속(326)을 형성한다. 또한, 적어도 하나의 자가정렬된 상호접속의 형성을 차단하도록 블록킹 부분(328)이 정의된다. 본 실시예에서, M1 층(316) 및 M2 층(324)은 직접 전기적 접촉한다. 대안의 실시예에서, M1 층(316) 및 M2 층(324)의 자가정렬된 상호접속 사이에 전기적 접촉을 제공하도록 2개의 층 사이에 재료가 개재된다.
도 47을 참조하면, M2 층(324) 및 하드 마스크(910)의 과도한 재료를 제거하는 평탄화 공정에 의해 다층 디바이스(900)의 표면이 평탄화된다. 평탄화 공정은 화학 기계적 연마(CMP) 공정 또는 임의의 적합한 공정일 수 있다.
도 48을 참조하여, 본 개시의 다양한 양상에 따라 반도체 디바이스를 제조하는 방법이 기재된다. 방법(1000)의 실시예는 상기 개시되어 있는 방법(100)의 실시예와 유사한 공정 단계들을 포함할 수 있다. 방법(1000)의 실시예를 개시하는데 있어서, 공정 및/또는 구조에 관한 일부 세부사항은 방법(100)의 실시예에 기재된 바와 유사한 경우 단순화를 위해 스킵될 수 있다.
계속 48을 참조하면, 본 실시예에서, 방법(1000)은 다층 집적 회로 디바이스를 제조하기 위한 것이다. 방법(1000)은 제1 층간 유전체(ILD1) 층 및 제1 금속(M1) 층을 포함하는 기판이 제공되는 블록 1002에서 시작한다. 블록 1004에서, 제2 층간 유전체(ILD2) 층이 ILD1 층 위에 형성되고, 하드 마스크가 ILD2 층 위에 형성되고, 제1 포토레지스트가 하드 마스크 위에 형성된다. 방법은 블록 1006으로 이어지며, 여기에서 제1 포토레지스트가 패터닝되고, 블록킹 부분을 정의하도록 패터닝된 제1 포토레지스트를 사용하여 하드 마스크가 패터닝된다. 방법은 블록 1008로 이어지며, 여기에서 제1 포토레지스트가 제거되고, 하드 마스크 위에 제3 층간 유전체(ILD3) 층이 그리고 ILD3 층 위에 제2 포토레지스트가 형성된다. 블록 1010에서, 제2 포토레지스트 층은 M2 층을 정의하도록 패터닝되고, ILD3 및 ILD2 층은 ILD3 및 ILD2 층 내의 M2 층 영역을 정의하고 M1 층의 상부 표면과 하드 마스크의 상부 표면을 드러내도록 패터닝된 제2 포토레지스트 및 패터닝된 하드 마스크를 사용하여 에칭된다. 블록 1012에서, 제2 포토레지스트가 제거되고, ILD3 및 ILD2 층 내의 M2 층 영역 위에 그리고 M1 층의 드러난 상부 표면 위에 전도성 재료가 증착되며, 그리하여 M1 및 M2 층의 계면 사이에 자가정렬된 상호접속이 된다. 과도한 M2 층 재료 및 하드 마스크를 제거하도록 평탄화 공정이 수행될 수 있으며, 따라서 다층 디바이스의 상부 표면을 평탄화할 수 있다. 대안의 실시예에서, 제2 포토레지스트가 M2 층의 형성 전에 제거되지 않고, 오히려 이도 또한 과도한 M2 층 재료 및 하드 마스크를 제거하도록 수행되는 평탄화 공정에 의해 제거된다. 방법(1000)은 집적 회로 디바이스의 제조가 완료되는 블록 1014로 이어진다. 본 실시예는 전도성 층을 금속 층(예를 들어, M1 및 M2)인 것으로서 기재하지만, 전도성 층은 임의의 적합한 전도성 재료일 수 있다는 것을 이해하여야 한다. 또한, 본 실시예는 2개의 전도성 층(예를 들어, M1 및 M2)에 대해 기재하지만, 2개보다 더 많은 수의 전도성 층들을 고려해볼 수 있다는 것을 이해하여야 한다. 방법(1000) 전에, 그 동안, 그리고 그 후에 추가의 단계들이 제공될 수 있고, 기재된 단계 중의 일부는 방법의 다른 실시예에 대하여 교체되거나 제거될 수 있다. 이어지는 설명은 도 48의 방법(1000)에 따라 제조될 수 있는 다층 디바이스의 다양한 실시예를 예시한다.
도 49 내지 도 58은 도 48의 방법에 따른 다양한 제조 단계들에서 다층 디바이스(1100)의 하나의 실시예의 단면도를 예시한다. 도 49 내지 도 58의 반도체 디바이스(1100)는 어떤 면에서는 도 5 내지 도 14의 반도체 디바이스(300)와 유사하다. 따라서, 도 5 내지 도 14와 도 49 내지 도 58에서의 유사한 특징들은 명확하고 단순하게 하기 위하여 동일한 참조 번호로 나타낸다. 다층 디바이스(1100)는 바이폴라 접합 트랜지스터와 같은 다른 유형의 트랜지스터, 저항, 커패시터, 다이오드, 퓨즈 등과 같은 다양한 다른 디바이스 및 특징부를 포함할 수 있다는 것을 이해하여야 한다. 따라서, 도 49 내지 도 58은 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 위하여 단순화되었다. 추가의 특징부가 다층 디바이스(1100)에 추가될 수 있고, 아래에 기재된 특징 중의 일부는 다층 디바이스(1100)의 다른 실시예에서 교체되거나 제거될 수 있다.
도 49를 참조하면, 다층 디바이스(1100)의 단면도가 예시되어 있다. 다층 디바이스(1100)는 기판(310)을 포함한다. 본 실시예에서, 다층 디바이스(1100)에서 정의된 기판(310)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 기판(310)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
계속 도 49를 참조하면, 기판(310)은 제1 층간 유전체(ILD1) 층(312)을 더 포함한다. 본 실시예에서, 다층 디바이스(1100)에 정의된 ILD1 층(312)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 ILD1 층(312)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다. ILD1 층(312) 내에 비아(314) 및 제1 금속(M1) 층(316)이 형성된다. 본 실시예에서, 다층 디바이스(1100)에서 정의된 비아(314) 및 M1 층(316)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 비아(314) 및 M1 층(316)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
도 50을 참조하면, ILD1 층(312) 위에 제2 층간 유전체(ILD2) 층(318)이 형성된다. 본 실시예에서, 다층 디바이스(1100)에서 정의된 ILD2 층(318)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 ILD2 층(318)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
계속 도 50을 참조하면, ILD2 층(318) 위에 하드 마스크(1110)가 형성된다. 하드 마스크(1110)를 형성하는 것은, 예를 들어 CVD 공정을 사용하여 ILD2 층(316) 위에 재료를 증착하는 것을 포함한다. 재료는 예를 들어 산화물, 질화물 또는 기타 적합한 재료를 포함할 수 있다. 다양한 예에서, 하드 마스크(1110)는 ALD, HDPCVD, 기타 적합한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다. CVD 공정은 예를 들어 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino)Silane(BTBAS 또는 C8H2N2Si) 및 디실란(DS 또는 Si2B6)을 포함하는 화학 물질을 사용할 수 있다. 하드 마스크(1110) 위에 제1 포토레지스트 층(320)이 형성된다. 본 실시예에서, 다층 디바이스(1100)에서 정의된 제1 포토레지스트 층(320)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 제1 포토레지스트 층(320)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
도 51을 참조하면, 제1 포토레지스트 층(320)은 하드 마스크(1110) 및 ILD2 층(318)이 나중에 에칭될 영역을 정의하도록 패터닝된다. 제1 포토레지스트 층(320)을 패터닝하는 것은, 제1 포토레지스트 층(320)을 패턴에 노출시키고 포스트노광 베이크 공정을 수행하고 포토레지스트 층을 현상함으로써 패터닝된 제1 포토레지스트 층(320)을 형성하는 것을 포함한다. 패터닝은 또한 마스크리스 포토리소그래피, 전자빔 기록, 이온빔 기록, 및 분자 임프린트와 같은 기타 적합한 방법에 의해 구현되거나 교체될 수 있다.
계속 도 51을 참조하면, 하드 마스크(1110)는 블록킹 부분을 정의하도록 패터닝된 제1 포토레지스트 층(320)을 사용하여 패터닝된다. 하드 마스크(1110)를 패터닝하는 것은 에칭 공정을 포함한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 하나의 예에서, 하드 마스크를 에칭하는데 사용되는 건식 에칭 공정은 불소 함유 가스를 포함하는 화학을 포함할 수 있다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6 또는 NF3을 포함한다.
도 52를 참조하면, 하드 마스크(1110) 패터닝 공정 후에, 제1 포토레지스트 층(320)이 임의의 적합한 공정에 의해 제거될 수 있다. 예를 들어, 제1 포토레지스트 층(320)은 아래의 하드 마스크에 더 이상 부착하지 않도록 레지스트를 화학적으로 변경하는 액상 "레지스트 스트립퍼"에 의해 제거될 수 있다. 대안으로서, 제1 포토레지스트 층(320)은 이를 산화시키는 플라즈마 함유 산소에 의해 제거될 수 있다.
도 53을 참조하면, 패터닝된 하드 마스크(1110) 및 ILD2 층(312) 위에 제3 층간 유전체(ILD3) 층(1112)이 형성된다. ILD3 층(1112)은 실리콘 산화물, 실리콘 산질화물, FSG와 같은 로우 k 재료, 탄소 도핑된 실리콘 산화물, Black Diamond®(Applied Materials of Santa Clara, California), 크세로겔, 에어로겔, 비정질 불화 탄소, 패럴린, BCB(bis-benzocyclobutenes), SiLK(Dow Chemical, Midland, Michigan), 폴리이미드 및/또는 기타 적합한 재료를 포함할 수 있다. ILD3 층(1112)은 CVD, HDP-CVD, 스핀온, 물리적 기상 증착(PVD 또는 스퍼터링) 또는 기타 적합한 방법에 의해 형성될 수 있다. CVD 공정은 예를 들어 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino) 실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학 물질을 사용할 수 있다.
도 54를 참조하면, 제2 포토레지스트 층(322)이 ILD3 층(1112) 위에 형성된다. 본 실시예에서, 다층 디바이스(1100)에서 정의된 제2 포토레지스트 층(322)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 제2 포토레지스트 층(322)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
계쏙 도 54를 참조하면, 제2 포토레지스트 층(322)은 ILD3 및 ILD2 층(1112, 318)이 나중에 에칭될 영역을 정의하도록 패터닝된다. 제2 포토레지스트 층(322)을 패터닝하는 것은, 제2 포토레지스트 층(322)을 패턴에 노출시키고 포스트노광 베이크 공정을 수행하고 포토레지스트 층을 현상함으로써 패터닝된 제2 포토레지스트 층(322)을 형성하는 것을 포함한다. 패터닝은 또한 마스크리스 포토리소그래피, 전자빔 기록, 이온빔 기록, 및 분자 임프린트와 같은 기타 적합한 방법에 의해 구현되거나 교체될 수 있다.
도 55를 참조하면, ILD3 및 ILD2 층(1112, 318)은 ILD2 층(318) 내의 M2 층 영역을 정의하고 M1 층의 상부 표면 및 하드 마스크(1110)의 블록킹 부분의 상부 표면을 드러내도록 패터닝된 하드 마스크(1110) 및 패터닝된 제2 포토레지스트(322)를 사용하여 에칭된다. 에칭 공정은 단일 또는 다수 단계 에칭 공정일 수 있다. 또한, 에칭 공정은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 이방성 에칭 공정일 수 있다. 에칭 공정은 반응성 이온 에칭(RIE) 및/또는 기타 적합한 공정을 사용할 수 있다. 하나의 예에서, 불소 함유 가스를 포함한 화학을 포함하는 건식 에칭 공정이 ILD2 층(318)을 에칭하는데 사용된다. 예에 더하여, 건식 에칭의 화학은 CF4, SF6, 또는 NF3을 포함한다. 예시된 바와 같이, 하드 마스크(1110)의 블록킹 부분은 M1 층(316)의 적어도 하나의 라인 위의 에칭을 중지/차단하는 것을 돕는다. 대안의 실시예에서, 에칭 공정은 임의의 적합한 에칭 공정일 수 있고, 설계 요건에 따라 정지할 수 있다.
도 56을 참조하면, ILD3 및 ILD2 층(1112, 318) 에칭 공정 후에, 제2 포토레지스트 층(322)이 임의의 적합한 공정에 의해 제거될 수 있다. 예를 들어, 제2 포토레지스트 층(322)은 아래의 하드 마스크에 더 이상 부착하지 않도록 레지스트를 화학적으로 변경하는 액상 "레지스트 스트립퍼"에 의해 제거될 수 있다. 대안으로서, 제2 포토레지스트 층(322)은 이를 산화시키는 플라즈마 함유 산소에 의해 제거될 수 있다.
도 57을 참조하면, ILD3 및 ILD2 층(1112, 318) 내의 M2 층 영역을 정의하고 M1 층(316)의 상부 표면 및 하드 마스크(1110)의 블록킹 부분의 상부 표면을 드러낸 후에, M2 층(324)이 ILD3 및 ILD2 층(1112, 318) 내의 M2 층 영역 위에 형성된다. M2 층(324)은 M1 층(316) 및 다층 디바이스(1100)의 기타 디바이스/특징부에의 전기적 접속을 제공한다. 본 실시예에서, 다층 디바이스(1100)에서 정의된 M2 층(324)은 재료 조성 및 형성에 대하여 다층 디바이스(300)의 M2 층(324)과 실질적으로 유사하다. 대안의 실시예에서, 이들은 상이하다.
예시된 바와 같이, M2 층(324)은 M1 층(316) 위에 배치되며 M1 층(316)과 전기적 접촉한다. M1 층(316)과 M2 층(324)의 적어도 하나의 라인 사이의 계면은 자가정렬된 상호접속(326)을 형성한다. M1 층(316)과 M2 층(323) 사이에 어떠한 비아도 정의될 필요가 없기 때문에, 계면은 자가 정렬된 상호접속(326)을 형성한다. 또한, 적어도 하나의 자가정렬된 상호접속의 형성을 차단하도록 블록킹 부분(328)이 정의된다. 본 실시예에서, 블록킹 부분(328)은 하드 마스크(1110)(최종 디바이스의 일부로서 남음) 및 ILD2 층(318)을 포함한다. 본 실시예에서, M1 층(316)과 M2 층(324)은 직접 전기적 접촉한다. 대안의 실시예에서, M1 층(316) 및 M2 층(324)의 자가정렬된 상호접속 사이에 전기적 접촉을 제공하도록 2개의 층 사이에 재료가 개재된다.
도 58을 참조하면, M2 층(324)의 과도한 재료를 제거하는 평탄화 공정에 의해 다층 디바이스(1100)의 표면이 평탄화된다. 평탄화 공정은 화학 기계적 연마(CMP) 공정 또는 임의의 적합한 공정일 수 있다.
상기 설명에 기초하여, 본 개시의 실시예는 이점을 제공함을 알 수 있으며, 상이한 실시예는 상이한 이점을 제공할 수 있고 모든 이점이 여기에 설명된 것은 아니며 모든 실시예에 어떠한 특정 이점도 요구되지 않음을 이해하여야 한다. 예를 들어 본 개시의 특정 실시예의 하나의 이점은, 아래의 전도성 층의 라인에 접속하기 위해 비아를 필요로 하지 않는 자가정렬된 상호접속을 형성함으로써, 정렬, 패터닝 및 비아 형성의 다수의 단계들이 회피된다는 점이다. 또한, 블록킹 부분이 이용되기 때문에, 개시된 실시예는 다수의 원치않는 자가정렬된 상호접속이 형성되는 것을 막을 수 있게 해준다. 다른 이점으로는, 전도성 층의 라인의 계면에서 되는 자가정렬된 상호접속이 비아를 이용하는 종래의 방법에 비교하여 강건하고 보다 신뢰성있다는 점이 있다. 또한, 여기에 기재된 실시예는 현행 제조 공정 및 기술로 용이하게 구현될 수 있고, 그리하여 비용을 낮추고 복잡도를 최소화할 수 있다.
본 개시에 따른 상호접속 구조는 완전히 비아 없이 형성될 수 있지만, 반드시 이 방식으로 구현되어야 하는 것은 아님을 이해하여야 한다. 예를 들어, 일부 대안의 실시예에서, 일부 상호접속 층은 본 개시의 라우팅 방식을 채용함으로써 비아프리인 것으로 형성될 수 있으며, 다른 상호접속 층은 여전히 그들 금속 라인들을 상호접속시키도록 실제 비아를 이용할 수 있다. 상호접속 구조의 특정 라우팅 방식은 설계 요건 및 제조 관심에 따라 구성 및 구현될 수 있다.
따라서, 디바이스가 제공된다. 예시적인 디바이스는 기판 위에 배치된 제1 층간 유전체(ILD) 층을 포함하며, 제1 ILD 층은 제1 방향의 제1 및 제2 전도성 라인을 포함하는 제1 전도성 층을 포함한다. 디바이스는 제1 ILD 층 위에 배치된 제2 ILD 층을 더 포함하며, 제2 ILD 층은 제2 방향의 제1 및 제2 전도성 라인을 포함하는 제2 전도성 층을 포함한다. 제2 전도성 층의 제1 전도성 라인은 제1 전도성 층의 제1 전도성 라인 위에 형성되며, 계면에서 제1 전도성 층의 제1 전도성 라인과 접촉하고, 계면은 비아의 사용 없이 전기적 접촉을 제공한다. 제2 전도성 층의 제2 전도성 라인은 제1 전도성 층의 제2 전도성 라인 위에 형성된다. 제2 전도성 층의 제2 전도성 라인과 제1 전도성 층의 제2 전도성 라인 사이에 블록킹 부분이 개재된다.
일부 실시예에서, 블록킹 부분은 제2 ILD 층의 일부를 포함한다. 다양한 실시예에서, 블록킹 부분은 하드 마스크의 일부를 포함한다. 특정 실시예에서, 블록킹 부분은 제1 및 제2 부분으로 형성되며, 제1 부분은 제1 전도성 층의 제2 전도성 라인 위에 형성되고, 제2 부분은 제1 전도성 층의 제3 전도성 라인 위에 형성된다. 부가의 실시예에서, 제1 부분과 제2 부분은 서로 접촉하지 않는다. 일부 실시예에서, 제1 및 제2 전도성 층은 알루미늄, 텅스텐, 및 구리로 구성된 그룹으로부터 선택된 재료를 포함하고, 제1 및 제2 ILD 층은 로우 k 유전체 재료를 포함한다. 다양한 실시예에서, 제2 전도성 층의 제1 전도성 라인은 제2 ILD 층의 두께와 실질적으로 동일한 두께를 포함한다. 특정 실시예에서, 제2 전도성 층의 제1 전도성 라인은 제2 ILD 층을 통해 그리고 제2 ILD 층 위에 형성된 제3 ILD 층을 통해 연장하고, 제2 전도성 층의 제2 전도성 라인은 제3 ILD 층을 통해 블록킹 부분의 하드 마스크에 연장하며, 하드 마스크는 제2 ILD 층 위에 배치된다. 일부 실시예에서, 제2 전도성 층의 제1 전도성 라인은 제2 ILD 층의 상부 표면과 실질적으로 공면을 이루는 상부 표면을 포함하고, 제2 전도성 층의 제1 전도성 라인은 제2 ILD 층의 하부 표면과 실질적으로 공면을 이루는 하부 표면을 포함한다.
또한 디바이스의 대안의 실시예가 제공된다. 예시적인 디바이스는 기판 위에 배치된 제1 전도성 층을 포함하며, 제1 전도성 층은 제1 방향으로 연장하는 제1 복수의 전도성 라인을 포함한다. 디바이스는 제1 전도성 층 위에 배치된 제2 전도성 층을 더 포함하며, 제2 전도성 층은 제2 방향으로 연장하는 제2 복수의 전도성 라인을 포함한다. 디바이스는 제1 복수의 전도성 라인의 제1 전도성 라인이 제2 복수의 전도성 라인의 제1 전도성 라인과 전기적 접촉하는 계면에서 형성되는 자가정렬된 상호접속을 더 포함한다. 디바이스는 제1 복수의 전도성 라인의 제2 전도성 라인과 제2 복수의 전도성 라인의 제2 전도성 라인 사이에 개재된 블록킹 부분을 더 포함한다.
일부 실시예에서, 블록킹 부분은 또한 제1 복수의 전도성 라인의 제3 전도성 라인과 제2 복수의 전도성 라인의 제3 전도성 라인 사이에 개재된다. 다양한 실시예에서, 블록킹 층은 제2 전도성 라인 사이로부터 제3 전도성 라인 사이로 연장하는 연속적이고 중단되지 않는 재료로 형성된다. 특정 실시예에서, 제1 및 제2 전도성 층은 유전체 재료에 배치된다. 부가의 실시예에서, 계면은 제1 복수의 전도성 라인의 제1 전도성 라인의 폭에 걸친다. 일부 실시예에서, 제1 방향은 제2 방향에 수직한다.
또한, 디바이스를 형성하는 방법이 제공된다. 예시적인 방법은 기판 위에 제1 전도성 층을 형성하는 것을 포함하며, 제1 전도성 층은 제1 방향으로 연장하는 제1 복수의 전도성 라인을 포함한다. 방법은 제1 전도성 층 위에 제2 전도성 층을 형성하는 것을 더 포함하며, 제2 전도성 층은 제2 방향으로 연장하는 제2 복수의 전도성 라인을 포함한다. 방법은 제1 복수의 전도성 라인의 제1 전도성 라인이 제2 복수의 전도성 라인의 제1 전도성 라인과 전기적 접촉하는 계면에서 자가정렬된 상호접속을 형성하는 것을 더 포함한다. 방법은 제1 복수의 전도성 라인의 제2 전도성 라인과 제2 복수의 전도성 라인의 제2 전도성 라인 사이에 개재된 블록킹 부분을 형성하는 것을 더 포함한다.
일부 실시예에서, 제1 전도성 층을 형성하는 것은 제1 층간 유전체(ILD) 층 내에 제1 전도성 층을 형성하는 것을 포함하고, 제2 전도성 층을 형성하는 것은 제2 층간 유전체(ILD) 층 내에 제2 전도성 층을 형성하는 것을 포함한다. 다양한 실시예에서, 제2 복수의 전도성 라인의 제1 전도성 라인은 제2 ILD 층 내에 그리고 제3 ILD 층 내에 형성되며, 제2 복수의 전도성 라인의 제2 전도성 라인은 블록킹 부분의 하드 마스크 상에 그리고 제3 ILD 층 내에 형성되고, 하드 마스크는 제2 ILD 층의 상부 표면 상에 형성된다. 특정 실시예에서, 제1 및 제2 전도성 층은 알루미늄, 텅스텐, 및 구리로 구성된 그룹으로부터 선택된 재료를 포함하고, 제1, 제2 및 제3 ILD 층은 로우 k 유전체 재료를 포함한다. 부가의 실시예에서, 블록킹 부분을 형성하는 것은 제2 ILD 층 위에 하드 마스크를 형성하는 것을 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자가 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 가지 실시예의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 공정 및/또는 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한 이러한 등가 구성이 본 개시의 진정한 의미 및 범위에서 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.
200, 300, 500, 700, 900, 1100: 다층 디바이스
310: 기판
312: 제1 층간 유전체(ILD1) 층
314: 비아
316: 제1 금속(M1) 층
318: 제2 층간 유전체(ILD2) 층
320: 제1 포토레지스트 층
322: 제2 포토레지스트 층
324: 제2 금속(M2) 층
326: 자가정렬된 상호접속(self-aligned interconnect)
328: 블록킹 부분

Claims (10)

  1. 기판 위에 배치된 제1 층간 유전체(ILD; interlayer dielectric) 층으로서, 제1 및 제2 전도성 라인(conductive line)을 포함하는 제1 전도성 층을 포함하는 제1 ILD 층과;
    상기 제1 ILD 층 위에 배치된 제2 ILD 층으로서, 제1 및 제2 전도성 라인을 포함하는 제2 전도성 층을 포함하는 제2 ILD 층을 포함하고,
    상기 제2 전도성 층의 제1 전도성 라인은, 상기 제1 전도성 층의 제1 전도성 라인 위에 형성되며, 비아의 사용 없이 전기적 접촉을 제공하는 계면에서 상기 제1 전도성 층의 제1 전도성 라인에 접촉하여 상기 제1 전도성 층의 제1 전도성 라인 위에서 자가 정렬(self-alinged)되고,
    상기 제2 전도성 층의 제2 전도성 라인은 상기 제1 전도성 층의 제2 전도성 라인 위에 형성되고,
    상기 제2 전도성 층의 제2 전도성 라인과 상기 제1 전도성 층의 제2 전도성 라인 사이에 블록킹(blocking) 부분이 개재되어 있는(interposed) 것인 디바이스.
  2. 청구항 1에 있어서, 상기 블록킹 부분은 상기 제2 ILD 층의 일부를 포함하는 것인 디바이스.
  3. 청구항 1에 있어서, 상기 제1 및 제2 전도성 층은 알루미늄, 텅스텐 및 구리로 구성된 그룹으로부터 선택된 재료를 포함하고, 상기 제1 및 제2 ILD 층은 로우 k(low-k) 유전체 재료를 포함하는 것인 디바이스.
  4. 청구항 1에 있어서, 상기 제2 전도성 층의 제1 전도성 라인은 상기 제2 ILD 층의 두께와 동일한 두께를 포함하는 것인 디바이스.
  5. 청구항 1에 있어서, 상기 제2 전도성 층의 제1 전도성 라인은 상기 제2 ILD 층을 통해 그리고 상기 제2 ILD 층 위에 형성된 제3 ILD 층을 통해 연장하고,
    상기 제2 전도성 층의 제2 전도성 라인은 상기 제3 ILD 층을 통해 상기 블록킹 부분의 하드 마스크로 연장하고,
    상기 하드 마스크는 상기 제2 ILD 층 상에 배치되는 것인 디바이스.
  6. 청구항 1에 있어서, 상기 제2 전도성 층의 제1 전도성 라인은 상기 제2 ILD 층의 상부 표면과 공면을 이루는(coplanar) 상부 표면을 포함하고,
    상기 제2 전도성 층의 제1 전도성 라인은 상기 제2 ILD 층의 하부 표면과 공면을 이루는 하부 표면을 포함하는 것인 디바이스.
  7. 기판 위에 배치된 제1 전도성 층으로서, 제1 복수의 전도성 라인을 포함하는 제1 전도성 층과;
    상기 제1 전도성 층 위에 배치된 제2 전도성 층으로서, 제2 복수의 전도성 라인을 포함하는 제2 전도성 층과;
    상기 제1 복수의 전도성 라인 중의 제1 전도성 라인이 상기 제2 복수의 전도성 라인 중의 제1 전도성 라인과 전기적 접촉하는 계면에 형성된 자가정렬된(self-aligned) 상호접속부와;
    상기 제1 복수의 전도성 라인 중의 제2 전도성 라인과 상기 제2 복수의 전도성 라인 중의 제2 전도성 라인 사이에 개재되어 있는 블록킹 부분을 포함하는 디바이스.
  8. 청구항 7에 있어서, 상기 블록킹 부분은 또한 상기 제1 복수의 전도성 라인 중의 제3 전도성 라인과 상기 제2 복수의 전도성 라인 중의 제3 전도성 라인 사이에도 개재되어 있는 것인 디바이스.
  9. 청구항 7에 있어서, 상기 제1 및 제2 전도성 층은 유전체 재료에 배치되는 것인 디바이스.
  10. 제1 복수의 전도성 라인을 포함하는 제1 전도성 층을 기판 위에 형성하는 단계와;
    제2 복수의 전도성 라인을 포함하는 제2 전도성 층을 상기 제1 전도성 층 위에 형성하는 단계와;
    상기 제1 복수의 전도성 라인 중의 제1 전도성 라인이 상기 제2 복수의 전도성 라인 중의 제1 전도성 라인과 전기적 접촉하는 계면에 자가정렬된 상호접속부를 형성하는 단계와;
    상기 제1 복수의 전도성 라인 중의 제2 전도성 라인과 상기 제2 복수의 전도성 라인 중의 제2 전도성 라인 사이에 개재되는 블록킹 부분을 형성하는 단계를 포함하는 디바이스 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991156B2 (en) * 2016-06-03 2018-06-05 International Business Machines Corporation Self-aligned quadruple patterning (SAQP) for routing layouts including multi-track jogs
US9852946B1 (en) 2016-06-08 2017-12-26 International Business Machines Corporation Self aligned conductive lines
US9773700B1 (en) 2016-06-08 2017-09-26 International Business Machines Corporation Aligning conductive vias with trenches
US9786554B1 (en) 2016-06-08 2017-10-10 International Business Machines Corporation Self aligned conductive lines
US9607886B1 (en) 2016-06-30 2017-03-28 International Business Machines Corporation Self aligned conductive lines with relaxed overlay
US9779944B1 (en) 2016-09-13 2017-10-03 International Business Machines Corporation Method and structure for cut material selection
US10256143B2 (en) * 2016-12-14 2019-04-09 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement contacts
EP3671821A1 (en) * 2018-12-19 2020-06-24 IMEC vzw Interconnection system of an integrated circuit
US11355442B2 (en) 2019-05-10 2022-06-07 International Business Machines Corporation Forming self-aligned multi-metal interconnects
US11289376B2 (en) * 2019-07-31 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd Methods for forming self-aligned interconnect structures
US11942414B2 (en) 2021-09-17 2024-03-26 Qualcomm Incorporated Integrated circuits (ICs) employing directly coupled metal lines between vertically-adjacent interconnect layers for reduced coupling resistance, and related methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070152332A1 (en) * 2006-01-04 2007-07-05 International Business Machines Corporation Single or dual damascene via level wirings and/or devices, and methods of fabricating same
US20090206489A1 (en) * 2008-02-20 2009-08-20 International Business Machines Corporation Dual damascene metal interconnect structure having a self-aligned via
KR20110127626A (ko) * 2010-05-19 2011-11-25 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 반도체 장치 제조 방법
US20120013009A1 (en) * 2010-07-14 2012-01-19 Institut of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method of manufacturing the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JP3432963B2 (ja) * 1995-06-15 2003-08-04 沖電気工業株式会社 半導体集積回路
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6657302B1 (en) * 1999-01-12 2003-12-02 Agere Systems Inc. Integration of low dielectric material in semiconductor circuit structures
JP2000216264A (ja) * 1999-01-22 2000-08-04 Mitsubishi Electric Corp Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法
JP2001024056A (ja) * 1999-07-12 2001-01-26 Mitsubishi Electric Corp 半導体装置の多層配線装置及びその製造方法
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
JP2002118235A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置、半導体製造方法、および半導体製造用マスク
DE10058078C1 (de) * 2000-11-23 2002-04-11 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Analysierschutz und Verfahren zur Herstellung der Anordnung
JP2002252281A (ja) * 2001-02-27 2002-09-06 Sony Corp 半導体装置およびその製造方法
JP2003142485A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
FR2839581B1 (fr) * 2002-05-07 2005-07-01 St Microelectronics Sa Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit
US6919637B2 (en) * 2002-09-30 2005-07-19 Intel Corporation Interconnect structure for an integrated circuit and method of fabrication
JP3778445B2 (ja) * 2003-03-27 2006-05-24 富士通株式会社 半導体装置
KR100624906B1 (ko) * 2004-06-25 2006-09-19 매그나칩 반도체 유한회사 반도체 소자의 병렬 커패시터
US6974772B1 (en) 2004-08-19 2005-12-13 Intel Corporation Integrated low-k hard mask
US7247552B2 (en) * 2005-01-11 2007-07-24 Freescale Semiconductor, Inc. Integrated circuit having structural support for a flip-chip interconnect pad and method therefor
US7482675B2 (en) * 2005-06-24 2009-01-27 International Business Machines Corporation Probing pads in kerf area for wafer testing
US7382054B2 (en) * 2006-04-07 2008-06-03 Macronix International Co., Ltd. Method for forming self-aligned contacts and local interconnects simultaneously
US7629694B2 (en) * 2006-08-16 2009-12-08 Blaise Laurent Mouttet Interconnections for crosswire arrays
US8198188B1 (en) 2008-01-28 2012-06-12 Cadence Design Systems, Inc. Self-aligned VIAS for semiconductor devices
JP2010258202A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070152332A1 (en) * 2006-01-04 2007-07-05 International Business Machines Corporation Single or dual damascene via level wirings and/or devices, and methods of fabricating same
US20090206489A1 (en) * 2008-02-20 2009-08-20 International Business Machines Corporation Dual damascene metal interconnect structure having a self-aligned via
KR20110127626A (ko) * 2010-05-19 2011-11-25 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 반도체 장치 제조 방법
US20120013009A1 (en) * 2010-07-14 2012-01-19 Institut of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method of manufacturing the same

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