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KR101397598B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

반도체 집적 회로 장치 및 그 제조 방법 Download PDF

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KR101397598B1
KR101397598B1 KR1020070071321A KR20070071321A KR101397598B1 KR 101397598 B1 KR101397598 B1 KR 101397598B1 KR 1020070071321 A KR1020070071321 A KR 1020070071321A KR 20070071321 A KR20070071321 A KR 20070071321A KR 101397598 B1 KR101397598 B1 KR 101397598B1
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Abstract

반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 반도체 기판, 반도체 기판 내에 형성된 트렌치, 트렌치의 내면에 컨포말하게 형성된 게이트 절연막, 게이트 절연막 상에 형성되며 트렌치의 적어도 일부를 매립하여 형성된 게이트 전극, 게이트 전극에 정렬되어 형성된 소오스/드레인 영역을 포함하는 트렌치 트랜지스터, 트렌치 트랜지스터가 형성된 반도체 기판 상에 형성된 층간 절연막, 층간 절연막을 관통하여 반도체 기판의 일부가 노출되도록 형성된 콘택홀, 콘택홀의 측벽에 형성되며, 콘택홀과 같은 높이이거나 콘택홀보다 낮은 높이로 형성된 스페이서, 스페이서가 형성된 콘택홀의 적어도 일부를 채우도록 형성된 단결정 실리콘층 및 단결정 실리콘층 상부에 형성된 금속층을 포함한다.
트렌치 트랜지스터, 선택적 에피택셜 성장

Description

반도체 집적 회로 장치 및 그 제조 방법{Semiconductor integrated circuit device and fabrication method for the same}
본 발명은 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 신뢰성이 향상된 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어들고 있으며, 이에 따라 보다 성능이 향상된 반도체 소자들이 개발되고 있다.
트렌치 트랜지스터(trench transistor)는 반도체 기판 내에 형성된 트렌치 내에 게이트 절연막 및 게이트 전극을 형성하고, 트렌치 주변 영역을 채널로 활용함으로써 충분한 채널 길이를 확보하면서도, 구조를 단순화한 것이다. 트렌치 트랜지스터에서 트렌치 내에 형성된 게이트 전극의 상면은 반도체 기판의 상면과 레벨이 같도록 평탄화된다.
반도체 기판 상에 트렌치 트랜지스터를 형성한 후에는, 콘택홀을 구비한 층간 절연막을 형성하고, 층간 절연막 상에 금속 배선 및 캐패시터 등을 형성한다. 이 때, 트렌치 트랜지스터의 상면은 반도체 기판과 레벨이 같기 때문에 층간 절연막의 높이는 게이트 스택 구조가 형성된 반도체 기판에서보다 낮게 된다.
여기서, 층간 절연막의 두께가 지나치게 얇은 경우, 반도체 기판 상의 트랜지스터와 상부의 금속 배선 사이의 기생 캐패시턴스가 증가할 수 있다. 한편, 층간 절연막의 두께가 지나치게 두꺼운 경우에는 층간 절연막 내에 콘택을 형성할 때에 미스얼라인(misalign)이 발생할 수 있다.
또한, 층간 절연막 내에 형성된 콘택홀의 폭이 넓은 경우, 약간의 미스얼라인으로도 게이트 전극과 콘택홀 내부의 도전 물질이 전기적으로 연결되어 쇼트될 수 있으며, 콘택홀의 폭이 좁은 경우, 반도체 기판과 콘택홀 내부의 도전 물질 간의 접촉 저항이 증가할 수 있다. 즉, 반도체 집적 회로 장치의 신뢰성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 반도체 집적 회로 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판 내에 형성된 트렌치, 상기 트렌치의 내면에 컨포말하게 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되며 상기 트렌치의 적어도 일부를 매립하여 형성된 게이트 전극, 상기 게이트 전극에 정렬되어 형성된 소오스/드레인 영역을 포함하는 트렌치 트랜지스터, 상기 트렌치 트랜지스터가 형성된 반도체 기판 상에 형성된 층간 절연막, 상기 층간 절연막을 관통하여 상기 반도체 기판의 일부가 노출되도록 형성된 콘택홀, 상기 콘택홀의 측벽에 형성되며, 상기 콘택홀과 같은 높이이거나 상기 콘택홀보다 낮은 높이로 형성된 스페이서, 상기 스페이서가 형성된 상기 콘택홀의 적어도 일부를 채우도록 형성된 단결정 실리콘층 및 상기 단결정 실리콘층 상부에 형성된 금속층을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 제1 영역 및 제2 영역이 정의된 반도체 기판, 상기 제1 영역의 반도체 기판 내에 형성된 제1 트렌치, 상기 제1 트렌치의 내면에 컨포말하게 형성된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 형성되며 상기 제1 트렌치의 적어도 일부를 매립하여 형성된 제1 게이트 전극, 상기 제1 게이트 전극에 정렬되어 형성된 제1 소오스/드레인 영역을 포함하는 제1 트렌치 트랜지스터, 상기 제2 영역의 반도체 기판 내에 형성된 제2 트렌치, 상기 제2 트렌치의 내면에 컨포말하게 형성된 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 형성되며 상기 제2 트렌치의 적어도 일부를 매립하여 형성된 제2 게이트 전극, 상기 제2 게이트 전극에 정렬되어 형성된 제2 소오스/드레인 영역을 포함하는 제2 트렌치 트랜지스터, 상기 제1 및 제2 트렌치 트렌지스터가 형성된 반도체 기판 상에 형성된 층간 절연막, 상기 층간 절연막을 관통하여 상기 제1 영역의 상기 제1 소오스/드레인 영역 상부에 형성된 제1 콘택홀, 상기 층간 절연막을 관통하여 상기 제2 영역의 상기 제2 게이트 전극 상부에 형성된 제2 콘택홀, 상기 제1 콘택홀의 적어도 일부를 매립하도록 형성된 단결정 실리콘층, 상기 단결정 실리콘층과 연결된 제1 금속층 및 상기 제2 게이트 전극과 연결된 제2 금속층을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판을 제공하고, 상기 반도체 기판 내에 형성된 트렌치, 상기 트렌치의 내면에 컨포말하게 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되며 상기 트렌치의 적어도 일부를 채우도록 형성된 게이트 전 극, 상기 게이트 전극에 정렬되어 형성된 소오스/드레인 영역을 포함하는 트렌치 트랜지스터를 형성하고, 상기 트렌치 트렌지스터가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막을 관통하여 상기 소오스/드레인 영역의 일부가 노출되도록 콘택홀을 형성하고, 상기 콘택홀 측벽에 상기 콘택홀과 같은 높이이거나 상기 콘택홀보다 낮은 높이로 형성된 스페이서를 형성하고, 상기 스페이서가 형성된 상기 콘택홀의 적어도 일부를 채우도록 단결정 실리콘층을 성장시키는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판을 제공하고, 상기 반도체 기판 내에 형성된 트렌치, 상기 트렌치의 내면에 컨포말하게 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되며 상기 트렌치의 적어도 일부를 매립하여 형성된 게이트 전극, 상기 게이트 전극에 정렬되어 형성된 소오스/드레인 영역을 포함하는 트렌치 트랜지스터를 형성하고, 상기 트렌치 트렌지스터가 형성된 반도체 기판 상에 제1 및 제2 층간 절연막을 차례로 적층하고, 상기 소오스/드레인 영역 상부에 상기 제2 층간 절연막을 관통하는 콘택홀을 형성하고, 상기 콘택홀이 형성된 상기 제1 및 제2 층간 절연막 상에 스페이서용 절연막을 컨포말하게 형성하고, 상기 반도체 기판의 일부가 드러나도록 상기 스페이서용 절연막 및 상기 제1 층간 절연막을 일부 식각하여 상기 콘택홀 측벽에 상기 콘택홀과 같은 높이이거나 상기 콘택홀보다 낮은 높이로 형성된 스페이서를 형성하고, 상기 스페이서가 형성된 상기 콘택홀의 적어도 일부를 채우도록 단결정 실리콘층을 성장시키는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 반도체 집적 회로 장치 및 그 제조 방법에 따르면 콘택홀 측벽에 스페이서를 형성함으로써, 스페이서의 하부 폭만큼 미스얼라인 마진이 더 확보된다. 따라서, 미스얼라인에 의한 쇼트를 줄임으로써, 반도체 집적 회로 장치의 신뢰성을 향상시킬 수 있다. 또한, 콘택홀 내에는 스페이서가 형성된 높이까지 단결정 실리콘층이 형성되어 있다. 따라서, 단결정 실리콘층의 상부 영역의 폭이 넓어짐에 따라, 접촉 저항을 감소시킬 수 있다. 또한, 채널 길이가 길어지는 효과가 있다. 한편, 층간 절연막의 높이를 어느 정도의 레벨로 확보함으로써, 반도체 집적 회로 장치의 신뢰성을 향상시킬 수 있다
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/ 또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1a 및 도 1b를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 1a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 레이아웃도이다. 도 1b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다. 이 때, 도 1b의 A 영역은 도 1a의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100)에는 A 영역 및 B 영역이 정의되어 있다. 예를 들어, A 영역은 셀 영역, B 영역은 코어/페리 영역일 수 있으나, 이에 한정되지 않으며, 구분할 수 있는 모든 영역 구분을 포함한다.
반도체 기판(100)은 실리콘 반도체 기판, SOI(Silicon On Insulator) 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판, 또는 디스플레이용 유리 반도체 기판 등이 될 수 있다. 또한, 반도체 기판(100)은 주로 P형 반도체 기판을 사용하고, 도면에는 표시하지 않았으나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수도 있다.
반도체 기판(100) 상에 형성된 소자 분리 영역(105)은 활성(active) 영역을 정의한다. 소자 분리 영역(105)은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)일 수 있다.
한편, 반도체 기판(100)의 A 영역에는 제1 트렌치 트랜지스터(200)가 형성되며, B 영역에는 제2 트렌치 트랜지스터(300)가 형성된다.
제1 트렌치 트랜지스터(200)는 제1 트렌치(210), 제1 게이트 절연막(220), 제1 게이트 전극(230) 및 제1 소오스/드레인 영역(250)을 포함한다. 제2 트렌치 트랜지스터(300)는 제2 트렌치(310), 제2 게이트 절연막(320), 제2 게이트 전극(330) 및 제2 소오스/드레인 영역(350)을 포함한다.
여기서, 제1 및 제2 트렌치 트랜지스터(200, 300)는 같은 도전형의 트랜지스터일 수도 있고, 다른 도전형의 트랜지스터일 수도 있다. 또는 크기가 다른 트랜지스터일 수도 있다. 이하에서는, 제1 및 제2 트렌치 트랜지스터(200, 300)의 각각의 구성 요소를 같이 설명하나, 제1 및 제2 트렌치 트랜지스터(200, 300)의 각각의 구성 요소는 서로 다른 물질로 형성될 수도 있다.
제1 및 제2 트렌치(210, 310)는 소자 분리 영역(105)에 의해 정의된 활성 영역 상에 리세스되어 형성된다.
제1 및 제2 트렌치(210, 310)의 내면에는 제1 및 제2 게이트 절연막(220, 320)이 컨포말하게 형성된다. 제1 및 제2 게이트 절연막(220, 320)은 반도체 기판(100)을 열산화시켜 형성한 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 여 기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등이 사용될 수 있으나, 이에 제한되지 않는다.
제1 및 제2 게이트 절연막(220, 320) 상에는 제1 및 제2 트렌치(210, 310)를 매립하도록 제1 및 제2 게이트 전극(230, 330)이 형성된다. 제1 및 제2 게이트 전극(230, 330)은 금속막일 수 있다. 예를 들어, W, TiN 등을 포함할 수 있으나, 이에 한정되지 않으며, 필요에 따라 다른 물질막들이 포함되어 있을 수 있다.
제1 및 제2 게이트 전극(230, 330)의 양측의 활성 영역에는 제1 및 제2 소오스/드레인 영역(250, 350)이 구비된다. 제1 및 제2 소오스/드레인 영역(250, 350)은 예를 들어, 제1 및 제2 트렌치 트랜지스터(200, 300)가 N형인 경우, N형 불순물이 이온 주입되어 형성될 수 있다.
제1 및 제2 트렌치 트랜지스터(200, 300)가 형성된 반도체 기판(100) 상에는 제1, 제2 및 제3 층간 절연막(410, 420, 430)이 차례로 적층되어 형성된다. 제1, 제2 및 제3 층간 절연막(410, 420, 430)은 예를 들어, 질화막, 산화막 등일 수 있는데, 구체적으로, 제1 층간 절연막(410)은 질화막, 제2 및 제3 층간 절연막(420, 430)은 산화막일 수 있다. 여기서, 도 1에서는 3층의 층간 절연막이 도시되었으나, 2층 또는 3층 이상의 다층의 층간 절연막이 사용될 수도 있다.
제1 트렌치 트랜지스터(200)의 제1 소오스/드레인 영역(250) 상에는 제1 및 제2 층간 절연막(410, 420)을 관통하는 제1 콘택홀(440) 및 제1, 제2 및 제3 층간 절연막(410, 420, 430)을 관통하는 제2 콘택홀(450)이 형성된다. 즉, 제2 트렌치 트랜지스터(200)의 소오스 영역 및 드레인 영역 상에는 각각 제1 및 제2 콘택홀(440, 450) 형성되고, 제2 트렌치 트랜지스터(300)의 제2 게이트 전극(330) 상부에는 제1, 제2 및 제3 층간 절연막(410, 420, 430)을 관통하는 제3 콘택홀(460)이 형성된다.
제1 콘택홀(440)의 측벽에는 제1 스페이서(510)가 형성된다. 제1 스페이서(510)의 높이는 제1 콘택홀(440)과 같거나 제1 콘택홀(440)의 높이보다 낮을 수 있다. 예를 들어, 제1 스페이서(510)의 높이는 제1 콘택홀(440)의 높이의 2/3 또는 그보다 낮을 수 있다. 한편, 제1 스페이서(510)는 제1 층간 절연막(410)과 같은 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연막(410)이 질화막인 경우, 제1 스페이서(510)도 질화막으로 형성될 수 있다.
제1 스페이서(510)가 형성된 제1 콘택홀(440) 내부에는 제1 콘택홀(440)의 적어도 일부를 채우도록 제1 단결정 실리콘층(520)이 형성되어 있다. 여기서, 제1 단결정 실리콘층(520)의 높이는 제1 스페이서(510)의 높이와 같거나 제1 스페이서(510)의 높이보다 높을 수 있다. 제1 단결정 실리콘층(520)은 예를 들어, 실리콘(Si) 또는 실리콘게르마늄(SiGe)을 포함할 수 있다. 또한, 제1 단결정 실리콘층(520)은 불순물로 도핑될 수 있는데, 예를 들어 제1 소오스/드레인 영역(250)에 포함된 불순물과 같은 불순물로 도핑될 수 있다.
제1 단결정 실리콘층(520)이 형성된 제1 콘택홀(440)의 측벽에는 제1 스페이서(510)가 형성되어 있으며, 제1 스페이서(510)는 하부로 갈수록 폭이 넓어진다. 따라서, 제1 콘택홀(440)의 내부를 채우도록 형성된 제1 단결정 실리콘층(520)이 반도체 기판(100)과 접하는 영역의 폭(a)은 제1 단결정 실리콘층(520)의 상부 영역의 폭(b)보다 좁다. 또한, 제1 단결정 실리콘층(520)을 선택적 에피택셜 성장(selective epitaxial growth) 공정으로 형성하게 되면, 제1 단결정 실리콘층(520)의 상면은 평평하지 않고 약간 볼록하게 형성된다. 따라서, 제1 단결정 실리콘층(520)과 반도체 기판(100)이 접하는 면적은 상대적으로 좁으며, 제1 단결정 실리콘층(520)의 상부 표면적은 상대적으로 넓다.
제1 단결정 실리콘층(520) 상부에는 제1 금속층(540)이 형성된다. 제1 단결정 실리콘층(520)이 제1 콘택홀(440)의 일부를 채우도록 형성된 경우, 제1 금속층(540)은 제1 콘택홀(440)의 잔부를 매립하고 제2 층간 절연막(420) 상부에 일방향으로 연장된 금속 배선을 형성할 수 있다. 또는, 제1 단결정 실리콘층(520)이 제1 콘택홀(440)의 전부를 채우도록 형성된 경우, 제1 금속층(540)은 제2 층간 절연막(420) 상에 일방향으로 연장된 금속 배선만을 형성할 수도 있다. 또는, 제1 금속층(540)은 제1 콘택홀(440) 내부를 매립하는 콘택 플러그를 나타낼 수도 있다. 제1 금속층(540)은 단일막 또는 다중막으로 형성될 수 있다. 제1 금속층(540)은 예를 들어, W등 일 수 있다. 또한, 제1 금속층(540) 하부에는 제1 배리어막(530)이 형성될 수 있으며, 제1 배리어막(530)은 예를 들어, Ti/TiN일 수 있다.
한편, 제2 콘택홀(450)의 측벽에는 제2 스페이서(610)가 형성되고, 제2 스페이서(610)가 형성된 제2 콘택홀(450) 내부에는 제2 콘택홀(450)의 적어도 일부를 채우도록 제2 단결정 실리콘층(620)이 형성된다. 여기서, 제2 단결정 실리콘층(620)의 높이는 제2 스페이서(610)의 높이와 같거나 제2 스페이서(610)의 높이보 다 높을 수 있다. 제2 단결정 실리콘층(620) 상부에는 제2 콘택홀(450)을 매립하도록 제2 금속층(640)이 형성될 수 있다. 도시되지 않았지만, 제2 금속층(640)은 제2 콘택홀(450) 상부에 형성된 금속 배선 또는 스토리지 전극 등과 연결될 수 있으며, 금속 배선 또는 스토리지 전극을 포함할 수도 있다. 또한, 제2 금속층(640) 하부의 제2 콘택홀(450) 내면에는 컨포멀하게 제2 배리어막(630)이 형성될 수 있다. 제2 스페이서(610), 제2 단결정 실리콘층(620), 제2 배리어막(630) 및 제2 금속층(640)은 제1 스페이서(510), 제1 단결정 실리콘층(520), 제1 배리어막(530) 및 제1 금속층(540)과 구성 및 특징이 유사하므로 자세한 설명을 생략한다. 다만, 도 1b에는 소오스 영역 및 드레인 영역 모두에 단결정 실리콘층이 형성된 도면이 도시되어 있지만, 이에 한정되지 않으며, 소오스 영역 또는 드레인 영역에만 단결정 실리콘층이 형성되어 있을 수도 있다.
제2 트랜지스터(300)의 제2 게이트 전극(330) 상부에 형성된 제3 콘택홀(460) 내에는 제3 스페이서(710)가 형성되며, 제3 콘택홀(460)을 매립하는 제3 금속층(740)이 형성된다. 제3 금속층(740)은 예를 들어, W등 일 수 있으며, 제3 금속층(740) 하부에는 Ti/TiN 등으로 형성된 제3 배리어막(730)이 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 따르면, 제1 및 제2 콘택홀(440, 450) 측벽에 제1 및 제2 스페이서(510, 610)가 형성된다. 따라서, 제1 게이트 전극(230)과 제1 및 제2 콘택홀(440, 450) 사이에, 제1및 제2 스페이서(510, 610)의 하부 폭만큼의 미스얼라인 마진이 더 확보될 수 있다. 즉, 미스얼라인 마진을 보다 크게 확보함으로써, 미스얼라인으로 인하여 제1 게이트 전 극(230)과 제1 콘택홀(440) 내부의 도전 물질 또는 제2 콘택홀(450) 내부의 도전 물질이 전기적으로 연결되는 것을 예방할 수 있다.
또한, 제1 및 제2 콘택홀(440, 450) 내에는 제1 및 제2 스페이서(510, 610)가 형성된 높이와 같게 또는 제1 및 제2 스페이서(510, 610)보다 높게 제1 및 제2 단결정 실리콘층(520, 620)이 형성되어 있다. 여기서, 반도체 기판(100)과 상부 금속층과의 접촉 저항은 제1 및 제2 단결정 실리콘층(520, 620)의 상부와 제1 및 제2 배리어막(530, 630)이 접하는 영역에서 발생한다. 제1 및 제2 배리어막(530, 630)이 없는 경우, 접촉 저항은 제1 및 제2 단결정 실리콘층(520, 620)이 제1 및 제2 금속층(540, 640)과 접하는 영역에서 발생한다. 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 따르면 제1 및 제2 단결정 실리콘층(520, 620)의 상부 영역의 폭(b)이 하부 영역의 폭(a)보다 넓게 형성됨으로써, 제1 및 제2 단결정 실리콘층(520, 620)이 제1 및 제2 배리어막(530, 630) 또는 제1 및 제2 금속층(540, 640)과 접하는 영역의 면적이 넓어진다. 따라서, 반도체 기판(100)과 제1 및 제2 배리어막(530, 630) 또는 제1 및 제2 금속층(540, 640) 등의 상부 금속층과의 접촉 저항을 보다 감소시킬 수 있다.
또한, 제1 및 제2 단결정 실리콘층(520, 620)이 형성됨으로써, 제1 트랜지스터(200)의 채널 길이(C)가 보다 길어질 수 있다. 즉, 도 1b에 도시된 바와 같이 제1 트랜지스터(200)의 트렌치(210) 길이에 제1 및 제2 단결정 실리콘층(520, 620)의 길이를 더한 만큼의 길이로 채널 길이(C)가 형성될 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 따르면, 제1 스 페이서(510)가 형성되고, 제1 단결정 실리콘층(520)이 형성될 수 있는 정도의 높이로 제1 층간 절연막(410) 및 제2 층간 절연막(420)을 형성한다. 즉, 제1 층간 절연막(410) 및 제2 층간 절연막(420)의 높이는 일정 두께 이상으로 형성되어야 한다. 따라서, 층간 절연막이 얇아짐에 따라 기생 캐패시턴스가 커지는 것을 방지할 수 있다. 또한, 콘택홀의 하부에 오픈되는 영역의 폭(a)이 작기 때문에, 층간 절연막이 높아지더라도 미스얼라인에 의해 제1 게이트 전극(230)과 제1 단결정 실리콘층(520)이 전기적으로 연결될 확률이 작아진다. 따라서, 반도체 집적 회로 장치의 신뢰성을 향상시킬 수 있다.
이하, 도 1a 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 나타낸 단면도들이다.
우선, 도 2를 참조하면, 반도체 기판(100) 상에 소자 분리 영역(105)을 형성하여 활성 영역을 정의한다. 한편, 반도체 기판(100) 상에는 A 영역 및 B 영역이 정의되어 있다. 예를 들어, A 영역은 셀 영역, B 영역은 코어/페리 영역일 수 있으나, 이에 한정되지 않는다.
이어서, 도 3을 참조하면, A 영역 상에 제1 트렌치 트랜지스터(200)를 형성하고, B 영역 상에 제2 트렌치 트랜지스터(300)를 형성한다. 제1 트렌치 트랜지스터(200)는 제1 게이트 절연막(220), 제1 게이트 전극(230), 제1 소오스/드레인 영역(250)을 포함하며, 제2 트렌치 트랜지스터(300)는 제2 게이트 절연막(320), 제2 게이트 전극(330), 제2 소오스/드레인 영역(350)을 포함한다.
이어서, 도 4를 참조하면, 제1 및 제2 트렌치 트랜지스터(200, 300)가 형성된 반도체 기판(100) 상에 제1 및 제2 층간 절연막(410, 420)을 형성한다. 이 때, 예를 들어, 제1 층간 절연막(410)은 질화막, 제2 층간 절연막(420)은 산화막으로 형성할 수 있으나 이에 한정되지 않는다.
이어서, 도 5를 참조하면, 제2 층간 절연막(420)을 관통하는 제1 콘택홀(440)을 형성한다. 이 때, 제1 콘택홀(440)에 의해 제1 층간 절연막(410)이 노출될 수 있다. 제1 콘택홀(440)은 인접한 두개의 제1 트렌치 트랜지스터(200)의 사이에 형성된 제1 소오스/드레인 영역(250) 상부에 형성할 수 있는데, 반도체 기판(100) 내에 인접하여 형성된 제1 게이트 전극(230)과 오버랩되지 않도록 형성한다.
이어서, 도 6을 참조하면, 제1 콘택홀(440)이 형성된 제1 및 제2 층간 절연막(410, 420) 상에 스페이서용 절연막(510a)을 컨포말하게 형성한다. 이 때, 스페이서용 절연막(510a)은 후속 공정인 식각 공정에서 제1 층간 절연막(410)과의 식각률이 유사한 물질을 사용할 수 있다. 즉, 스페이서용 절연막(510a)은 제1 층간 절연막(410)과 유사한 물질일 수 있으며, 같은 물질일 수도 있다. 예를 들어, 제1 층간 절연막(410)이 질화막인 경우, 스페이서용 절연막(510a)도 질화막으로 형성할 수 있다.
이어서, 도 7을 참조하면, 제2 층간 절연막(420)의 상면 및 반도체 기판(100)의 일부가 드러나도록 스페이서용 절연막(도 6의 510a) 및 제1 층간 절연막(410)을 일부 식각하여 제1 콘택홀(440)의 측벽에 제1 스페이서(510)를 형성한 다. 이 때, 식각 공정은 예를 들어, 건식 식각 또는 에치백(etch back) 공정일 수 있다.
제1 스페이서(510)를 형성하기 위한 식각 공정을 진행하면 스페이서용 절연막(510a) 및 제1 층간 절연막(410)이 같이 식각된다. 이 때, 제1 콘택홀(440) 하부에는 스페이서용 절연막(510a) 및 제1 층간 절연막(410)이 같이 적층되어 형성되어 있기 때문에, 식각 대상물의 두께가 다른 영역에 비해 두껍다. 따라서, 제2 층간 절연막(420) 상의 스페이서용 절연막(510a)이 모두 제거되는 동안, 제1 콘택홀(440) 하부의 스페이서용 절연막(510a) 및 제1 층간 절연막(410)은 일부 남아있게 되며, 특히 하부의 측면에는 보다 많은 식각 대상물이 잔류하여 제1 스페이서(510)를 형성한다. 이 때, 하부의 측면에 형성되는 제1 스페이서(510)의 기울기는 보다 완만하게 형성되게 된다. 제1 스페이서(510)의 기울기가 보다 완만하게 형성되면, 제1 스페이서(510)에 의해 반도체 기판(100)이 오픈되는 영역의 폭(a)이 보다 작아질 수 있다. 또한, 제1 스페이서(510)의 기울기가 보다 완만하게 형성되면, 제1 게이트 전극(230)과 제1 스페이서(510)에 의해 반도체 기판(100)이 오픈되는 영역과의 거리가 보다 멀어지게 된다. 따라서, 미스얼라인에 대한 마진이 보다 크게 확보될 수 있다.
이어서, 도 8을 참조하면, 반도체 기판(100) 전면에 선택적 에피택셜 성장(selective epitaxial growth) 공정을 진행하여 제1 스페이서(510)가 형성된 제1 콘택홀(440) 내에 제1 단결정 실리콘층(520)을 성장시킨다. 이 때, 제1 단결정 실리콘층(520)은 제1 콘택홀(440) 내부의 적어도 일부를 채우도록 한다. 제1 단결정 실리콘층(520)은 예를 들어, 제1 스페이서(510)의 높이와 같거나 또는 제1 스페이서(510)보다 높게 형성할 수 있다.
선택적 에피택셜 성장은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 감압 화학 기상 증착(Reduced Pressure Chemical Vapor Deposition; RPCVD) 공정, 고진공 화학 기상 증착(Ultra High Vacuum Chemical Vapor Deposition; UHVCVD) 공정 등에 의해 진행할 수 있으나, 이에 한정되는 것은 아니다. 선택적 에피택셜 성장은 소스 가스를 공급하여 진행하는데 소스 가스로는 예를 들어, SiH4, 디클로로실란(SiH2Cl2; DCS), 트리클로로실란(SiHCl3; TCS) 등이 사용될 수 있다. 또한, 선택적 에피택셜 성장 시에는 인시츄(in-situ)로 불순물을 같이 도핑할 수도 있고, 선택적 에피택셜 성장 후에 불순물을 따로 도핑할 수도 있다.
반도체 기판(100)과 접하는 제1 단결정 실리콘층(520) 하부의 폭(a)은 제1 단결정 실리콘층(520)의 상부의 폭(b)보다 작게 형성된다. 즉, 제1 단결정 실리콘층(520)은 반도체 기판(100)과 접하는 면적이 제1 단결정 실리콘층(520)의 상부 면적보다 작다. 또한, 선택적 에피택셜 성장에 의해 형성한 제1 단결정 실리콘층(520)은 상부가 평탄하지 않고, 중앙이 약간 도출된 볼록한 형상으로 형성되기 때문에 제1 단결정 실리콘층(520)의 상면의 면적은 보다 더 넓게 형성된다.
이어서, 도 9를 참조하면, 제2 층간 절연막(420) 상부에 제1 배리어막(530) 및 제1 금속층(540)을 차례로 형성한다. 이 때, 제1 금속층(540)은 단일막 또는 다중막으로 형성할 수 있으며, 제1 배리어막(530)은 형성하지 않을 수도 있다. 제1 배리어막(530) 및 제1 금속층(540)은 제1 콘택홀(440)에서 제1 단결정 실리콘층(520)이 형성되지 않은 상부 영역을 모두 채우도록 형성된다. 이 때, 우선 제1 콘택홀(440)을 매립하는 콘택 플러그만을 형성하고, 이어서 제2 층간 절연막(420) 상부에 금속 배선을 형성할 수도 있다.
이어서, 도 10을 참조하면, 제2 층간 절연막(420) 상부에 제3 층간 절연막(430)을 형성하고, 제2 및 제3 층간 절연막(420, 430)을 관통하는 제2 및 제3 콘택홀(450, 460)을 형성한다.
제3 층간 절연막(430)은 예를 들어, 산화막으로 형성할 수 있다. 제2 콘택홀(450)은 제1 트렌치 트랜지스터(200)의 제1 소오스/드레인 영역(250)의 일측, 예를 들어, 드레인 영역 상부에 정렬되도록 형성될 수 있으며, 제3 콘택홀(460)은 제2 트렌치 트랜지스터(300)의 제2 게이트 전극(330) 상부에 정렬되도록 형성될 수 있다.
이어서, 도 11을 참조하면, 제2 및 제3 콘택홀(450, 460) 내에 제2 및 제3 스페이서(610, 710)를 형성하고, 제2 콘택홀(450) 내에 제2 단결정 실리콘층(620)을 형성한다.
구체적으로, 스페이서용 절연막을 반도체 기판 전면에 증착한 후, 식각 공정을 진행하여 제2 및 제3 콘택홀(450, 460) 내에 제2 및 제3 스페이서(610, 710)를 형성한다. 이어서, 반도체 기판(100) 전면에 선택적 에피택셜 성장 공정을 진행하여 제2 스페이서(610)가 형성된 제2 콘택홀(450) 내에 제2 단결정 실리콘층(620)을 성장시킨다. 이 때, 제2 단결정 실리콘층(620)은 제2 콘택홀(450) 내부의 적어 도 일부를 채우도록 한다. 제2 단결정 실리콘층(620)은 예를 들어, 제2 스페이서(610)의 높이와 같거나 또는 제1 스페이서(610)보다 높게 형성할 수 있다.
이어서, 다시 도 1a 및 도 1b를 참조하면, 제2 및 제3 콘택홀(450, 460)을 매립하는 제2 및 제3 금속층(640, 740)을 형성한다. 이 때, 제2 및 제3 금속층(640, 740) 하부에는 제2 및 제3 배리어막(630, 730)을 형성할 수도 있다.
이하, 도 12a 및 도 12b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 12a는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 개략적인 레이아웃도이다. 도 12b는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다. 이 때, 도 12b의 A 영역은 도 12a의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 1a 및 도 1b와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치가 본 발명의 일 실시예에 따른 반도체 집적 회로 장치와 다른 점은 층간 절연막이 단일층으로 형성되었다는 점이다.
12a 및 도 12b를 참조하면, A 영역 및 B 영역이 정의된 반도체 기판(100)의 A 영역에는 제1 트렌치 트랜지스터(200)가 형성되며, B 영역에는 제2 트렌치 트랜지스터(300)가 형성된다. 제1 및 제2 트렌치 트랜지스터(200, 300)는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치와 동일하므로 상세한 설명을 생략한다.
제1 및 제2 트렌치 트랜지스터(200, 300)가 형성된 반도체 기판(100) 상에는 제2 및 제3 층간 절연막(422, 432)이 형성된다. 제2 및 제3 층간 절연막(422, 432) 은 예를 들어, 산화막, 질화막 등일 수 있다.
제1 트렌치 트랜지스터(200)의 제1 소오스/드레인 영역(250) 상에는 제2 층간 절연막(422)을 관통하는 제1 콘택홀(442) 및 제2 및 제3 층간 절연막(422, 432)을 관통하는 제2 콘택홀(452)이 형성된다. 즉, 제2 트렌치 트랜지스터(200)의 소오스 영역 및 드레인 영역 상에는 각각 제1 및 제2 콘택홀(442, 452) 형성된다. 또한, 제2 트렌치 트랜지스터(300)의 제2 게이트 전극(330) 상부에는 제2 및 제3 층간 절연막(422, 432)을 관통하는 제3 콘택홀(462)이 형성된다.
제1 콘택홀(442)의 측벽에는 제1 스페이서(512)가 형성된다. 제1 스페이서(512)의 높이는 제1 콘택홀(442)의 높이와 같거나 제1 콘택홀(442)의 높이보다 낮을 수 있다. 예를 들어, 제1 스페이서(512)의 높이는 제1 콘택홀(442)의 높이의 2/3 또는 그보다 낮을 수 있다.
제1 스페이서(512)가 형성된 제1 콘택홀(442) 내부에는 제1 콘택홀(442)의 적어도 일부를 채우도록 제1 단결정 실리콘층(522)이 형성된다. 여기서, 제1 단결정 실리콘층(522)의 높이는 제1 스페이서(512)의 높이와 같거나 제1 스페이서(512)의 높이보다 높을 수 있다. 제1 단결정 실리콘층(522)은 예를 들어, 실리콘(Si) 또는 실리콘게르마늄(SiGe)을 포함할 수 있다. 또한, 제1 단결정 실리콘층(522)은 불순물로 도핑될 수 있는데, 예를 들어 제1 소오스/드레인 영역(250)에 포함된 불순물과 같은 불순물로 도핑될 수 있다.
한편, 제1 단결정 실리콘층(522)이 형성된 제1 콘택홀(442)의 측벽에는 제1 스페이서(512)가 형성되어 있으며, 제1 스페이서(512)는 하부로 갈수록 폭이 넓어 진다. 따라서, 제1 콘택홀(442)의 내부를 채우도록 형성된 제1 단결정 실리콘층(522)이 반도체 기판(100)과 접하는 영역의 폭(c)은 제1 단결정 실리콘층(520)의 상부 영역의 폭(d)보다 좁다. 또한, 제1 단결정 실리콘층(522)을 선택적 에피택셜 성장 공정으로 형성하게 되면, 제1 단결정 실리콘층(522)의 상면은 평평하지 않고 약간 볼록하게 형성된다. 따라서, 제1 단결정 실리콘층(522)과 반도체 기판(100)이 접하는 면적은 상대적으로 좁으며, 제1 단결정 실리콘층(522)의 상부 표면적은 상대적으로 넓다.
제1 단결정 실리콘층(522) 상부에는 제1 금속층(542)이 형성된다. 제1 단결정 실리콘층(522)이 제1 콘택홀(442)의 일부를 채우도록 형성된 경우, 제1 금속층(542)은 제1 콘택홀(442)의 잔부를 매립하고 제2 층간 절연막(422) 상부에 일방향으로 연장된 금속 배선을 형성할 수 있다. 또는, 제1 단결정 실리콘층(522)이 제1 콘택홀(442)의 전부를 채우도록 형성된 경우, 제1 금속층(542)은 제2 층간 절연막(422) 상에 일방향으로 연장된 금속 배선만을 형성할 수도 있다. 또는, 제1 금속층(542)은 제1 콘택홀(442) 내부를 매립하는 콘택 플러그를 나타낼 수도 있다. 제1 금속층(542)은 단일막 또는 다중막으로 형성될 수 있다. 제1 금속층(542)은 예를 들어, W등 일 수 있다. 또한, 제1 금속층(542) 하부에는 제1 배리어막(532)이 형성될 수 있으며, 제1 배리어막(532)은 예를 들어, Ti/TiN일 수 있다.
한편, 제2 콘택홀(452) 내에는 제2 스페이서(612), 제2 단결정 실리콘층(622), 제2 배리어막(632) 및 제2 금속층(642)이 형성될 수 있으나, 제1 스페이서(512), 제1 단결정 실리콘층(522), 제1 배리어막(532) 및 제1 금속층(542)과 구 성 및 특징이 유사하므로 자세한 설명을 생략한다. 다만, 도 12b에는 소오스 영역 및 드레인 영역 모두에 단결정 실리콘층이 형성된 도면이 도시되어 있지만, 이에 한정되지 않으며, 소오스 영역 또는 드레인 영역에만 단결정 실리콘층이 형성되어 있을 수 있다.
제2 트랜지스터(300)의 제2 게이트 전극(330) 상부에 형성된 제3 콘택홀(462) 내에는 제3 스페이서(712)가 형성되며, 제3 콘택홀(462)을 매립하는 제3 금속층(742)이 형성된다. 제3 금속층(742)은 예를 들어, W등 일 수 있으며, 제3 금속층(742) 하부에는 Ti/TiN 등으로 형성된 제3 배리어막(732)이 형성될 수 있다.
이하, 도 12a 내지 도 18을 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 13 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 나타낸 단면도들이다. 본 발명의 일 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
우선, 도 13을 참조하면, 반도체 기판(100)의 A 영역 상에 제1 트렌치 트랜지스터(200)를 형성하고, B 영역 상에 제2 트렌치 트랜지스터(300)를 형성한다. 제1 트렌치 트랜지스터(200)는 제1 게이트 절연막(220), 제1 게이트 전극(230), 제1 소오스/드레인 영역(250)을 포함하며, 제2 트렌치 트랜지스터(300)는 제2 게이트 절연막(320), 제2 게이트 전극(330), 제2 소오스/드레인 영역(350)을 포함한다.
이어서, 도 14를 참조하면, 제1 및 제2 트렌치 트랜지스터(200, 300)가 형성된 반도체 기판(100) 상에 제1 콘택홀(442)이 형성된 제2 층간 절연막(422)을 형성 한다. 이 때, 제2 층간 절연막(422)은 예를 들어, 산화막 또는 질화막으로 형성할 수 있다. 제1 콘택홀(442)은 인접한 두개의 제1 트렌치 트랜지스터(200)의 사이에 형성된 제1 소오스/드레인 영역(250) 상부에 형성할 수 있는데, 반도체 기판(100) 내에 인접하여 형성되어 있는 제1 게이트 전극(230)과 오버랩되지 않도록 형성한다.
이어서, 도 15를 참조하면, 제1 콘택홀(442) 측벽에 제1 스페이서(512)를 형성한다. 제1 스페이서(512)는 스페이서용 절연막을 컨포말하게 형성한 후, 스페이서용 절연막을 일부 식각하여 형성할 수 있다.
제1 콘택홀(442) 내부에 제1 스페이서(512)를 형성하면, 제1 콘택홀(442) 하부에 오픈되는 반도체 기판(100)의 영역의 폭(c)이 보다 작아질 수 있다. 즉, 제1 콘택홀(442)의 폭(d)보다 제1 콘택홀(442) 하부에 오픈되는 반도체 기판(100)의 폭(c)이 작아지게 된다. 또한, 제1 스페이서(512)를 형성하면, 제1 게이트 전극(230)과 제1 스페이서(512)에 의해 오픈되는 영역과의 거리가 멀어지게 된다. 따라서, 미스얼라인 마진이 보다 크게 확보될 수 있다.
이어서, 도 16을 참조하면, 선택적 에피택셜 성장 공정을 진행하여 제1 스페이서(512)가 형성된 제1 콘택홀(442)의 노출된 반도체 기판(100) 상에 제1 단결정 실리콘층(522)을 성장시킨다. 이 때, 제1 단결정 실리콘층(522)은 제1 콘택홀(442) 내부의 적어도 일부를 채우도록 형성한다. 제1 단결정 실리콘층(522)은 예를 들어, 제1 스페이서(512)의 높이와 같거나 또는 제1 스페이서(512)보다 높게 형성할 수 있다. 또한, 제1 단결정 실리콘층(522)은 불순물로 도핑하여 형성할 수도 있다.
반도체 기판(100)과 접하는 제1 단결정 실리콘층(522) 하부의 폭(c)은 제1 단결정 실리콘층(522)의 상부의 폭(d)보다 작게 형성된다. 즉, 제1 단결정 실리콘층(522)은 반도체 기판(100)과 접하는 면적이 제1 단결정 실리콘층(522)의 상부 면적보다 작다. 또한, 선택적 에피택셜 성장에 의한 제1 단결정 실리콘층(522)은 상부 영역이 평탄하지 않고, 중앙이 약간 도출된 볼록한 형상으로 형성되기 때문에 제1 단결정 실리콘층(522)의 상부 영역의 면적은 보다 더 넓게 형성된다.
이어서, 도 17을 참조하면, 제2 층간 절연막(422) 상부에 제1 배리어막(532) 및 제1 금속층(542)을 형성한다. 이 때, 제1 금속층(542)은 단일막 또는 다중막으로 형성할 수 있으며, 제1 배리어막(532)은 형성하지 않을 수도 있다.
이어서, 도 18을 참조하면, 제2 층간 절연막(422) 상부에 제3 층간 절연막(432)을 형성하고, 제2 및 제3 층간 절연막(422, 432)을 관통하는 제2 및 제3 콘택홀(452, 462)을 형성한 후, 제2 및 제3 콘택홀(452, 462) 내에 제2 및 제3 스페이서(612, 712)를 형성하고, 제2 콘택홀(452) 내에 제2 단결정 실리콘층(622)을 형성한다.
이어서, 다시 도 12a 및 도 12b를 참조하면, 제2 및 제3 콘택홀(452, 462)을 매립하는 제2 및 제3 금속층(642, 742)을 형성한다. 이 때, 제2 및 제3 금속층(642, 742) 하부에는 제2 및 제3 배리어막(632, 732)을 형성할 수도 있다.
이하, 도 19a 및 도 19b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 19a는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 개략적인 레이아웃도이다. 도 19b는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다. 이 때, 도 19b의 A 영역은 도 19a의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
본 발명의 일 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치가 본 발명의 일 실시예에 따른 반도체 집적 회로 장치와 다른 점은 제1, 제2 및 제3 콘택홀의 상부가 확장되어 형성되었다는 점이다.
도 19a 및 도 19b를 참조하면, A 영역 및 B 영역이 정의된 반도체 기판(100)의 A 영역에는 제1 트렌치 트랜지스터(200)가 형성되며, B 영역에는 제2 트렌치 트랜지스터(300)가 형성된다. 제1 및 제2 트렌치 트랜지스터(200, 300)는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치와 동일하므로 상세한 설명을 생략한다.
제1 및 제2 트렌치 트랜지스터(200, 300)가 형성된 반도체 기판(100) 상에는 제1, 제2 및 제3 층간 절연막(410, 420, 430)이 차례로 적층되어 형성된다. 제1, 제2 및 제3 층간 절연막(410, 420, 430)은 예를 들어, 질화막, 산화막 등일 수 있는데, 구체적으로, 제1 층간 절연막(410)은 질화막, 제2 및 제3 층간 절연막(420, 430)은 산화막일 수 있다. 여기서, 도 1에서는 3층의 층간 절연막이 도시되었으나, 2층 또는 3층 이상의 다층의 층간 절연막이 사용될 수도 있다.
제1 트렌치 트랜지스터(200)의 제1 소오스/드레인 영역(250) 상에는 제1 및 제2 층간 절연막(410, 420)을 관통하는 제1 콘택홀(444) 및 제1, 제2 및 제3 층간 절연막(410,420, 430)을 관통하는 제2 콘택홀(454)이 형성된다. 즉, 제2 트렌치 트 랜지스터(200)의 소오스 영역 및 드레인 영역 상에는 각각 제1 및 제2 콘택홀(444, 454) 형성된다. 또한, 제2 트렌치 트랜지스터(300)의 제2 게이트 전극(330) 상부에는 제1, 제2 및 제3 층간 절연막(410,420, 430)을 관통하는 제3 콘택홀(464)이 형성된다.
이 때, 제1 콘택홀(444, 454, 464)은 제1 층간 절연막(410)이 오픈되는 영역보다 제2 층간 절연막(420)이 오픈되는 영역이 더 넓게 형성된다. 즉, 제1 층간 절연막(410)이 오픈되는 영역의 폭이 제2 층간 절연막(420)이 오픈되는 영역보다 작기 때문에, 제1, 제2 및 제3 콘택홀(444, 454, 464)에 의해 제1 층간 절연막(410)의 일부 상면이 노출된다.
제1 콘택홀(444)의 측벽에는 제1 스페이서(514)가 형성된다. 도 19b에는 제1 층간 절연막(410)의 높이와 제1 스페이서(514)의 높이가 같은 도면이 도시되어 있으나, 이에 한정되지 않으며, 제1 스페이서(514)의 높이는 제1 층간 절연막(410)의 높이보다 높거나 낮을 수도 있다. 한편, 제1 스페이서(514)는 제1 층간 절연막(410)과 같은 물질로 형성될 수 있다. 즉, 제1 층간 절연막(410)이 질화막인 경우, 제1 스페이서(514)도 질화막으로 형성될 수 있다.
제1 스페이서(514)가 형성된 제1 콘택홀(444) 내부에는 제1 콘택홀(444)의 적어도 일부를 채우도록 제1 단결정 실리콘층(524)이 형성되어 있다. 이 때, 제1 단결정 실리콘층(524)은 제1 층간 절연막(410)에 형성된 제1 콘택홀(444)을 채우고, 제1 층간 절연막(410) 상부로 일부 돌출되도록 형성된다. 즉, 제1 단결정 실리콘층(524)은 제1 층간 절연막(410) 상부로만 일부 돌출되어 형성되어, 제2 층간 절 연막(420)과 접하지 않는다. 제1 단결정 실리콘층(524)은 예를 들어, 실리콘(Si) 또는 실리콘게르마늄(SiGe)을 포함할 수 있다. 또한, 제1 단결정 실리콘층(524)은 제1 소오스/드레인 영역(250)에 포함된 불순물과 같은 불순물로 도핑될 수 있다.
제1 금속층(544)은 제1 콘택홀(444)의 잔부를 채우고 제2 층간 절연막(420) 상에 일 방향을 연장되어 형성된다. 또한, 제1 금속층(544)의 하부, 즉, 제1 콘택홀(444)의 측벽, 제1 콘택홀(444)에 의해 노출된 제1 층간 절연막(410)의 상면 및 제1 단결정 실리콘층(524) 상에는 제1 배리어막(534)이 형성될 수 있다. 제1 배리어막(534)은 예를 들어, Ti/TiN일 수 있다.
제1 배리어막(534)은 제1 단결정 실리콘층(524)과 접하도록 형성된다. 즉, 제1 배리어막(534) 및 제1 금속층(544)은 제1 콘택홀(444)에서 제1 단결정 실리콘층(524)이 형성되지 않은 상부 영역을 모두 채우도록 형성될 수 있다. 이 때, 제1 단결정 실리콘층(524)이 제1 스페이서(444) 상부로 일부 돌출되어 형성되므로, 제1 배리어막(534)과 제1 단결정 실리콘층(524)이 접하는 면적은 보다 넓어지게 된다. 도 19b에는 제1 배리어막(534)과 제1 단결정 실리콘층(524)이 접하는 영역의 단면 길이(f)가 도시되어 있다.
한편, 제2 콘택홀(454) 내에는 제2 스페이서(614), 제2 단결정 실리콘층(624), 제2 배리어막(634) 및 제2 금속층(644)이 형성될 수 있으나, 제1 스페이서(514), 제1 단결정 실리콘층(524), 제1 배리어막(534) 및 제1 금속층(544)과 구성 및 특징이 유사하므로 자세한 설명을 생략한다. 다만, 도 19b에는 소오스 영역 및 드레인 영역 모두에 단결정 실리콘층이 형성된 도면이 도시되어 있지만, 이에 한정되지 않으며, 소오스 영역 또는 드레인 영역에만 단결정 실리콘층이 형성되어 있을 수 있다.
제2 트랜지스터(300)의 제2 게이트 전극(330) 상부에 형성된 제3 콘택홀(464) 내에는 제3 스페이서(714)가 형성되며, 제3 콘택홀(464)을 매립하는 제3 금속층(744)이 형성된다. 제3 금속층(744)은 예를 들어, W등 일 수 있으며, 제3 금속층(744) 하부에는 Ti/TiN 등으로 형성된 제3 배리어막(734)이 형성될 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치에 따르면, 제1 및 제2 단결정 실리콘층(524, 624)과 반도체 기판(100)이 접하는 영역의 폭(e)보다 제1 및 제2 단결정 실리콘층(524, 624)과 제1 및 제2 배리어막(534, 634)이 접하는 영역의 단면 길이(f)가 더 길다. 특히, 제1 및 제2 콘택홀(444, 454)의 상부가 확장되어 형성됨으로써, 제1 및 제2 단결정 실리콘층(524, 624)의 일부 측면이 제1 및 제2 배리어막(534, 634)과 접하게 되어, 제1 및 제2 단결정 실리콘층(524, 624)이 제1 및 제2 배리어막(534, 634)과 접하는 영역이 보다 넓어지게 된다. 따라서, 접촉 저항이 줄어들어 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
이하, 도 19b 내지 도 25를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 20 내지 도 25는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 나타낸 단면도들이다. 본 발명의 일 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
우선, 도 20을 참조하면, A 영역 상에 제1 트렌치 트랜지스터(200)가 형성되 고, B 영역 상에 제2 트렌치 트랜지스터(300)가 형성된 반도체 기판(100) 상에 제1 층간 절연막(410) 및 제2 층간 절연막(420)을 형성한다. 이 때, 제2 층간 절연막(420)은 제1 층간 절연막(410)을 일부 노출하는 제1 콘택홀(440)을 구비한다.
이어서, 도 21을 참조하면, 제1 콘택홀(440)이 형성된 제1 층간 절연막(410) 및 제2 층간 절연막(420) 상에 스페이서용 절연막(514a)을 컨포말하게 형성한다. 이 때, 스페이서용 절연막(514a)은 제1 층간 절연막(410)과 유사한 물질일 수 있으며, 같은 물질일 수도 있다.
이어서, 도 22를 참조하면, 제2 층간 절연막(420)의 상면 및 반도체 기판(100)의 일부가 드러나도록 스페이서용 절연막(도 20의 514a) 및 제1 층간 절연막(410)을 일부 식각하여 제1 콘택홀(440)의 측벽에 제1 스페이서(514)를 형성한다. 이 때, 식각 공정은 예를 들어, 건식 식각 또는 에치백(etch back) 공정일 수 있다. 도 22에는 제1 스페이서(514)의 높이가 제1 층간 절연막(410)과 같게 도시되어 있으나, 이에 한정되지 않으며, 제1 스페이서(514)의 높이는 제1 층간 절연막(410)보다 높을 수 있다.
이어서, 도 23을 참조하면, 선택적 에피택셜 성장 공정을 진행하여 제1 스페이서(514)가 형성된 제1 콘택홀(440) 내에 제1 단결정 실리콘층(524)을 성장시킨다. 이 때, 제1 단결정 실리콘층(524)은 제1 콘택홀(440) 내부의 적어도 일부를 채우도록 한다. 제1 단결정 실리콘층(524)은 제1 스페이서(514)보다 높게 형성할 수 있다.
이어서, 도 24를 참조하면, 제2 층간 절연막(420)을 일부 더 식각하여 제1 콘택홀(444)을 확장한다. 을 형성한다. 즉, 제2 층간 절연막(420)에 의해 오픈되는 영역을 확장함으로써, 제1 콘택홀(444) 내에 제1 층간 절연막(410)의 일부 상면을 노출시킨다. 그러면, 제1 층간 절연막(410)보다 높게 형성된 제1 단결정 실리콘층(524)의 일부 측면이 노출된다.
이어서, 도 25를 참조하면, 제1 콘택홀(444)을 매립하고, 제2 층간 절연막(420) 상에 일 방향으로 연장되는 제1 금속층(544)을 형성한다. 이 때, 제1 금속층(544) 하부에는 제1 배리어막(534)이 형성될 수도 있다.
이어서, 다시 도 19a 및 도 19b를 참조하면, 제2 및 제3 콘택홀(454, 464)을 매립하는 제2 및 제3 금속층(644, 744)을 형성한다. 이 때, 제2 및 제3 금속층(644, 744) 하부에는 제2 및 제3 배리어막(634, 734)을 형성할 수도 있다. 여기서, 제2 금속층(644) 상부는 예를 들어, 스토리지 전극 또는 금속 배선 등과 연결될 수 있다.
이하, 도 26a 및 도 26b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 26a는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 개략적인 레이아웃도이다. 도 26b는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다. 이 때, 도 26b의 A 영역은 도 26a의 Ⅳ-Ⅳ'선을 따라 절단한 단면도이다.
본 발명의 다른 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치가 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치와 다른 점은 제1 및 제2 스페이서가 엘자(L)형으로 형성되었다는 점이다.
도 26a 및 도 26b를 참조하면, A 영역 및 B 영역이 정의된 반도체 기판(100)의 A 영역에는 제1 트렌치 트랜지스터(200)가 형성되며, B 영역에는 제2 트렌치 트랜지스터(300)가 형성된다. 제1 및 제2 트렌치 트랜지스터(200, 300)는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치와 동일하므로 상세한 설명을 생략한다.
제1 및 제2 트렌치 트랜지스터(200, 300)가 형성된 반도체 기판(100) 상에는 제2 및 제3 층간 절연막(422, 432)이 형성된다. 제2 및 제3 층간 절연막(422, 432)은 예를 들어, 산화막, 질화막 등일 수 있다.
제1 트렌치 트랜지스터(200)의 제1 소오스/드레인 영역(250) 상에는 제2 층간 절연막(422)을 관통하는 제1 콘택홀(446) 및 제2 및 제3 층간 절연막(422, 432)을 관통하는 제2 콘택홀(456)이 형성된다. 즉, 제2 트렌치 트랜지스터(200)의 소오스 영역 및 드레인 영역 상에는 각각 제1 및 제2 콘택홀(446, 456) 형성된다. 또한, 제2 트렌치 트랜지스터(300)의 제2 게이트 전극(330) 상부에는 제2 및 제3 층간 절연막(422, 432)을 관통하는 제3 콘택홀(466)이 형성된다.
제1 콘택홀(446)의 측벽에는 제1 스페이서(516)가 형성된다. 제1 스페이서(516)는 엘자(L)형으로 형성되어, 제1 콘택홀(446)의 측벽에서 반도체 기판(100)의 일부까지 연장되어 형성된다. 이 때, 제1 스페이서(446)의 높이는 제1 콘택홀(446)과 같은 높이이거나 또는 제1 콘택홀(446)보다 낮은 높이로 형성될 수 있다.
제1 스페이서(516)가 형성된 제1 콘택홀(446) 내부에는 제1 단결정 실리콘층(526)이 형성된다. 제1 단결정 실리콘층(526)은 제1 콘택홀(446)의 양측에 형성된 두개의 제1 스페이서(516) 사이에 형성되어 반도체 기판(100)에서 상부로 일부 돌출되도록 형성된다. 즉, 제1 단결정 실리콘층(526)의 측면 하부는 제1 스페이서(516)와 접하고, 제1 스페이서(516)와 접하지 않는 측면은 제1 배리어막(536)과 접하도록 형성된다. 제1 배리어막(536)이 형성되지 않은 경우, 제1 단결정 실리콘층(526)의 일부 측면 및 상면은 제1 금속층(546)과 접할 수 있다. 제1 단결정 실리콘층(526)은 예를 들어, 실리콘(Si) 또는 실리콘게르마늄(SiGe)을 포함할 수 있다. 또한, 제1 단결정 실리콘층(526)은 제1 소스/드레인 영역(250)에 포함된 불순물과 같은 불순물로 도핑되어 있을 수 있다.
제1 금속층(546)은 제1 콘택홀(446)의 잔부를 채우고 제2 층간 절연막(422) 상에 일 방향을 연장되어 형성된다. 또한, 제1 금속층(546)의 하부에는 제1 배리어막(536)이 형성될 수 있다. 제1 배리어막(536)은 예를 들어, Ti/TiN일 수 있다. 즉, 제1 배리어막(536) 및 제1 금속층(546)은 제1 콘택홀(446)에서 제1 단결정 실리콘층(526)과 접하고, 제1 단결정 실리콘층(526)이 형성되지 않은 영역을 채우도록 형성된다.
한편, 제2 콘택홀(456) 내에는 제2 스페이서(616), 제2 단결정 실리콘층(626), 제2 배리어막(636) 및 제2 금속층(646)이 형성될 수 있으나, 제1 스페이서(516), 제1 단결정 실리콘층(526), 제1 배리어막(536) 및 제1 금속층(546)과 구성 및 특징이 유사하므로 자세한 설명을 생략한다. 다만, 도 26b에는 소오스 영역 및 드레인 영역 모두에 단결정 실리콘층이 형성된 도면이 도시되어 있지만, 이에 한정되지 않으며, 소오스 영역 또는 드레인 영역에만 단결정 실리콘층이 형성되어 있을 수 있다.
제2 트랜지스터(300)의 제2 게이트 전극(330) 상부에 형성된 제3 콘택홀(466) 내에는 제3 스페이서(716)가 형성되며, 제3 콘택홀(466)을 매립하는 제3 금속층(746)이 형성된다. 제3 금속층(746)은 예를 들어, W등 일 수 있으며, 제3 금속층(746) 하부에는 Ti/TiN 등으로 형성된 제3 배리어막(736)이 형성될 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치에서는, 제1 및 제2 단결정 실리콘층(526, 626)의 측면 일부만이 제1 및 제2 스페이서(516, 616)와 접하고, 제1 및 제2 스페이서(516, 616)와 접하지 않는 제1 및 제2 단결정 실리콘층(526, 626)의 측면 및 상면은 제1 및 제2 배리어막(536, 636)과 접한다. 따라서, 제1 및 제2 배리어막(536, 636)과 제1 및 제2 단결정 실리콘층(526, 626)이 접하는 영역의 단면 길이(h)는 제1 및 제2 단결정 실리콘층(526, 626)이 반도체 기판(100)과 접하는 영역의 폭(g)보다 넓게 된다. 즉, 접촉 저항이 줄어들어 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
이하, 도 26a 내지 도 32를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 27 내지 도 32는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 나타낸 단면도들이다. 본 발명의 다른 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
우선, 도 27을 참조하면, A 영역 상에 제1 트렌치 트랜지스터(200)가 형성되고, B 영역 상에 제2 트렌치 트랜지스터(300)가 형성된 반도체 기판(100) 상에 제2 층간 절연막(422)을 형성한다. 이 때, 제2 층간 절연막(422)은 예를 들어, 질화막, 산화막 등으로 형성할 수 있다. 이어서, 제2 층간 절연막(422)을 관통하는 제1 콘택홀(446)을 형성한다.
이어서, 도 28을 참조하면, 제1 콘택홀(446)이 형성된 제2 층간 절연막(422) 상에 제1 스페이서용 절연막(516a) 및 제2 스페이서용 절연막(518a)을 컨포말하게 형성한다. 이 때, 예를 들어, 제1 스페이서용 절연막(516a)은 산화막, 제2 스페이서용 절연막(518a)은 질화막일 수 있으나, 이에 한정 되지 않는다.
이어서, 도 29를 참조하면, 제2 층간 절연막(422)의 상면 및 반도체 기판(100)의 일부가 드러나도록 제1 스페이서용 절연막(도 28의 516a) 및 제2 스페이서용 절연막(도 28의 518a)을 일부 식각하여 제1 콘택홀(446)의 측벽에 제1 스페이서(516) 및 제1 희생 스페이서(518)를 형성한다. 이 때, 식각 공정은 예를 들어, 건식 식각 또는 에치백(etch back) 공정일 수 있다. 이 때, 제1 스페이서(516)는 엘자(L)형 스페이서로 형성되며, 제1 희생 스페이서(518)는 제1 스페이서(516) 상에 형성된다.
이 때, 도 29에는 제1 스페이서(516) 및 제1 희생 스페이서(518)의 높이가 제2 층간 절연막(422)과 같게 도시되어 있으나, 이에 한정되지 않으며, 제1 스페이서(516) 및 제1 희생 스페이서(518)의 높이는 제2 층간 절연막(422)보다 낮을 수 있다.
이어서, 도 30을 참조하면, 선택적 에피택셜 성장(selective epitaxial growth) 공정을 진행하여 제1 스페이서(516) 및 제1 희생 스페이서(518)가 형성된 제1 콘택홀(446)의 노출된 반도체 기판(100) 상에 제1 단결정 실리콘층(526)을 성장시킨다. 이 때, 제1 단결정 실리콘층(526)은 제1 콘택홀(446) 내부의 적어도 일부를 채우도록 한다.
이어서, 도 31을 참조하면, 제1 희생 스페이서(도 30의 518)를 제거한다. 즉, 식각 공정을 진행하여 제1 희생 스페이서(518)를 선택적으로 제거한다. 그러면, 제1 콘택홀(446) 내부 양측에 형성된 제1 스페이서(516) 사이에 제1 단결정 실리콘층(526)이 상부로 일부 돌출되어 형성된다.
이어서, 도 32를 참조하면, 제1 콘택홀(456)을 매립하고, 제2 층간 절연막(422) 상에 일 방향으로 연장되는 제1 금속층(546)을 형성한다. 이 때, 제1 금속층(546) 하부에는 제1 배리어막(536)이 형성될 수도 있다.
다시, 도 26a 및 도 26b를 참조하면, 제2 및 제3 콘택홀(456, 466)을 매립하는 제2 및 제3 금속층(646, 746)을 형성한다. 이 때, 제2 및 제3 금속층(646, 746) 하부에는 제2 및 제3 배리어막(636, 736)을 형성할 수도 있다.
이하, 도 33 내지 도 36을 참조하여, 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 다양한 변형예들을 설명한다. 도 33 내지 도 36은 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 다양한 변형예들을 예시적으로 나타내는 단면도들이다.
도 33 내지 도 36을 참조하면, A 영역 및 B 영역이 정의된 반도체 기판(100) 의 A 영역에는 제1 트렌치 트랜지스터(202)가 형성되며, B 영역에는 제2 트렌치 트랜지스터(302)가 형성된다.
제1 트렌치 트랜지스터(202)는 제1 트렌치(210), 제1 게이트 절연막(220), 제1 게이트 전극(232), 제1 캡핑막(240) 및 제1 소오스/드레인 영역(250)을 포함한다. 제2 트렌치 트랜지스터(302)는 제2 트렌치(310), 제2 게이트 절연막(320), 제2 게이트 전극(332), 제2 캡핑막(340) 및 제2 소오스/드레인 영역(350)을 포함한다.
구체적으로 설명하면, 소자 분리 영역(105)에 의해 정의된 활성 영역 상에 리세스된 제1 및 제2 트렌치(210, 310)가 형성된다. 제1 및 제2 트렌치(210, 310)의 내면에는 제1 및 제2 게이트 절연막(220, 320)이 컨포말하게 형성되고, 제1 및 제2 게이트 절연막(220, 320) 상에는 제1 및 제2 트렌치(210, 310)를 일부 매립하도록 제1 및 제2 게이트 전극(232, 332)이 형성된다.
한편, 제1 및 제2 게이트 전극(232, 332) 상부에는 제1 및 제2 캡핑막(240, 340)이 형성된다. 제1 및 제2 캡핑막(240, 340)은 예를 들어, 산화막 또는 질화막 등의 절연막일 수 있다. 제1 및 제2 캡핑막(240, 340)의 상면은 반도체 기판(100)과 동일 레벨이 되도록 평탄화되어 형성될 수 있다.
제1 및 제2 게이트 전극(232, 332)의 양 측의 활성 영역에는 제1 및 제2 소오스/드레인 영역(250, 350)이 구비된다. 제1 및 제2 소오스/드레인 영역(250, 350)은 예를 들어, 트렌치 트랜지스터(100)가 N형인 경우, N형 불순물이 이온 주입되어 형성될 수 있다.
제1 및 제2 트렌치 트랜지스터(202, 302)가 형성된 반도체 기판 상에는 콘택 홀, 스페이서 및 단결정 실리콘층 등이 형성되어 있으나, 각 구성 요소들은 본 발명의 실시예들과 동일하므로 그 설명을 생략한다.
본 발명의 실시예들에 따른 반도체 집적 회로 장치의 변형예들에 따르면, 제1 및 제2 트렌치 트랜지스터(202, 302)의 제1 및 제2 게이트 전극(232, 332) 상에 제1 및 제2 캡핑막(240, 340)가 형성된다. 따라서, 제1 트렌치 트랜지스터(202)가 형성된 반도체 기판(100) 상에 제1 및 제2 콘택홀(440, 442, 444, 446, 450, 452, 454, 456)을 형성할 때에 미스얼라인이 발생하더라도, 제1 및 제2 콘택홀(440, 442, 444, 446, 450, 452, 454, 456) 내부의 도전 물질과 제1 게이트 전극(232)이 전기적으로 연결되어 쇼트될 위험이 적다. 따라서, 미스얼라인 마진을 보다 적게 형성함으로써, 보다 집적화된 반도체 집적 회로 장치를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 레이아웃도이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 나타낸 단면도들이다.
도 12a는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 개략적인 레이아웃도이다.
도 12b는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 13 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 나타낸 단면도들이다.
도 19a는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 개략적인 레이아웃도이다.
도 19b는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 20 내지 도 25는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 나타낸 단면도들이다.
도 26a는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 개략적인 레이아웃도이다.
도 26b는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 27 내지 도 32는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 나타낸 단면도들이다.
도 33 내지 도 36은 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 다양한 변형예들을 예시적으로 나타내는 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 105: 소자 분리 영역
200, 202; 제1 트렌치 트랜지스터 300, 302; 제2 트렌치 트랜지스터
210: 제1 트렌치 310: 제2 트렌치
220: 제1 게이트 절연막 320: 제2 게이트 절연막
230, 232: 제1 게이트 전극 330, 332: 제2 게이트 전극
240: 제1 캡핑막 340: 제2 캡핑막
250: 제1 소오스/드레인 영역 350: 제2 소오스/드레인 영역
410: 제1 층간 절연막 420, 422: 제2 층간 절연막
430, 432: 제3 층간 절연막 440, 442, 444, 446: 제1 콘택홀
450, 452, 454, 456: 제2 콘택홀 460, 462, 464, 466: 제3 콘택홀
510, 512, 514, 516: 제1 스페이서
520, 522, 524, 526: 제1 단결정 실리콘층
530, 532, 534, 536: 제1 배리어막 540, 542, 544, 546: 제1 금속층
610, 612, 614, 616: 제2 스페이서
620, 622, 624, 626: 제2 단결정 실리콘층
630, 632, 634, 636: 제2 배리어막 640, 642, 644, 646: 제2 금속층
710, 712, 714, 716: 제3 스페이서 730, 732, 734, 736: 제3 배리어막
740, 742, 744, 746: 제3 금속층

Claims (30)

  1. 반도체 기판;
    상기 반도체 기판 내에 형성된 트렌치, 상기 트렌치의 내면에 컨포말하게 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되며 상기 트렌치의 적어도 일부를 매립하여 형성된 게이트 전극, 상기 게이트 전극에 정렬되어 형성된 소오스/드레인 영역을 포함하는 트렌치 트랜지스터;
    상기 트렌치 트랜지스터가 형성된 반도체 기판 상에 형성되고, 다층으로 이루어진 층간 절연막;
    상기 층간 절연막을 관통하여 상기 반도체 기판의 일부가 노출되도록, 상기 게이트 전극 또는 상기 소오스/드레인 영역 상에 형성된 콘택홀;
    상기 콘택홀의 측벽에 형성되며, 상기 콘택홀과 같은 높이이거나 상기 콘택홀보다 낮은 높이로 형성된 스페이서;
    상기 스페이서가 형성된 상기 콘택홀의 적어도 일부를 채우도록 형성된 단결정 실리콘층; 및
    상기 단결정 실리콘층 상부에 형성된 금속층을 포함하는 반도체 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 층간 절연막은 상기 반도체 기판 상에 차례로 적층된 제1 및 제2 층간 절연막을 포함하며, 상기 제1 층간 절연막은 상기 스페이서와 같은 물질인 반도체 집적 회로 장치.
  3. 제 1항에 있어서,
    상기 스페이서의 높이는 상기 콘택홀의 높이의 2/3 또는 그보다 낮은 반도체 집적 회로 장치.
  4. 제 1항에 있어서,
    상기 단결정 실리콘층의 높이는 상기 스페이서의 높이와 같거나 상기 스페이서의 높이보다 높은 반도체 집적 회로 장치.
  5. 삭제
  6. 제 1항에 있어서,
    상기 단결정 실리콘층은 상기 콘택홀의 일부를 채우도록 형성되며,
    상기 금속층은 상기 콘택홀을 매립하고 상기 층간 절연막 상에 일 방향으로 연장된 금속 배선인 반도체 집적 회로 장치.
  7. 제 1항에 있어서,
    상기 단결정 실리콘층은 상기 콘택홀의 전부를 채우도록 형성되며,
    상기 금속층은 상기 층간 절연막 상에 일 방향으로 연장되어 형성된 금속 배선인 반도체 집적 회로 장치.
  8. 제 1항에 있어서,
    상기 단결정 실리콘층과 상기 반도체 기판이 접하는 면적은 상기 단결정 실리콘층의 상부 면적보다 적은 반도체 집적 회로 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제1 영역 및 제2 영역이 정의된 반도체 기판;
    상기 제1 영역의 반도체 기판 내에 형성된 제1 트렌치, 상기 제1 트렌치의 내면에 컨포말하게 형성된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 형성되며 상기 제1 트렌치의 적어도 일부를 매립하여 형성된 제1 게이트 전극, 상기 제1 게이트 전극에 정렬되어 형성된 제1 소오스/드레인 영역을 포함하는 제1 트렌치 트랜지스터;
    상기 제2 영역의 반도체 기판 내에 형성된 제2 트렌치, 상기 제2 트렌치의 내면에 컨포말하게 형성된 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 형성되며 상기 제2 트렌치의 적어도 일부를 매립하여 형성된 제2 게이트 전극, 상기 제2 게이트 전극에 정렬되어 형성된 제2 소오스/드레인 영역을 포함하는 제2 트렌치 트랜지스터;
    상기 제1 및 제2 트렌치 트랜지스터가 형성된 반도체 기판 상에 형성되고, 다층으로 이루어진 층간 절연막;
    상기 층간 절연막을 관통하여 상기 제1 영역의 상기 제1 소오스/드레인 영역 상부에 형성된 제1 콘택홀;
    상기 층간 절연막을 관통하여 상기 제2 영역의 상기 제2 게이트 전극 상부에 형성된 제2 콘택홀;
    상기 제1 콘택홀의 적어도 일부를 매립하도록 형성된 단결정 실리콘층;
    상기 단결정 실리콘층과 연결된 제1 금속층; 및
    상기 제2 게이트 전극과 연결된 제2 금속층을 포함하는 반도체 집적 회로 장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 반도체 기판을 제공하고,
    상기 반도체 기판 내에 형성된 트렌치, 상기 트렌치의 내면에 컨포말하게 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되며 상기 트렌치의 적어도 일부를 채우도록 형성된 게이트 전극, 상기 게이트 전극에 정렬되어 형성된 소오스/드레인 영역을 포함하는 트렌치 트랜지스터를 형성하고,
    상기 트렌치 트랜지스터가 형성된 반도체 기판 상에 다층으로 이루어진 층간 절연막을 형성하고,
    상기 층간 절연막을 관통하여 상기 소오스/드레인 영역의 일부가 노출되도록 콘택홀을 형성하고,
    상기 콘택홀의 측벽에 상기 콘택홀과 같은 높이이거나 상기 콘택홀보다 낮은 높이로 형성된 스페이서를 형성하고,
    상기 스페이서가 형성된 상기 콘택홀의 적어도 일부를 채우도록 단결정 실리콘층을 성장시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 반도체 기판을 제공하고,
    상기 반도체 기판 내에 형성된 트렌치, 상기 트렌치의 내면에 컨포말하게 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되며 상기 트렌치의 적어도 일부를 매립하여 형성된 게이트 전극, 상기 게이트 전극에 정렬되어 형성된 소오스/드레인 영역을 포함하는 트렌치 트랜지스터를 형성하고,
    상기 트렌치 트랜지스터가 형성된 반도체 기판 상에 제1 및 제2 층간 절연막을 차례로 적층하고,
    상기 소오스/드레인 영역 상부에 상기 제2 층간 절연막을 관통하는 콘택홀을 형성하고,
    상기 콘택홀이 형성된 상기 제2 층간 절연막과, 상기 제1 층간 절연막 상에 스페이서용 절연막을 컨포말하게 형성하고,
    상기 반도체 기판의 일부가 드러나도록 상기 스페이서용 절연막 및 상기 제1 층간 절연막을 일부 식각하여 상기 콘택홀의 측벽에 상기 콘택홀과 같은 높이이거나 상기 콘택홀보다 낮은 높이로 형성된 스페이서를 형성하고,
    상기 스페이서가 형성된 상기 콘택홀의 적어도 일부를 채우도록 단결정 실리콘층을 성장시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  29. 삭제
  30. 삭제
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