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KR101386132B1 - Sic mosfet with trench strructures and their fabrication method - Google Patents

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KR101386132B1
KR101386132B1 KR1020120116520A KR20120116520A KR101386132B1 KR 101386132 B1 KR101386132 B1 KR 101386132B1 KR 1020120116520 A KR1020120116520 A KR 1020120116520A KR 20120116520 A KR20120116520 A KR 20120116520A KR 101386132 B1 KR101386132 B1 KR 101386132B1
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trench
sic
nitrogen
ion implantation
vanadium
Prior art date
Application number
KR1020120116520A
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주성재
강인호
김상철
나문경
문정현
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한국전기연구원
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Abstract

The present invention relates to an SiC MOSFET having a trench and a manufacturing method thereof. According to one embodiment of the present invention, the SiC MOSFET having a trench and the manufacturing method thereof include a first step of etching a trench in a SiC substrate; a second step of vertically ion-injecting vanadium into the SiC substrate; a third step of ion-injecting nitrogen into a trench sidewall; and a forth step of forming a trench gate structure.

Description

트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법{SiC MOSFET with trench strructures and their fabrication method}SiC MOOSFETT having a trench structure and a method of manufacturing the same {SiC MOSFET with trench strructures and their fabrication method}

본 발명은 트렌치 구조를 갖는 SiC(실리콘 카바이드) MOSFET(SiC trench MOSFET 또는 SiC UMOSFET) 및 그 제조방법에 관한 것으로, 더욱 상세하게는, 트렌치 바닥면에 전계차폐구조를 형성시킴과 동시에 트렌치 벽면에 질소(N)를 주입시킴에 의해, 게이트 절연막의 전계집중이 완화됨과 동시에 게이트 절연막의 결함준위를 완화시키는 트렌치 구조를 갖는 SiC MOSFET 및 그 제조방법에 관한 것이다. The present invention relates to a SiC (silicon carbide) MOSFET (SiC trench MOSFET or SiC UMOSFET) having a trench structure and a method of manufacturing the same, and more particularly, to form an electric field shielding structure on the trench bottom and nitrogen on the trench wall. By implanting (N), a SiC MOSFET having a trench structure that mitigates the electric field concentration of the gate insulating film and reduces the defect level of the gate insulating film, and a method of manufacturing the same.

일반적으로 전력소자는 전력의 변환이나 제어를 하는 반도체 소자로서, 정류 다이오드, 전력 트랜지스터, 트라이액 등이 산업, 정보, 통신, 교통, 전력, 가정 등 각 분야에 다양하게 사용되고 있으며, 상기 전력소자는 고내압, 대전류화, 고속 고주파화가 진행되어 왔는데, 최근에는 MOSFET(metal oxide semiconductor field effect transistor), IGBT(insulated gate bipolar transistor), 전력 집적회로(IC)가 전력소자의 중심이 되었으며, 특히 트렌치 구조를 갖는 MOSFET(metal oxide semiconductor field effect transistor)를 특히 'UMOSFET'라 칭한다. In general, a power device is a semiconductor device that converts or controls power, and rectification diodes, power transistors, and triacs are used in various fields such as industry, information, communication, transportation, power, and home, and the power device has a high breakdown voltage. In recent years, high current, high frequency and high frequency have been developed. In recent years, metal oxide semiconductor field effect transistors (MOSFETs), insulated gate bipolar transistors (IGBTs), and power integrated circuits (ICs) have become the centers of power devices. Metal oxide semiconductor field effect transistors (MOSFETs) are particularly referred to as 'UMOSFET'.

이 중에서 특히 고속 스위칭이 가능하고, 구동회로의 손실이 적은 MOS 소자가 주목받고 있으며, 상기 MOS 소자 중에 서도 트렌치 기술을 이용한 상기 UMOSFET는 여러 개를 병렬 연결하여 대전력을 쉽게 제어할 수 있는 장점이 있으므로, 소자의 동작 속도를 빠르게 하면서도 대전력을 흐르게 하기 위해 주로 단위 전력 UMOSFET를 병렬로 연결하여 사용하고 있다.Among these MOS devices, particularly, MOS devices capable of high-speed switching and low loss of driving circuits are attracting attention. Among the MOS devices, the UMOSFETs using trench technology can easily control large power by connecting a plurality of them in parallel Therefore, the unit power UMOSFETs are mainly connected in parallel in order to increase the operating speed of the device while allowing the large power to flow.

이러한 UMOSFET 소자 중 종래기술로는 SiC UMOSFET 소자가 있는바, SiC UMOSFET 소자는 트렌치(trench)의 주변 측벽(sidewall)에 채널이 형성되는 구조이며, 이를 위해 트렌치 측벽에 게이트 절연막이 형성되고 트렌치에는 게이트 전극이 형성된다.The prior art of such UMOSFET device is a SiC UMOSFET device, the SiC UMOSFET device is a structure in which a channel is formed on the peripheral sidewall (trench) of the trench (trench), a gate insulating film is formed on the trench sidewall, the trench is a gate An electrode is formed.

종래기술에 따른 SiC UMOSFET은, 도 1과 같이, 고농도로 도핑된 제 1도전형 SiC기판(90) 상면에 제 1도전형 SiC층(80) 및 제 2도전형 SiC층(70)이 차례로 적층되고, 고농도로 도핑된 제 1도전형 SiC기판(90) 하면에는 드레인 전극(100)이 형성된다. 그리고, 상기 제 2도전형 SiC층(70) 상면에는 고농도로 도핑된 제 2도전형 SiC 영역(50) 및 고농도로 도핑된 제 1도전형 SiC 영역(60)을 형성시키고 그 상면에 소오스 전극(40)을 형성시킨다. 또한, 트렌치 바닥면(14) 및 측벽면에 게이트 절연막(33)을 형성한 후, 트렌치 내부에 폴리실리콘(32)을 채우고, 게이트 전극(31)을 형성하여, 트렌치 게이트(30)를 형성시키는 구조이다. 상기의 구조의 장점은 트렌치 구조를 채택하여 트렌치의 주변 측벽을 모두 채널로 활용할 수 있으므로 단위 면적당 전류량을 극대화할 수 있고 칩 면적을 축소할 수 있다는 점이다.In the SiC UMOSFET according to the prior art, the first conductive SiC layer 80 and the second conductive SiC layer 70 are sequentially stacked on the upper surface of the first conductive SiC substrate 90 doped with high concentration, as shown in FIG. 1. The drain electrode 100 is formed on the bottom surface of the first conductive SiC substrate 90 which is heavily doped. In addition, a second conductive SiC region 50 doped with high concentration and a first conductive SiC region 60 doped with high concentration are formed on an upper surface of the second conductive SiC layer 70, and a source electrode is formed on the upper surface of the second conductive SiC layer 70. 40). In addition, after the gate insulating layer 33 is formed on the trench bottom surface 14 and the sidewall surface, the polysilicon 32 is filled in the trench, and the gate electrode 31 is formed to form the trench gate 30. Structure. The advantage of the above structure is that by adopting the trench structure, the peripheral side wall of the trench can be used as a channel, so that the amount of current per unit area can be maximized and the chip area can be reduced.

다른 종래기술로는, 미국 Cree 사의 A.K. Agarwal 등이 1997년 IEEE Electron Device Letters 18권 12호 p. 586~588에 발표한 논문에 “1.1 kV 4H-SiC power UMOSFET's"라는 제목으로 게재된 것으로, 도 2에 나타낸 바와 같이, Si UMOSFET과 동일한 구조에 열산화법 및 화학기상증착법으로 형성된 게이트 절연막과 폴리실리콘 게이트를 적용하는 등 Si UMOSFET의 기존 기술을 거의 그대로 활용하였다.In another conventional technique, A.K. Agarwal et al. 1997 IEEE Electron Device Letters, Vol. 18, No. 12, p. In the paper published in 586-588, entitled “1.1 kV 4H-SiC power UMOSFET's,” as shown in FIG. 2, the gate insulating film and the polysilicon formed on the same structure as the Si UMOSFET by thermal oxidation and chemical vapor deposition. The existing technology of Si UMOSFET is almost applied as the gate is applied.

그러나 상기 종래기술들은 첫째, 트렌치 식각과정에서 발생한 결함 때문에 SiC UMOSFET의 채널이동도가 저하되고, 트렌치 바닥면에 전계가 집중되어 국부적으로 취약한 부위가 형성됨으로써 소자의 신뢰성에 영향을 준다는 문제점이 있다. However, the conventional techniques have a problem that, first, the channel mobility of the SiC UMOSFET is lowered due to a defect generated in the trench etching process, and an electric field is concentrated on the trench bottom to form a locally vulnerable region, thereby affecting the reliability of the device.

또 다른 종래기술로는, J. Tan 등이 1998년도에 IEEE Electron Device Letters 19권 12호 p. 487~489에 발표된 논문인 “High-voltage accumulation-layer UMOSFET's in 4H-SiC"를 통해 도 3과 같은 구조의 SiC UMOSFET을 제작하였다. 도 3의 구조의 특징은 트렌치 바닥면에 붕소(B)를 이온주입하여 PN접합을 형성함으로써 트렌치 바닥면에 전계가 집중되는 현상을 완화하려고 하였고, 또한 채널이동도를 증가시키기 위해 트렌치 내벽에 얇은 n-type SiC 에피층을 성장시킨 후 열산화법과 화학기상증착법을 통해 게이트 절연막을 형성하였다는 점이다. 트렌치 바닥면에 PN접합을 형성한 것은 SiC UMOSFET의 신뢰성 향상에 확실하게 기여할 수 있는 방법이나, 채널이동도를 증가시키기 위해 n-type SiC 에피층을 사용함으로써 SiC UMOSFET의 문턱전압(threshold voltage)이 약 1 V 수준으로 낮아졌다. 이것은 전력소자로서 SiC UMOSFET을 사용하기에는 너무 낮은 값이라는 문제점이 있다.As another conventional technique, J. Tan et al., Published in 1998, IEEE Electron Device Letters, Vol. 19, No. 12, p. The high-voltage accumulation-layer UMOSFET's in 4H-SiC, published in papers 487-489, produced a SiC UMOSFET with the structure shown in Fig. 3. The characteristic of the structure of Fig. 3 is boron (B) in the trench bottom. Ion implantation to reduce the concentration of electric field on the bottom of the trench by forming a PN junction, and also to increase the channel mobility by growing a thin n-type SiC epilayer on the inner wall of the trench, thermal oxidation and chemical The gate insulating film was formed by the deposition method, and the formation of PN junction on the bottom of the trench can contribute to the reliability improvement of the SiC UMOSFET, but the n-type SiC epi layer is used to increase the channel mobility. By using it, the threshold voltage of the SiC UMOSFET is lowered to about 1 V. This has a problem that it is too low to use the SiC UMOSFET as a power device.

따라서, 본 발명은 상기한 종래기술들의 문제점을 해결하기 위해 안출된 것으로, 트렌치 구조를 갖는 SiC MOSFET의 트렌치 바닥면에 전계차폐구조를 형성시킴과 동시에 트렌치 벽면에 질소(N)를 주입시킴에 의해, 게이트 절연막의 전계집중이 완화됨과 동시에 게이트 절연막의 결함준위를 완화시키는 트렌치 구조를 갖는 SiC MOSFET 및 그 제조방법을 제공하는 것을 목적으로 한다. Accordingly, the present invention has been made to solve the above problems of the prior art, by forming an electric field shield structure on the trench bottom surface of the SiC MOSFET having a trench structure by injecting nitrogen (N) into the trench wall surface It is an object of the present invention to provide a SiC MOSFET having a trench structure in which the electric field concentration of the gate insulating film is alleviated and the defect level of the gate insulating film is alleviated.

상기한 목적을 달성하기 위한 본 발명은, 트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서, 트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하는 제 1단계와; 상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 2단계와; 상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지게 트렌치 측벽에 질소를 이온주입하는 제 3단계; 및, 게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포함하여 구성되는 트렌치 구조를 갖는 SiC MOSFET 제조방법을 기술적 요지로 한다.According to an aspect of the present invention, there is provided a method of fabricating a SiC MOSFET having a trench gate structure, the method comprising: forming a trench etching mask for trench etching and etching a trench on a SiC substrate; A second step of utilizing the trench etching mask and ion implanting vanadium in a direction perpendicular to the SiC substrate in the trench lower direction; A third step of utilizing the trench etch mask and implanting nitrogen into the trench sidewalls inclined by an angle of α ° in the vertical direction of the SiC substrate; And a fourth step of forming a gate insulating film and filling a trench with a conductive material to form a trench gate structure. A method of manufacturing a SiC MOSFET having a trench structure including the gate insulating film is provided.

그리고 본 발명은, 트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서, 트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하는 제 1단계와;상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지게 트렌치 측벽에 질소를 이온주입하는 제 2단계와; 상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 3단계; 및, 게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포함하여 구성되는 트렌치 구조를 갖는 SiC MOSFET 제조방법을 또한 기술적 요지로 한다.The present invention provides a method of manufacturing a SiC MOSFET having a trench gate structure, the method comprising: forming a trench etching mask for etching a trench and etching a trench in a SiC substrate; utilizing the trench etching mask and using a SiC A second step of ion implanting nitrogen into the trench sidewalls inclined by an α ° angle in the vertical direction of the substrate; A third step of utilizing the trench etching mask and ion implanting vanadium in a direction perpendicular to the SiC substrate in the trench lower direction; And a fourth step of forming a gate insulating film and filling a trench with a conductive material to form a trench gate structure. Also, a method of manufacturing a SiC MOSFET having a trench structure including the gate insulating film is also provided.

또한 본 발명은, 트렌치 게이트 구조를 갖는 SiC MOSFET에 있어서, SiC 기판에 형성된 트렌치에 바나듐 및 질소를 이온 주입하여 트렌치 하부에 전자 차폐구조가 형성되는 트렌치 구조를 갖는 SiC MOSFET을 또한 기술적 요지로 한다.In addition, the present invention also relates to a SiC MOSFET having a trench gate structure, in which a SiC MOSFET having a trench structure in which an electron shielding structure is formed under the trench by ion implantation of vanadium and nitrogen into a trench formed in the SiC substrate is formed.

상기 바나듐을 이온 주입할 때 이온주입 에너지를 300 KeV ~ 1 MeV, 이온주입량(dose)을 1 x 1012 ~ 1 x 1013 /cm2 범위에서 실시하는 것이 바람직하다. When the vanadium is ion implanted, ion implantation energy is preferably performed in the range of 300 KeV to 1 MeV and ion implantation dose (dose) in the range of 1 × 10 12 to 1 × 10 13 / cm 2 .

상기 질소를 이온 주입할 때 기울임 각도 α를 5 ~ 30o , 이온주입 에너지를 20 ~ 100 KeV, 이온주입량은 5 x 1012 ~ 5 x 1013 /cm2 범위에서 실시하는 것이 바람직하다.When the nitrogen is ion implanted, the inclination angle α is 5 to 30 ° , the ion implantation energy is 20 to 100 KeV, and the ion implantation amount is preferably performed in the range of 5 x 10 12 to 5 x 10 13 / cm 2 .

상기 바나듐과 질소의 이온주입이 완료된 후 1500 ~ 1700℃의 온도에서 10분 ~ 1시간 열처리를 진행하는 것이 바람직하다.After the ion implantation of vanadium and nitrogen is completed, it is preferable to proceed with heat treatment for 10 minutes to 1 hour at a temperature of 1500 ~ 1700 ℃.

상기 바나듐과 질소의 이온주입이 완료된 후, 트렌치 측벽 및 바닥면의 손상층을 제거시키는 희생산화막 성장 및 제거과정을 실시하는 것이 바람직하다.After the ion implantation of vanadium and nitrogen is completed, it is preferable to perform a sacrificial oxide growth and removal process to remove the damaged layer on the trench sidewall and bottom surface.

이에 따라, 트렌치 구조를 갖는 SiC MOSFET의 트렌치 바닥면에 전계차폐구조를 형성시킴과 동시에 트렌치 벽면에 질소(N)를 주입시킴에 의해, 게이트 절연막의 전계집중이 완화됨과 동시에 게이트 절연막의 결함준위를 완화시키는 이점이 있다. As a result, an electric field shielding structure is formed on the trench bottom surface of the SiC MOSFET having the trench structure, and nitrogen (N) is injected into the trench wall surface to alleviate the electric field concentration of the gate insulating film and at the same time reduce the defect level of the gate insulating film. There is an advantage to mitigate.

상기의 구성에 의한 본 발명은, 트렌치 하부에 반절연 전계차폐영역을 형성함으로써 트렌치 바닥면에 가해지는 높은 전계를 완화함으로써 게이트 절연막의 신뢰성을 향상시킬 수 있고, 트렌치 측벽에 질소를 가미하여 계면결함준위를 감소시킴으로써 전하이동도를 향상시킬 수 있는 효과가 있다. 그리고 본 발명에서 제시한 방법은 별도의 마스킹 공정을 부가하지 않고 트렌치 식각에 사용한 식각마스크를 그대로 유지한 상태에서 자기정렬 방식으로 이루어지기 때문에 공정의 편의성과 효율성이 높다는 효과가 또한 있다. According to the present invention having the above structure, by forming a semi-insulated field shielding area under the trench, the high electric field applied to the trench bottom surface can be alleviated to improve the reliability of the gate insulating film. Reducing the level has the effect of improving the charge mobility. In addition, the method proposed in the present invention has an effect of high convenience and efficiency of the process because it is made in a self-aligning manner while maintaining the etching mask used for the trench etching without adding a separate masking process.

도 1은 종래 기술에 따른 SiC UMOSFET의 단면도이고,
도 2는 종래기술에 따른 A.K. Agarwal 등에 의해 1997년 보고된 SiC UMOSFET의 단면도이고,
도 3은 종래기술에 따른 J. Tan 등에 의해 1998년 보고된 SiC UMOSFET의 단면도이고,
도 4는 본 발명의 일 실시예에 따른 트렌치가 형성되기 전의 상태를 나타내는 단면도이고,
도 5는 본 발명의 일 실시예에 따른 트렌치를 형성하기 위해 트렌치 식각 및 이온주입 마스크를 형성한 상태를 나타내는 단면도이고,
도 6은 본 발명의 일 실시예에 따른 트렌치를 식각한 직후의 상태를 나타내는 단면도이고,
도 7은 본 발명의 일 실시예에 따른 SiC기판에 대해 수직방향으로 바나듐(V)과 질소의 이온주입을 실시하여 전계차폐구조를 형성하고 트렌치 바닥면에 질소를 얕게 이온주입한 상태를 나타내는 단면도이고,
도 8 및 도 9는 본 발명의 일 실시예에 따른 SiC기판에 대해 α만큼 기울인 각도로 질소 이온 주입을 실시 하여 트렌치 측벽에 질소를 얕게 이온 주입한 상태를 나타내는 단면도이고,
도 10은 본 발명의 일 실시예에 따른 트렌치 내부에 게이트 절연막을 형성한 상태를 나타내는 단면도이고,
도 11은 본 발명의 일 실시예에 따른 트렌치 내부에 고농도로 도핑된 폴리실리콘을 채워넣은 상태를 나타내는 단면도이고.
도 12는 본 발명의 일 실시예에 따라 제작된 SiC UMOSFET의 단면도이다. 1 is a cross-sectional view of a SiC UMOSFET according to the prior art,
2 is a cross-sectional view of a SiC UMOSFET reported in 1997 by AK Agarwal et al.
3 is a cross-sectional view of a SiC UMOSFET reported in 1998 by J. Tan et al.
4 is a cross-sectional view showing a state before a trench is formed according to an embodiment of the present invention;
5 is a cross-sectional view illustrating a state in which a trench etching and an ion implantation mask are formed to form a trench according to an embodiment of the present invention.
6 is a cross-sectional view illustrating a state immediately after etching a trench according to an embodiment of the present invention.
7 is a cross-sectional view showing a state in which an ion implantation of vanadium (V) and nitrogen in a vertical direction with respect to the SiC substrate according to an embodiment of the present invention to form an electric field shielding structure and a shallow ion implantation of nitrogen in the trench bottom surface ego,
8 and 9 are cross-sectional views illustrating a state in which nitrogen ion is shallowly implanted into the trench sidewalls by performing nitrogen ion implantation at an inclination angle with respect to the SiC substrate according to an embodiment of the present invention.
10 is a cross-sectional view illustrating a state in which a gate insulating film is formed in a trench according to an embodiment of the present invention.
11 is a cross-sectional view illustrating a state in which a highly doped polysilicon is filled in a trench according to an embodiment of the present invention.
12 is a cross-sectional view of a SiC UMOSFET fabricated in accordance with one embodiment of the present invention.

이하 첨부된 도면을 참조로 본 발명의 일 실시예를 상세히 설명한다. 본 발명의 실시예는 이해를 돕기 위한 하나의 예에 불과하며 본 발명의 권리가 본 발명의 실시예에 한정되는 것은 아니다. Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. The embodiment of the present invention is merely an example for the sake of understanding and the right of the present invention is not limited to the embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 트렌치가 형성되기 전의 상태를 나타내는 단면도이고, 도 5는 본 발명의 일 실시예에 따른 트렌치를 형성하기 위해 트렌치 식각 및 이온주입 마스크를 형성한 상태를 나타내는 단면도이고, 도 6은 본 발명의 일 실시예에 따른 트렌치를 식각한 직후의 상태를 나타내는 단면도이고, 도 7은 본 발명의 일 실시예에 따른 SiC기판에 대해 수직방향으로 바나듐(V)과 질소의 이온주입을 실시하여 전계차폐구조를 형성하고 트렌치 바닥면에 질소를 얕게 이온주입한 상태를 나타내는 단면도이고, 도 8 및 도 9는 본 발명의 일 실시예에 따른 SiC기판에 대해 α만큼 기울인 각도로 질소 이온 주입을 실시 하여 트렌치 측벽에 질소를 얕게 이온 주입한 상태를 나타내는 단면도이고, 도 10은 본 발명의 일 실시예에 따른 트렌치 내부에 게이트 절연막을 형성한 상태를 나타내는 단면도이고, 도 11은 본 발명의 일 실시예에 따른 트렌치 내부에 고농도로 도핑된 폴리실리콘을 채워넣은 상태를 나타내는 단면도이고. 도 12는 본 발명의 일 실시예에 따라 제작된 SiC UMOSFET의 단면도이다.4 is a cross-sectional view illustrating a state before a trench is formed according to an embodiment of the present invention, and FIG. 5 illustrates a state in which a trench etching and an ion implantation mask are formed to form a trench according to an embodiment of the present invention. 6 is a cross-sectional view illustrating a state immediately after etching a trench according to an embodiment of the present invention, and FIG. 7 is a diagram showing vanadium (V) and nitrogen in a vertical direction with respect to a SiC substrate according to an embodiment of the present invention. Is a cross-sectional view showing a state in which an ion implantation is performed to form an electric field shield structure and a shallow ion implantation of nitrogen is formed in the trench bottom surface. FIGS. Is a cross-sectional view showing a state in which nitrogen is implanted into the trench sidewalls by performing nitrogen ion implantation, and FIG. Cross-sectional view showing a state where the insulating film to form a tree, and Figure 11 is a cross-sectional view showing a state, fill the doped polysilicon at a high concentration in the trench in accordance with an embodiment of the present invention. 12 is a cross-sectional view of a SiC UMOSFET fabricated in accordance with one embodiment of the present invention.

도시된 바와 같이, 본 발명에서는 다음과 같은 방법을 제시한다.As shown, the present invention provides the following method.

1) 트렌치 바닥면에 전계가 집중되는 현상을 완화하기 위해 트렌치 식각 후 별도의 마스킹 과정을 부가하지 않고 자기정렬(self-aligned) 이온주입을 통해 트렌치 하단에 전계차폐구조를 형성한다. 상기 전계차폐구조의 형성을 위해 바나듐(V) 이온을 트렌치 하단에 주입하여 국부적인 반절연 영역(semi-insulating region)을 형성한다. 드레인 전극에 인가된 높은 전압이 반절연 전계차폐구조를 거치면서 전압강하가 일어나도록 한다. 결과적으로 트렌치 하단의 게이트절연막에 인가되는 전계는 감소한다.1) Form an electric field shield structure at the bottom of the trench through self-aligned ion implantation without additional masking process after etching the trench to alleviate the concentration of the electric field on the trench bottom. In order to form the field shielding structure, vanadium (V) ions are implanted into the bottom of the trench to form a local semi-insulating region. As the high voltage applied to the drain electrode passes through the semi-insulated field shielding structure, a voltage drop occurs. As a result, the electric field applied to the gate insulating film under the trench is reduced.

2) 상기 1)의 전계차폐구조를 형성하기 위한 자기정렬 이온주입을 실시한 직후, 역시 별도의 마스킹 과정을 부가하지 않고 자기정렬 이온주입을 통해 트렌치 측벽 및 바닥면에 질소이온을 얕게 주입한다. 트렌치 바닥면에 질소를 주입하는 공정은 SiC 기판에 수직방향으로 이온을 주입하게 되며, 트렌치 측벽에 질소를 주입하는 공정은 SiC 기판에 수직방향에 대하여 일정한 각도 α만큼 SiC 기판을 좌우로 기울인 상태에서 실시한다. 뒤이어 후속 공정인 게이트 절연막 형성과정에서 열산화공정을 거치게 되는데, 이 과정에서 얕게 이온주입된 질소원자가 게이트 절연막/SiC 계면에 주로 위치하도록 한다.
2) Immediately after the self-aligned ion implantation to form the electric field shield structure of 1), nitrogen ions are shallowly injected into the trench sidewalls and the bottom surface through self-aligned ion implantation without additional masking process. The process of injecting nitrogen into the trench bottom surface injects ions in the vertical direction to the SiC substrate, and the process of injecting nitrogen into the trench sidewalls tilts the SiC substrate from side to side by a certain angle α relative to the vertical direction of the SiC substrate. Conduct. Subsequently, a thermal oxidation process is performed in a subsequent process of forming a gate insulating film. In this process, a shallow ion implanted nitrogen atom is mainly located at the gate insulating film / SiC interface.

상기 두 가지 방법은 이온주입을 위한 별도의 마스킹 공정을 부가하지 않고 트렌치 식각에 사용한 식각마스크를 그대로 유지한 상태에서 자기정렬 방식으로 이루어지기 때문에 공정의 편의성과 효율성이 높다.
The two methods are self-aligned while maintaining the etching mask used for the trench etching without adding a separate masking process for ion implantation, thereby increasing the convenience and efficiency of the process.

본 발명의 실시예에서는 전계차폐구조의 형성을 위해 바나듐(V) 이온을 트렌치 하단에 먼저 주입하고 그 다음 질소 이온을 측벽에 주입하는 형태로 설명하나, 질소 이온을 측벽에 먼저 주입하고 그 다음 바나듐(V) 이온을 트렌치 하단에 주입하더라도 본 발명의 트렌치 구조를 갖는 SiC MOSFET이 형성되는 것은 자명하다 할 것이다.
In the exemplary embodiment of the present invention, vanadium (V) ions are first implanted into the bottom of the trench and then nitrogen ions are implanted into the sidewalls to form the electric field shield structure, but nitrogen ions are first implanted into the sidewall and then vanadium Even if (V) ions are implanted at the bottom of the trench, it will be apparent that the SiC MOSFET having the trench structure of the present invention is formed.

본 발명에서 제시하는 방법을 보다 구체적으로 설명하기 위해 실시예를 예로 들어 설명한다.
In order to explain the method of the present invention in more detail, an embodiment will be described as an example.

1) 제 1단계 : 1) Step 1:

도 4와 같이 고농도로 도핑된 제 1도전형 SiC 기판(90) 위에 제 1도전형 SiC층(80)과 제 2도전형 SiC층(70)이 순차적으로 형성된 SiC 기판을 준비한다.As shown in FIG. 4, a SiC substrate on which a first conductive SiC layer 80 and a second conductive SiC layer 70 are sequentially formed is prepared on the heavily doped first conductive SiC substrate 90.

상기 제 1도전형 SiC 기판(90)은 4H-SiC를 일반적으로 사용하며, [0001] (c축 방향)에 대하여 0o ~ 8o 범위로 기울인 각도로 연마된 제품을 사용하는 것이 바람직하다. The first conductive SiC substrate 90 generally uses 4H-SiC, and it is preferable to use a product polished at an inclination angle in a range of 0 o to 8 o with respect to the (c-axis direction).

제 1도전형 SiC층(80)은 제작할 SiC UMOSFET의 정격전압에 따라 두께가 6~100 μm 범위에서 가변적이며, 도핑농도도 역시 SiC UMOSFET의 정격전압에 따라 바뀌지만 일반적으로 1 x 1014 ~ 1 x 1016 /cm3 범위에서 선택한다. The first conductive SiC layer 80 varies in thickness from 6 to 100 μm depending on the rated voltage of the SiC UMOSFET to be fabricated. The doping concentration also varies depending on the rated voltage of the SiC UMOSFET, but generally 1 x 10 14 to 1 Select from the range x 10 16 / cm 3 .

제 2도전형 SiC층(70)은 SiC UMOSFET의 채널이 형성될 부위인데, 이 층의 두께가 채널길이를 결정하게 된다. 제 2도전형 SiC층(70)의 두께는 일반적으로 0.5 ~ 3 μm, 도핑농도는 5 x 1016 ~ 1 x 1018 /cm3 범위에서 결정된다. The second conductive SiC layer 70 is a region where a channel of the SiC UMOSFET is to be formed, and the thickness of the layer determines the channel length. The thickness of the second conductive SiC layer 70 is generally 0.5 to 3 μm, and the doping concentration is determined in the range of 5 x 10 16 to 1 x 10 18 / cm 3 .

제 2도전형 SiC층(70) 위에 고농도로 도핑된 제 1도전형 SiC영역(60)과 고농도로 도핑된 제 2도전형 SiC 영역(50)을 형성한다. 상기 제 1도전형 SiC 영역(60)은 SiC UMOSFET에서 소오스의 역할을 하게 될 부위인데, 일반적으로 이온주입 또는 SiC 에피성장법으로 형성하며 도핑농도는 대개 1 x 1019 /cm3 이상이다. The first conductive SiC region 60 heavily doped and the second conductive SiC region 50 heavily doped are formed on the second conductive SiC layer 70. The first conductive SiC region 60 is a portion that will serve as a source in the SiC UMOSFET. Generally, the first conductive SiC region 60 is formed by ion implantation or SiC epitaxial growth, and the doping concentration is generally 1 × 10 19 / cm 3 or more.

제 2도전형 SiC 영역(50)은 SiC UMOSFET의 기생 바이폴라 트랜지스터의 턴온(turn-on)을 방지하기 위한 바디 컨택(body contact)이며, 도핑농도는 대개 1 x 1019 /cm3 이상으로 높은 편이다.The second conductive SiC region 50 is a body contact to prevent turn-on of the parasitic bipolar transistor of the SiC UMOSFET, and the doping concentration is usually higher than 1 x 10 19 / cm 3 . to be.

뒤이어 도 5와 같이 트렌치 식각을 위한 식각마스크(11)를 패터닝하고 뒤이어 도 6과 같이 트렌치 식각을 실시한다. Subsequently, the etching mask 11 for the trench etching is patterned as shown in FIG. 5, followed by the trench etching as shown in FIG. 6.

상기 식각마스크(11)는 트렌치 식각을 위한 식각마스크임과 동시에 제 2단계 및 제 3단계의 이온주입 과정에서 주입되는 이온을 막아주는 역할을 동시에 수행하므로 두 가지 공정을 동시에 감안하여 적절한 재질과 두께를 선정하는 것이 중요하다. 일반적으로 증착된 실리콘 산화막(SiO2)을 상기 식각마스크(11)로 사용하는 것이 가장 무난한 방법이며, 두께는 제 2단계 및 제 3단계의 이온주입 에너지를 고려하여 결정하되 대개 1 μm 이상의 두께를 갖도록 한다.The etching mask 11 serves as an etching mask for trench etching and simultaneously prevents ions injected in the ion implantation process of the second and third stages. It is important to select. In general, using the deposited silicon oxide film (SiO 2 ) as the etching mask 11 is the safest method, and the thickness is determined in consideration of the ion implantation energy of the second and third stages, but the thickness is generally 1 μm or more. Have it.

트렌치(12) 형성은 일반적으로 플라즈마를 이용한 반응성 이온식각(reactive ion etch)을 실시하며, SF6, CF4, Cl2 등의 반응성 식각기체와 산소, 아르곤, 수소 등의 식각보조기체를 혼합하여 사용하여 트렌치 바닥면(14)과 트렌치 측벽(13)이 형성된 트렌치(12)를 형성한다. 상기 트렌치(12)의 깊이는 제 2도전형 SiC층(70)보다는 깊어야 한다.
Formation of the trench 12 is generally performed by reactive ion etching using plasma, by mixing reactive etching gases such as SF 6 , CF 4 , and Cl 2 with etching aids such as oxygen, argon, and hydrogen. To form trenches 12 having trench bottoms 14 and trench sidewalls 13 formed therein. The depth of the trench 12 should be deeper than the second conductive SiC layer 70.

2) 제 2단계 :2) Step 2:

도 7과 같이 SiC 기판 및 트렌치 바닥면(14)에 수직 방향으로 바나듐 이온주입을 실시하여 트렌치 하부방향에 전계차폐영역(20)을 형성한다. As shown in FIG. 7, vanadium ion implantation is performed in the vertical direction on the SiC substrate and the trench bottom surface 14 to form the field shielding region 20 in the trench downward direction.

바나듐은 SiC 밴드갭 내에 깊은 결함준위(deep trap)을 만들어 해당 부위를 반절연 상태로 만들게 되는데, 바나듐 이온주입을 이용한 반절연 SiC층 형성에 대한 보고는 예를 들어 T. Kimoto 등이 1996년 Applied Physics Letters 69권 8호 p. 1113~1115에 게재한 논문인 “Formation of semi-insulating 6H-SiC layers by vanadium ion implantation"에 보고된 바 있다. 그러나 본 발명자가 파악하는 범위 내에서는 바나듐 이온주입을 SiC UMOSFET의 트렌치 하부방향에 전계차폐영역(20)을 형성하기 위해 이용한 사례는 아직 없다.Vanadium creates a deep trap in the SiC bandgap to make the region semi-insulated, and reports on the formation of semi-insulated SiC layers using vanadium ion implantation, for example, were published in 1996 by T. Kimoto et al. Physics Letters Vol. 69, No. 8 p. It has been reported in the paper “Formation of semi-insulating 6H-SiC layers by vanadium ion implantation” published in 1113-1115. However, within the scope of the present inventors, vanadium ion implantation is applied to the trench lower direction of the SiC UMOSFET. There is no example used to form the shielding area 20.

상기 바나듐 이온주입 공정은 SiC 기판 및 트렌치 바닥면(14)에 수직 방향으로 실시하며, 이온주입 에너지는 통상적으로 300 KeV ~ 1 MeV, 이온주입량(dose)은 1 x 1012 ~ 1 x 1013 /cm2 범위에서 실시하는 것이 일반적이다. 또한 바나듐 이온주입 공정을 진행할 때 SiC 기판(90)의 온도를 500 oC 이상으로 승온하는 것이 SiC 결정결함(crystal defect) 형성 억제에 도움이 된다.
The vanadium ion implantation process is carried out in the direction perpendicular to the SiC substrate and the trench bottom surface 14, the ion implantation energy is typically 300 KeV ~ 1 MeV, the ion implantation (dose) 1 x 10 12 ~ 1 x 10 13 / It is common to carry out in the cm 2 range. In addition, during the vanadium ion implantation process, raising the temperature of the SiC substrate 90 to 500 ° C. or more may help to suppress the formation of SiC crystal defects.

3) 제 3단계:3) Step 3:

도 8 및 도 9와 같이 SiC 기판에 수직방향에 대해 좌우로 α만큼 기울인 각도로 질소를 이온주입한다. SiC 기판을 α만큼 기울임으로써 트렌치 측벽(13) 등에 질소 이온주입이 가능해진다. 질소를 이온주입하는 이유는 후속 제 4단계의 게이트 산화막 형성 공정에서 질소원자가 SiC/SiO2 계면에 위치하도록 하여 계면결함준위(interface defect state)를 감소시키기 위함이다. 질소 이온주입에 의한 계면결함준위 감소효과는 2010년에 Wiley-VCH에서 출간된 도서인 “Silicon Carbide volume 2 : Power Devices and Sensors"의 p. 193~214에서 G. Pensl 등이 게재한 논문인 ”Alternative techniques to reduce interface traps in n-type 4H-SiC MOS capacitors"에서 그 효과가 입증되었다고 보고된 바 있다. 본 발명은 이와 같은 선행연구에서 발견된 사실을 실제적으로 SiC UMOSFET에 적용할 수 있는 구체적인 방법을 제시하는 것이다.As shown in FIGS. 8 and 9, nitrogen is implanted into the SiC substrate at an angle inclined by α to the left and right with respect to the vertical direction. By tilting the SiC substrate by α, nitrogen ion implantation is possible in the trench sidewall 13 and the like. The reason for the ion implantation of nitrogen is to reduce the interface defect state by placing nitrogen atoms at the SiC / SiO 2 interface in the subsequent gate oxide film forming process of the fourth step. The interfacial defect level reduction effect by nitrogen ion implantation is published in Wiley-VCH in 2010. Alternative techniques to reduce interface traps in n-type 4H-SiC MOS capacitors have been reported to demonstrate their effectiveness. The present invention proposes a specific method that can be applied to the SiC UMOSFET practically found in the preceding studies.

트렌치 측벽(13) 등에 질소를 주입하기 위한 기울임 각도 α는 대개 5 ~ 30o 범위이며, 이온주입 에너지는 기울임 각도 α에 의존하여 변하게 되지만 통상적으로 20 ~ 100 KeV, 이온주입량은 5 x 1012 ~ 5 x 1013 /cm2 범위에서 선택하는 것이 바람직하다. The inclination angle α for injecting nitrogen into the trench sidewall 13 and the like is usually in the range of 5 to 30 o , and the ion implantation energy varies depending on the inclination angle α, but is usually 20 to 100 KeV and the ion implantation amount is 5 x 10 12 to It is preferable to select in the range of 5 x 10 13 / cm 2 .

상기의 과정을 통하여 질소가 이온주입된 트렌치 측벽(13') 및 질소가 이온주입된 트렌치 바닥면(14')가 형성된다. 트렌치 측벽(13) 및 트렌치 바닥면(14)에 대한 이온주입공정이 모두 완료되면 이온주입으로 인한 결정결함을 제거하고 도판트를 활성화하기 위한 고온 열처리를 실시한다. 이 과정은 일반적으로 1500 ~ 1700 oC의 고온에서 10분 ~ 1시간 가량 진행되며, 경우에 따라 graphite 또는 BN 등의 막으로 SiC 표면을 덮은 상태에서 실시하기도 한다.
Through the above process, the trench sidewall 13 'implanted with nitrogen and the trench bottom surface 14' implanted with nitrogen are formed. When all the ion implantation processes for the trench sidewall 13 and the trench bottom surface 14 are completed, high temperature heat treatment is performed to remove crystal defects due to ion implantation and to activate the dopant. This process is generally performed for 10 minutes to 1 hour at a high temperature of 1500 to 1700 o C. In some cases, the SiC surface is covered with a film such as graphite or BN.

4) 제 4단계 :4) Step 4:

도 10과 같이 질소가 이온주입된 트렌치 측벽(13‘) 및 질소가 이온주입된 트렌치 바닥면(14’)에 게이트 절연막(33)을 형성한다. SiC UMOSFET에 사용되는 게이트 절연막(33)은 거의 대부분 SiO2이며, 본 실시예에서도 산화공정으로 형성된 SiO2를 게이트 절연막으로 사용하는 경우에 한정하여 서술한다. SiC의 산화공정은 통상적으로 1100 oC 이상의 고온에서 건식산화(dry oxidation) 또는 습식산화(wet oxidation)로 진행된다. As shown in FIG. 10, the gate insulating layer 33 is formed on the trench sidewall 13 ′ implanted with nitrogen and the trench bottom surface 14 ′ implanted with nitrogen. The gate insulating film 33 used for the SiC UMOSFET is almost entirely SiO 2 , and in the present embodiment, only SiO 2 formed by the oxidation process is used as the gate insulating film. The oxidation process of SiC typically proceeds to dry oxidation or wet oxidation at high temperatures of 1100 ° C. or higher.

트렌치 식각, 이온주입 및 고온열처리 과정에서 손상을 받은 질소가 이온주입된 트렌치 측벽(13‘) 및 질소가 이온주입된 트렌치 바닥면(14’)의 표면층을 제거하기 위한 희생산화(sacrificial oxidation) 및 산화막 제거과정을 먼저 진행한 후 게이트 산화공정을 실시하는 것이 바람직하다.Sacrificial oxidation to remove the surface layer of the trench sidewall 13 'implanted with nitrogen and the ion implanted trench bottom surface 14' damaged during the trench etching, ion implantation, and high temperature heat treatment process; It is preferable to proceed with the oxide film removal process first and then perform the gate oxidation process.

산화공정 및 증착공정을 이용하여 두께 50 ~ 70 nm의 게이트 산화막을 질소가 이온주입된 트렌치 측벽(13‘) 및 질소가 이온주입된 트렌치 바닥면(14’)에 균일하게 형성하는 것이 바람직하다.It is preferable to form a gate oxide film having a thickness of 50 to 70 nm uniformly on the trench sidewall 13 'in which nitrogen is ion implanted and the trench bottom surface 14' in which nitrogen is implanted using an oxidation process and a deposition process.

또한 희생산화 및 게이트 산화 과정에서 질소가 이온주입된 트렌치 측벽(13‘) 및 질소가 이온주입된 트렌치 바닥면(14’)의 SiC가 산화되면서 SiC/SiO2 계면이 SiC 내부로 이동하게 되는데, 이와 같은 SiC 컨섬프션(consumption)을 고려하여 제 3단계의 질소 이온주입 공정조건을 선정하는 것이 중요하다. 여기서 중요한 점은 SiC 컨섬프션(consumption)을 고려하여 최종적으로 질소가 게이트 절연막(33)과 SiC의 계면에도 일정량 이상이 존재하도록 해야 한다는 점이다. 이온주입된 질소는 SiC와 게이트 절연막(33) 내에서 가우스 분포(Gaussian distribution)를 갖게 되는데, 이 가우스 분포 범위 안에 SiC/게이트 절연막 계면이 위치하도록 해야 한다. 예컨대 질소가 SiC/게이트 절연막 계면에 1 x 1018 /cm3 이상의 농도로 존재하도록 설정하는 것이 바람직하다.In addition, during the sacrificial oxidation and gate oxidation, the SiC / SiO 2 interface is moved into the SiC by oxidizing SiC in the trench sidewall 13 'in which nitrogen is ion implanted and the trench bottom surface 14' in which nitrogen is ion implanted. In consideration of such SiC consumption, it is important to select the nitrogen ion implantation process conditions of the third step. An important point here is that in consideration of SiC consumption, nitrogen must be present in a predetermined amount or more at the interface between the gate insulating film 33 and SiC. The ion-implanted nitrogen has a Gaussian distribution in the SiC and the gate insulating film 33, and the SiC / gate insulating film interface must be located within the Gaussian distribution. For example, it is preferable to set nitrogen to exist at a concentration of 1 × 10 18 / cm 3 or more at the SiC / gate insulating film interface.

게이트 절연막(33)의 형성이 완료되면 도 11과 같이 고농도로 도핑된 폴리실리콘(32)을 트렌치(12) 내부에 채워넣는다. 폴리실리콘(32)의 증착공정은 실리콘 반도체공정에서 매우 잘 확립되어 있으며, 일반적으로 저압화학기상증착법(LPCVD)을 이용하여 450 ~ 600 ℃ 범위에서 SiH4, SiH2Cl2 등의 원료기체를 분해하여 증착한다. 이 때, 폴리실리콘의 증착과정에서 PH3, B2H6 등의 기체를 혼합하여 N형 또는 P형으로 도핑(doping)하는 방법도 많이 사용한다. 또는 이온주입이나, POCl3 등을 이용한 열처리를 통해 폴리실리콘(32)을 1 x 1020 /cm3 이상의 고농도로 도핑한다. 뒤이어 폴리실리콘(32)을 트렌치 주위로 한정하기 위한 패터닝 공정을 실시한다.When the formation of the gate insulating layer 33 is completed, as shown in FIG. 11, the heavily doped polysilicon 32 is filled in the trench 12. The deposition process of the polysilicon 32 is very well established in the silicon semiconductor process, and in general, raw material gases such as SiH 4 and SiH 2 Cl 2 are decomposed in the range of 450 to 600 ° C. by using low pressure chemical vapor deposition (LPCVD). By deposition. In this case, a method of doping N type or P type dopant mixed with gases such as PH 3 and B 2 H 6 is widely used in the process of depositing polysilicon. Alternatively, the polysilicon 32 is doped to a high concentration of 1 × 10 20 / cm 3 or more through ion implantation or heat treatment using POCl 3 or the like. Subsequently, a patterning process is performed to confine the polysilicon 32 around the trench.

그리고, 드레인 전극(100), 게이트 전극(31) 및 소오스 전극(40)을 형성시킴에 의해 도 12와 같은 트렌치 게이트 구조를 갖는 SiC MOSFET이 형성된다. Then, by forming the drain electrode 100, the gate electrode 31 and the source electrode 40, a SiC MOSFET having a trench gate structure as shown in FIG.

11 : 식각 마스크 12: 트렌치
13 : 트렌치 측벽 13' : 질소가 이온주입된 트렌치 측벽
14 : 트렌치 바닥면 14' : 질소가 이온주입된 트렌치 바닥면
20 : 전계차폐영역 30 : 트렌치 게이트
31 : 게이트 전극 32 : 폴리실리콘
33 : 게이트 절연막 40 : 소오스 전극
50 : 제 2도전형 SiC 영역 60 : 제 1도전형 SiC 영역
70 : 제 2도전형 SiC층 80 : 제 1도전형 SiC층
90 : 고농도로 도핑된 제 1도전형 SiC기판 100: 드레인 전극11: etching mask 12: trench
13: trench sidewall 13 ': trench sidewalls implanted with nitrogen
14: trench bottom 14 ': trench bottom implanted with nitrogen ion
20: field shielding area 30: trench gate
31 gate electrode 32 polysilicon
33 gate insulating film 40 source electrode
50: second conductive SiC region 60: first conductive SiC region
70: second conductive SiC layer 80: first conductive SiC layer
90: first conductive SiC substrate 100 heavily doped: drain electrode

Claims (11)

트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서,
트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하는 제 1단계와;
상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 2단계와;
상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지게 트렌치 측벽에 질소를 이온주입하는 제 3단계; 및,
게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포함하여 구성됨을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.In the method of manufacturing a SiC MOSFET having a trench gate structure,
Forming a trench etch mask for trench etching and etching the trench in the SiC substrate;
A second step of utilizing the trench etching mask and ion implanting vanadium in a direction perpendicular to the SiC substrate in the trench lower direction;
A third step of utilizing the trench etch mask and implanting nitrogen into the trench sidewalls inclined by an angle of α ° in the vertical direction of the SiC substrate; And
And forming a gate insulating film and filling the trench with a conductive material to form a trench gate structure. 4. A method of manufacturing a SiC MOSFET having a trench structure, comprising: a gate insulating film; 트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서,
트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하는 제 1단계와;
상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지게 트렌치 측벽에 질소를 이온주입하는 제 2단계와;
상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 3단계; 및,
게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포함하여 구성됨을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.In the method of manufacturing a SiC MOSFET having a trench gate structure,
Forming a trench etch mask for trench etching and etching the trench in the SiC substrate;
A second step of utilizing the trench etch mask and implanting nitrogen into the trench sidewalls inclined by an α ° angle in a vertical direction of the SiC substrate;
A third step of utilizing the trench etching mask and ion implanting vanadium in a direction perpendicular to the SiC substrate in the trench lower direction; And
And forming a gate insulating film and filling the trench with a conductive material to form a trench gate structure. 4. A method of manufacturing a SiC MOSFET having a trench structure, comprising: a gate insulating film; 제1항 또는 제2항에 있어서, 상기 바나듐을 이온 주입할 때 이온주입 에너지를 300 KeV ~ 1 MeV, 이온주입량(dose)을 1 x 1012 ~ 1 x 1013 /cm2 범위에서 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.The method according to claim 1 or 2, wherein when the vanadium is ion implanted, the ion implantation energy is 300 KeV to 1 MeV and the ion implantation dose is performed in the range of 1 x 10 12 to 1 x 10 13 / cm 2. SiC MOSFET manufacturing method having a trench structure. 제1항 또는 제2항에 있어서, 상기 질소를 이온 주입할 때 기울임 각도 α를 5 ~ 30o , 이온주입 에너지를 20 ~ 100 KeV, 이온주입량은 5 x 1012 ~ 5 x 1013 /cm2 범위에서 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.The method of claim 1 or 2, wherein when the nitrogen is ion implanted, the tilt angle α of 5 to 30 o , ion implantation energy of 20 to 100 KeV, ion implantation amount of 5 x 10 12 to 5 x 10 13 / cm 2 SiC MOSFET manufacturing method having a trench structure, characterized in that carried out in the range. 제1항 또는 제2항에 있어서, 상기 바나듐과 질소의 이온주입이 완료된 후 1500 ~ 1700℃의 온도에서 10분 ~ 1시간 열처리를 진행하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.The method of claim 1 or 2, wherein after the ion implantation of vanadium and nitrogen is completed, heat treatment is performed for 10 minutes to 1 hour at a temperature of 1500 to 1700 ° C. 제1항 또는 제2항에 있어서, 상기 바나듐과 질소의 이온주입이 완료된 후, 트렌치 측벽 및 바닥면의 손상층을 제거시키는 희생산화막 성장 및 제거과정을 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET 제조방법.The SiC having a trench structure according to claim 1 or 2, wherein after the ion implantation of vanadium and nitrogen is completed, a sacrificial oxide growth and removal process for removing damage layers on the sidewalls and bottom of the trench is performed. MOSFET manufacturing method. 트렌치 게이트 구조를 갖는 SiC MOSFET에 있어서,
SiC 기판에 형성된 트렌치에 바나듐 및 질소를 이온 주입하여,
바나듐 이온 주입에 의하여 트렌치 하부에 전자차폐영역이 형성되고,
질소 이온 주입에 의해 트렌치 측벽 및 트렌치 바닥면에 질소가 이온 주입된 트렌치 측벽 및 질소가 이온주입된 트렌치 바닥면이 각각 형성됨을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET.In a SiC MOSFET having a trench gate structure,
By implanting vanadium and nitrogen into the trench formed in the SiC substrate,
An electron shield region is formed under the trench by vanadium ion implantation.
And a trench sidewall in which nitrogen is ion implanted and a trench bottom surface in which nitrogen is ion implanted, respectively, in the trench sidewall and the trench bottom surface by nitrogen ion implantation. 제7항에 있어서, 상기 바나듐을 이온 주입할 때 이온주입 에너지를 300KeV ~ 1 MeV, 이온주입량(dose)을 1 x 1012 ~ 1 x 1013 /cm2 범위에서 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET.The trench structure according to claim 7, wherein the ion implantation energy is 300KeV to 1 MeV and the ion implantation dose is in the range of 1 x 10 12 to 1 x 10 13 / cm 2 when the vanadium is ion implanted. SiC MOSFET having. 제7항에 있어서, 상기 질소를 이온 주입할 때 기울임 각도 α를 5 ~ 30o , 이온주입 에너지를 20 ~ 100 KeV, 이온주입량은 5 x 1012 ~ 5 x 1013 /cm2 범위에서 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET.The method of claim 7, wherein when the nitrogen is ion implanted, the tilt angle α is 5 to 30 o , the ion implantation energy is 20 to 100 KeV, and the ion implantation amount is performed in the range of 5 x 10 12 to 5 x 10 13 / cm 2. SiC MOSFET having a trench structure, characterized in that. 제7항에 있어서, 상기 바나듐과 질소의 이온주입이 완료된 후 1500 ~ 1700℃의 온도에서 10분 ~ 1시간 열처리를 진행하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET.The SiC MOSFET having a trench structure according to claim 7, wherein after the ion implantation of vanadium and nitrogen is completed, heat treatment is performed for 10 minutes to 1 hour at a temperature of 1500 to 1700 ° C. 제7항에 있어서, 상기 바나듐과 질소의 이온주입이 완료된 후, 트렌치 측벽 및 바닥면의 손상층을 제거시키는 희생산화막 성장 및 제거과정을 실시하는 것을 특징으로 하는 트렌치 구조를 갖는 SiC MOSFET.The SiC MOSFET having a trench structure according to claim 7, wherein after the ion implantation of vanadium and nitrogen is completed, a sacrificial oxide growth and removal process is performed to remove damaged layers of trench sidewalls and bottom surfaces.
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