KR101385476B1

KR101385476B1 - 표시 결함을 보상하기 위한 영상 표시 장치

Info

Publication number: KR101385476B1
Application number: KR1020080083300A
Authority: KR
Inventors: 황종희; 김혜진
Original assignee: 엘지디스플레이 주식회사
Priority date: 2008-08-26
Filing date: 2008-08-26
Publication date: 2014-04-29
Also published as: CN101661699A; CN101661699B; DE102008062047B4; TW201009805A; US20100053185A1; TWI405183B; JP4881367B2; KR20100024637A; JP2010055046A; DE102008062047A1; US8384727B2

Abstract

본 발명은 부정형/정형 통합 보상 회로를 구비한 영상 표시 장치에 관한 것으로, 표시 패널과; 상기 표시 패널의 부정형 및 정형 결함 영역을 보상하기 위한 부정형/정형 결함 정보를 저장한 메모리와; 상기 메모리의 부정형/정형 결함 정보를 이용하여 상기 부정형/정형 결함 영역의 데이터를 보상하는 제1 보상부와; 상기 제1 보상부에서 보상된 데이터를 제1 및 제2 디더링 패턴 중 어느 하나를 이용하여 미세 보상하는 제2 보상부를 포함하고, 정상 영역의 데이터는 보상없이 공급하는 부정형/정형 통합 보상회로와; 상기 부정형/정형 통합 보상 회로의 출력 데이터를 상기 제1 및 제2 디더링 패턴과 다른 제3 디더링 패턴을 이용하여 미세 조절하는 디더링부를 포함하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러의 제어에 의해 상기 표시 패널을 구동하는 패널 구동부를 구비한다.

부정형/정형 통합, 이종 디더링 패턴

Description

표시 결함을 보상하기 위한 영상 표시 장치{VIDEO DISPLAY DEVICE FOR COMPENSATING DISPLAY DEFECT}

본 발명은 영상 표시 장치에 관한 것으로, 특히 부정형 표시 결함과 정형 표시 결함을 모두 보상할 수 있는 부정형/정형 통합 보상 회로를 구비한 영상 표시 장치에 관한 것이다.

최근 영상 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널(Plasma Dispaly Panel; PDP), 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등과 같은 평판 표시 장치가 주로 이용된다.

영상 표시 장치는 영상을 표시하는 표시 패널을 완성한 다음 표시 결함을 검출하는 검사 공정을 거치게 된다. 검사 공정에서 표시 결함이 검출된 표시 패널은 결함 부분에 대한 리페어 공정을 거치기도 하지만, 리페어 공정으로도 해결할 수 없는 표시 결함이 존재하고 있다.

표시 결함은 주로 박막 패턴 형성 공정에서 이용되는 노광 장비의 멀티 노광시 중첩 노광과 멀티렌즈들의 수차 등으로 인한 노광량 편차에서 기인한다. 노광량 편차에 의해 박막 패턴의 폭이 가변되어서 박막 트랜지스터의 기생 용량 편차, 셀갭을 유지하는 컬럼 스페이서의 높이 편차, 신호 라인들 간의 기생 용량 편차 등이 발생되고, 이 편차들은 휘도 편차를 유발하여 세로선 또는 가로선 형태의 정형 표시 결함이 표시될 수 있다. 또한, 슬림화를 위해 액정 패널과 백라이트 유닛의 간격이 감소되면서 광 확산 경로가 부족하여서 다수의 램프 위치에 대응하는 가로선 형태의 정형 표시 결함이 표시될 수 있다. 정형 표시 결함은 공정기술의 개선을 통해서도 해결되지 못하므로, 최근에는 데이터 보상 방법을 이용하여 정형 결함 영역의 휘도를 보상하는 방법이 고려되고 있다.

한편, 표시 결함은 상기 정형 표시 결함 뿐만 아니라, 이물질 유입이나 핀홀(Pinhole) 등과 같은 공정 불량의 이유로 불규칙한 부정형 형태로 표시될 수 있다. 그러나, 종래의 정형 표시 결함을 보상하기 위한 보상 회로는 부정형 표시 결함을 보상할 수 없는 구조이므로 부정형 표시 결함을 보상하기 위한 보상 회로가 요구된다. 또한, 부정형 표시 결함을 보상하기 위한 보상 회로와 정형 표시 결함을 보상하기 위한 보상 회로가 별개로 개발되는 경우 각 보상 회로를 내장한 타이밍 컨트롤러를 개별적으로 개발해야 되므로 제조 비용이 증가되는 문제점이 있다. 또한 각 타이밍 컨트롤러에 대응하는 인쇄 회로 기판(Printed Circuit Board; PCB)의 종류도 다양해지므로, 타이밍 컨트롤러 및 인쇄 회로 기판의 관리가 복잡해지는 문제점이 있다.

본 발명이 해결하고자 하는 과제는 부정형 표시 결함과 정형 표시 결함을 모두 보상할 수 있는 부정형/정형 통합 보상 회로를 구비한 영상 표시 장치를 제공하는 것이다.

상기 과제를 해결하기 위하여, 본 발명에 따른 영상 표시 장치는 표시 패널과; 상기 표시 패널의 부정형 및 정형 결함 영역을 보상하기 위한 부정형/정형 결함 정보를 저장한 메모리와; 상기 메모리의 부정형/정형 결함 정보를 이용하여 상기 부정형/정형 결함 영역의 데이터를 보상하는 제1 보상부와; 상기 제1 보상부에서 보상된 데이터를 제1 및 제2 디더링 패턴 중 어느 하나를 이용하여 미세 보상하는 제2 보상부를 포함하고, 정상 영역의 데이터는 보상없이 공급하는 부정형/정형 통합 보상회로와; 상기 부정형/정형 통합 보상 회로의 출력 데이터를 상기 제1 및 제2 디더링 패턴과 다른 제3 디더링 패턴을 이용하여 미세 조절하는 디더링부를 포함하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러의 제어에 의해 상기 표시 패널을 구동하는 패널 구동부를 구비한다.

상기 메모리는 상기 부정형/정형 결함 영역을 분할한 다수의 보상 영역에 대한 위치 정보와, 전체 계조값을 분할한 다수의 계조 구간 정보와, 상기 다수의 보상 영역 각각에 대한 보상 데이터를 포함하는 상기 부정형/정형 결함 정보와; 표시 결함의 보상 유무를 지시하는 제1 비트와, 표시 결함의 종류를 지시하는 제2 비트 와, 포인트 결함 보상 유무를 지시하는 제3 비트를 포함하는 제1 제어 신호와; 다수의 부정형/정형 결함 영역에 대한 순서에 맞추어 상기 보상 데이터의 가산 또는 감산을 지시하는 다수의 부호 정보를 포함하는 제2 제어 신호와; 상기 타이밍 컨트롤러의 디더링 온/오프를 지시하는 제3 제어 신호를 저장한다.

상기 제1 보상부는 입력 데이터를 비트 확장하여 출력하는 비트 확장부와; 상기 입력 데이터에 대한 화소 좌표를 산출하는 좌표 산출부와; 상기 메모리로부터의 상기 계조 구간 정보를 이용하여 상기 비트 확장부로부터의 입력 데이터에 해당하는 계조 구간 정보를 선택하여 출력하는 계조 판단부와; 상기 좌표 산출부로부터의 화소 좌표와, 상기 메모리로부터의 상기 부정형/정형 결함 영역에 대한 다수의 보상 영역의 위치 정보를 이용하여, 상기 입력 데이터에 해당하는 보상 영역의 위치 정보 및 부정형/정형 결함 영역의 검출 횟수를 출력하는 위치 판단부와; 상기 계조 판단부로부터의 상기 계조 구간 정보와 상기 위치 판단부로부터의 해당 위치 정보를 이용하여 상기 메모리로부터의 상기 보상 데이터 중 상기 입력 데이터에 해당하는 보상 데이터를 선택하여 출력하는 보상 데이터 선택부와; 상기 보상 데이터 선택부로부터의 보상 데이터를 상기 비트 확장부로부터의 입력 데이터와 가산하는 가산기와; 상기 보상 데이터를 상기 입력 데이터에서 감산하는 감산기와; 상기 위치 판단부로부터 검출된 상기 정형 결함 영역의 검출 횟수에 따라 상기 메모리로부터의 상기 제2 제어 신호에 포함된 다수의 부호 정보를 순차적으로 출력하는 제1 멀티플렉서와; 상기 제1 멀티플렉서에서 선택된 부호 정보에 따라 상기 가산기 및 감산기 중 어느 하나의 출력을 선택하는 제2 멀티플렉서를 구비한다.

상기 좌표 산출부는 상기 입력 데이터에 대한 가로 방향에서의 화소 수를 검출하는 가로 카운터와; 상기 입력 데이터 대한 세로 방향에서의 화소 수를 검출하는 세로 카운터와; 상기 가로 카운터로부터의 화소 수를 상기 입력 데이터에 대한 x 좌표로, 상기 세로 카운터로부터의 화소 수를 상기 입력 데이터에 대한 y 좌표로 출력하는 제1 좌표 산출부와; 상기 세로 카운터로부터의 화소 수를 상기 입력 데이터에 대한 x 좌표로, 상기 가로 카운터로부터의 화소 수를 상기 입력 데이터에 대한 y 좌표로 출력하는 제2 좌표 산출부와; 상기 제1 제어 신호가 부정형/세로 결함 영역을 지시하면 상기 제1 좌표 산출부의 출력 좌표를, 가로 결함 영역을 지시하면 상기 제2 좌표 산출부의 출력 좌표를 선택하여 상기 위치 판단부로 공급하는 멀티플렉서를 구비한다.

상기 제2 보상부는 상기 제1 보상부로부터의 N(N은 양의 정수)비트 입력 데이터를 8*32 크기의 제1 디더링 패턴을 이용한 디더링 처리로 최하위 3비트가 감소된 N-3비트 데이터를 출력하는 제1 디더링부와; 상기 제1 보상부로부터의 N비트 입력 데이터를 1*1 화소 크기를 갖는 제2 디더링 패턴을 이용한 디더링 처리로 최하위 1비트가 감소된 N-1비트 데이터를 출력하는 제2 디더링부와; 상기 제3 제어 신호가 상기 타이밍 컨트롤러의 디더링 오프를 지시하면 상기 제1 디더링부의 출력을 선택하고, 디더링 온을 지시하면 상기 제2 디더링부의 출력을 선택하는 멀티플렉서를 구비하고; 상기 타이밍 컨트롤러의 디더링부는 상기 N-1비트 데이터를 4*4 화소 크기를 갖는 제3 디더링 패턴을 이용한 디더링 처리로 최하위 2비트가 감소된 N-3비트 데이터를 출력하며, 상기 제2 디더링 패턴과 제3 디더링 패턴의 조합으로 미 세 보상값이 결정된다.

상기 타이밍 컨트롤러는 디더링 온/오프를 지시하는 제3 제어 신호에 응답하여 상기 디더링부의 출력 또는 상기 보상 회로의 출력을 선택하는 멀티플렉서를 추가로 포함한다.

상기 메모리는 상기 표시 패널의 포인트 결함에 대한 포인트 결함 정보를 추가로 포함하고, 상기 부정형/정형 통합 보상 회로는 상기 제2 보상부로부터의 입력 데이터를 상기 메모리로부터의 포인트 결함 정보를 이용하여 보상하는 제3 보상부를 추가로 구비한다.

상기 부정형 결함 영역은 상기 부정형 결함 영역을 가로 방향으로 분할한 다수의 주보상 영역과; 상기 다수의 주보상 영역의 상하좌우 측에 위치하는 다수의 보조 보상 영역을 포함하고, 상기 다수의 주보상 영역과 보조 보상 영역은 동일한 가로 폭을 갖고, 상기 부정형 결함 영역의 산포 정도에 따라 세로 비율이 다르게 설정된다.

상기 부정형 결함 영역의 다수의 보상 영역에 대한 위치 정보 변수와, 상기 정형 결함 영역의 다수의 보상 영역에 대한 위치 정보 변수가 서로 통일되어 저장된다.

본 발명에 따른 영상 표시 장치는 부정형/정형 통합 보상 회로를 이용하여 표시 결함의 종류에 관계없이 부정형/정형 결함 영역의 데이터를 모두 보상할 수 있다.

또한, 본 발명에 따른 부정형/정형 통합 보상 회로는 타이밍 컨트롤러의 디 더링 온/오프에 따라 서로 다른 디더링 패턴을 이용하여 데이터를 보상함으로써, 타이밍 컨트롤러의 디더링 기능의 내장 여부와 상관없이 적용될 수 있다. 또한, 타이밍 컨트롤러가 디더링 온인 경우 부정형/정형 통합 보상 회로의 디더링 패턴과 타이밍 컨트롤러의 디더링 패턴 간의 충돌을 방지할 수 있다.

또한, 본 발명에 따른 영상 표시 장치는 부정형 결함의 보상 영역에 대한 위치 정보의 변수와, 정형 결함의 보상 영역에 대한 위치 정보 변수를 통일하여 1개의 부정형 결함에 대한 보상 영역들의 위치 정보를 저장하는 공간에 2개의 정형 결함 영역에 대한 보상 영역들의 위치 정보를 저장할 수 있다. 이 결과, 부정형/정형 결함의 구분없이 메모리를 공용하면서도 부정형 결함의 보상 영역들과 정형 결함의 보상 영역들이 위치 정보를 저장하는 공간을 공유함으로써 부정형 결함 및 정형 결함의 보상 영역에 대한 위치 정보를 각각 다른 주소 또는 별개의 메모리에 저장하는 경우 보다 메모리의 용량을 감소시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 부정형/정형 통합 보상 회로를 구비한 액정 표시 장치를 나타낸 블록도이다.

도 1에 도시된 액정 표시 장치는 부정형/정형 통합 보상 회로(100) 및 타이밍 컨트롤러(200)와, 액정 패널(400)을 구동하는 데이터 드라이버(310) 및 게이트 드라이버(320)와, 부정형/정형 통합 보상 회로(100)와 접속된 메모리(120)를 구비한다. 여기서, 부정형/정형 통합 보상 회로(100)는 타이밍 컨트롤러(200)에 내장되어 하나의 반도체 칩(Chip)으로 구현될 수 있다.

메모리(120)에는 부정형/정형 표시 결함 영역의 위치 정보(PD1), 계조 구간 정보(GD1), 보상 데이터(CD1)를 포함하는 표시 결함 정보가 저장된다. 표시 결함은 세로선 또는 가로선과 같이 정형적인 결함 영역과, 부정형 표시 결함 영역을 모두 포함한다. 정형 결함 영역과 부정형 결함 영역 각각은 다수의 보상 영역으로 분할된다. 따라서, 부정형/정형 결함 영역의 정보는 부정형/정형 결함 영역을 분할한 다수의 보상 영역에 대한 위치 정보(PD1)와, 계조 구간 정보(GD1)와, 상기 다수의 보상 영역 각각에 대한 보상 데이터(CD1)를 포함한다. 위치 정보(PD1)는 각 보상 영역의 꼭지점에 해당하는 화소 좌표, 즉 가로 방향의 화소 수를 지시하는 x 좌표, 세로 방향의 화소 수를 지시하는 y 좌표로 저장된다. 부정형/정형 통합 보상 회로(100)를 위하여 정형 결함 영역을 지시하는 화소 좌표 변수와 부정형 결함 영역을 지시하는 화소 좌표 변수는 서로 통일되어 저장된다. 계조 구간 정보(GD1)는 감마 특성에 따라 분할된 다수의 계조 구간 정보를 나타낸다. 보상 데이터(CD1)는 정상 영역 대비 결함 영역의 휘도차 또는 색도차를 보상하기 위한 것으로, 표시 결함을 분할하는 다수의 보상 영역의 위치에 따라 계조 구간별로 구분되어 저장된다. 또한, 메모리(120)에는 포인트 결함을 보상하기 위한 위치 정보(PD2), 계조 구간 정보(GD2), 보상 데이터(CD2)를 포함하는 포인트 결함 정보가 더 저장될 수 있다.

부정형/정형 통합 보상 회로(100)는 외부로부터 입력된 데이터(R, G, B)와, 다수의 동기 신호(Vsync, Hsync, DE, DCLK)를 입력받는다. 부정형/정형 통합 보상 회로(100)는 외부 메모리(120)에 저장된 부정형/정형 결함 영역의 정보(PD1, GD1, CD1)를 이용하여 부정형/정형 결함 영역에 표시될 데이터를 보상하여 출력한다. 보 상 회로(100)는 입력 데이터의 비트수를 확장하여 보상 데이터를 적용한다. 부정형/정형 통합 보상 회로(100)는 부정형/정형 결함 영역을 분할하는 다수의 보상 영역 각각에 대하여 최적화된 보상 데이터를 이용하여 부정형/정형 결함 영역에 표시될 데이터를 보상한다. 또한, 부정형/정형 통합 보상 회로(100)는 타이밍 컨트롤러(200)의 디더링 온/오프에 따라 이종 디더링 패턴을 이용하여 상기 보상된 데이터를 공간적 및 시간적으로 분산시킴으로써 미세 보상한다. 또한, 부정형/정형 통합 보상 회로(100)는 외부 메모리(120)에 저장된 포인트 결함 정보(PD2, GD2, CD2)를 이용하여 포인트 결함에 표시될 데이터를 보상하여 출력한다. 그리고, 부정형/정형 통합 보상 회로(100)는 보상된 데이터(Rc, Gc, Bc)와 다수의 동기 신호(Vsync, Hsync, DE, DCLK)를 타이밍 컨트롤러(200)로 공급한다. 부정형/정형 통합 보상 회로(100)는 정상 영역에 표시될 데이터는 보상없이 타이밍 컨트롤러(200)로 공급한다.

타이밍 컨트롤러(200)는 부정형/정형 통합 보상 회로(100)로부터의 데이터(Rc, Gc, Bc)를 정렬하여 데이터 드라이버(310)로 출력한다. 타이밍 컨트롤러(200)는 디더링 온 상태로 설정되면 데이터(Rc, Gc, Bc)를 디더링 처리로 미세 조절하고, 디더링된 데이터를 정렬하여 출력한다. 반면, 디더링 오프 상태로 설정되면 디더링 처리없이 데이터(Rc, Gc, Bc)를 정렬하여 출력한다. 또한, 타이밍 컨트롤러(200)는 다수의 동기신호(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 드라이버(310)의 구동 타이밍을 제어하기 위한 데이터 제어 신호(DDC)와, 게이트 드라이버(320)의 구동 타이밍을 제어하기 위한 게이트 제어 신호(GDC)를 생성하여 출력 한다.

데이터 드라이버(310)는 타이밍 컨트롤러(200)의 데이터 제어 신호(DDC)에 응답하여 타이밍 컨트롤러(200)로부터의 디지털 데이터(Ro, Go, Bo)를 감마 전압을 이용하여 아날로그 데이터로 변환하여서 액정 패널(400)의 데이터 라인으로 출력한다.

게이트 드라이버(320)는 타이밍 컨트롤러(200)의 게이트 제어 신호(GDC)에 응답하여 액정 패널(400)의 게이트 라인을 순차 구동한다.

액정 패널(400)은 다수의 화소들이 배열된 화소 매트릭스를 통해 영상을 표시한다. 각 화소는 데이터 신호에 따른 액정 배열의 가변으로 광투과율을 조절하는 적, 녹, 청 서브화소의 조합으로 원하는 색을 구현한다. 각 서브화소는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 병렬 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 액정 패널(400)에 공정상 포함될 수 있는 정형 결함 영역, 부정형 결함 영역, 포인트 결함 영역은 부정형/정형 통합 보상 회로(100)에 의해 보상된 데이터를 표시한다. 따라서, 액정 패널(400)에서 정상 영역과 결함 영역과의 휘도차가 방지되므로 화질을 향상시킬 수 있다.

도 2는 도 1에 도시된 부정형/정형 통합 보상 회로(100)와 타이밍 컨트롤러(200)의 내부 구성을 나타낸 블록도이다.

메모리(120)에는 부정형/정형 결함 정보(PD1, CD1, GD1)와 포인트 결함 정보(PD2, CD2, GD2)가 저장된다. 부정형/정형 결함 영역은 도 3a 및 도 3b와 같이 다수의 보상 영역으로 분할된다. 예를 들면, 부정형 결함 영역은 도 3a과 같이 동일한 간격을 갖는 10개의 주보상 영역(M1-M10)과, 주보상 영역(M1-M10)의 상하좌우 측에 위치하고 동일한 간격을 갖는 22개의 보조 보상 영역(S1-S22)으로 분할될 수 있다. 정형 결함 영역은 도 3b와 같이 1개의 주보상 영역(5)과, 주보상 영역(5)의 좌우측에 위치하는 9개의 보조 보상 영역(1-4, 6-10)으로 분할될 수 있다. 보상 영역의 개수는 결함 영역의 산포 정도에 따라 결정된다. 부정형/정형 결함의 위치 정보(PD1)로는 다수의 보상 영역에 대한 위치 정보, 즉 각 보상 영역의 꼭지점에 해당하는 화소 좌표, 즉 가로 방향의 화소 수를 지시하는 x 좌표, 세로 방향의 화소 수를 지시하는 y 좌표로 저장된다. 정형 결함 영역의 보상 영역들을 지시하는 화소 좌표 변수와 부정형 결함 영역의 보상 영역들을 지시하는 화소 좌표는 서로 통일되어 저장된다. 이 경우, 1개의 부정형 결함 영역에 대한 보상 영역들의 위치 정보를 저장하는 공간에 2개의 정형 결함 영역에 대한 보상 영역들의 위치 정보를 저장할 수 있고, 이에 대한 설명은 후술하기로 한다. 도 3b에 도시된 세로선 결함 영역을 분할하는 다수의 보상 영역은 y좌표가 모두 동일하여 x 좌표로만 설정이 가능하지만, 도 3a에 도시된 부정형 결함 영역에 대한 위치 정보와 변수를 통일시키기 위하여, x좌표 및 y좌표가 모두 저장된다. 한편, 가로선 정형 결함 영역을 분할한 다수의 보상 영역에 대한 화소 좌표는, 세로선 정형 결함 영역을 분할한 다수의 보상 영역에 대한 화소 좌표와 변수 통일을 위하여 가로 방향의 화소 수는 y 좌표 로, 세로 방향의 화소 수는 x 좌표로 바꾸어 저장된다. 계조 구간 정보(GD1)는 감마 특성에 따라 분할된 다수의 계조 구간 정보를 나타낸다. 보상 데이터(CD1)는 정상 영역 대비 결함 영역의 휘도차 또는 색도차를 보상하기 위한 것으로, 표시 결함을 분할하는 다수의 보상 영역 각각의 위치에 따라 계조 구간별로 구분되어 저장된다.

또한, 메모리(120)에는 표시 결함의 보상 유무를 지시하는 제1 비트와, 표시 결함의 종류를 지시하는 제2 비트와, 포인트 결함 보상 유무를 지시하는 제3 비트를 포함하는 제1 제어 신호(CS)가 저장된다. 예를 들면, 제1 제어 신호(CS)에서 제1 비트가 "1"이면 표시 결함의 보상 오프를, "0"이면 보상 온을 지시한다. 제2 비트가 "1"이면 부정형/세로 결함 영역의 보상을, "0"이면 가로 결함 영역의 보상을 지시한다. 제3 비트가 "1"이면 포인트 보상 오프를, "0"이면 포인트 보상 온을 지시한다. 상기 제1 제어 신호(CS)는 상기 보상 회로(100)가 내장된 타이밍 컨트롤러(200)의 3개의 옵션핀의 값으로도 설정될 수 있다.

또한, 메모리(120)에는 다수의 부정형/정형 결함 영역에 대한 순서에 맞추어 밝은 결함인지 어두운 결함인지에 따라 보상 데이터의 가산(+) 또는 감산(-)을 지시하는 다수의 부호 정보를 포함하는 제2 제어 신호(CS2)가 저장된다. 예를 들면, 부정형 결함 영역의 부호 정보로는 결함 영역당 2비트가 할당되고, 정형 결함 영역의 부호 정보로는 결함 영역당 1비트가 할당된다. 이는 1개의 부정형 결함 영역의 위치 정보를 저장하는 공간에 2개의 정형 결함 영역의 위치 정보가 저장되기 때문이다.

또한, 메모리(120)에는 타이밍 컨트롤러(200)의 디더링 온/오프를 지시하는 제3 제어 신호(CS3)가 저장될 수 있다. 제3 제어 신호(CS3)는 외부 시스템으로부터 입력될 수 있다.

도 2에 도시된 부정형/정형 통합 보상 회로(100)는 비트 확장부(110)와, 비트 확장부(110)로부터의 데이터(Re, Ge, Be)에서 부정형/정형 결함 영역의 데이터를 보상하는 제1 보상부(130)와, 제1 보상부(130)에서 보상된 데이터(Rm1, Gm1, Bm1)를 이종 디더링 패턴을 이용하여 디더링 처리하는 제2 보상부(180)와, 제2 보상부(180)로부터의 입력 데이터(Rm2, Gm2, Bm2)에서 포인트 결함의 데이터를 보상하는 제3 보상부(190)를 구비한다. 부정형/정형 통합 보상 회로(100)는 제1 제어 신호(CS1)가 결함 영역의 보상을 지시하면 제1 및 제2 보상부(130, 280)를 이용하여 결함 영역에 표시될 입력 데이터를 보상하고, 포인트 보상을 지시하면 제3 보상부(190)를 이용하여 포인트 결함 영역의 데이터를 보상한다. 상기 제1 제어 신호(CS1)가 결함 영역의 보상 오프를 지시하면 제1 및 제2 보상부(130, 280)는 데이터 보상없이 입력 데이터를 바이패스시키고, 포인트 보상 오프를 지시하면 제3 보상부(190)는 데이터 보상없이 입력 데이터를 바이패스시킨다. 또한, 제1 제어 신호(CS1)가 결함 영역의 보상 및/또는 포인트 보상을 지시하더라도 정상 영역의 데이터는 보상없이 바이패스시켜 출력한다. 이하에서는 제1 제어 신호(CS1)가 결함 영역의 보상과 포인트 보상을 지시한 경우만을 설명하기로 한다.

비트 확장부(110)는 외부로부터의 입력 데이터(R, G, B)를 비트 확장하여 제1 보상부(130)로 공급한다. 예를 들면, 비트 확장부(110)는 10비트 입력 데이터의 최하위 비트 뒤에 1비트(0)를 부가하여 11비트로 확장한 다음 11비트로 확장된 데이터(Re, Ge, Be)를 제1 보상부(130)로 공급한다.

제1 보상부(130)는 메모리(120)로부터의 제1 제어 신호(CS1)와 부정형/정형 결함 정보(PD1, GD1, CD1)를 이용하여 부정형/정형 결함 영역에 표시될 입력 데이터(Re, Ge, Be)를 보상하여 출력한다. 제1 보상부(130)는 메모리(120)로부터의 부정형/정형 결함 정보(PD1, GD1, CD1)를 읽어들여서 입력 데이터(Re, Ge, Be)가 부정형/정형 결함 영역에 표시될 데이터로 판단되고, 입력 데이터(Re, Ge, Be) 각각에 대한 계조 구간 정보가 판별되면, 판별된 부정형/정형 결함 영역의 위치와 계조 구간 정보에 해당하는 보상 데이터를 선택한다. 그리고, 메모리(120)로부터의 제2 제어 신호(CS2)를 이용하여, 상기 선택된 보상 데이터를 입력 데이터(Re, Ge, Be) 각각에 가산하거나 가감함으로써 부정형/정형 결함 영역의 입력 데이터(Re, Ge, Be)를 보상하여 출력한다. 예를 들면, 제1 보상부(130)는 입력 데이터(Re, Ge, Be) 각각의 11비트에 8비트의 해당 보상 데이터를 가산하거나 가감함으로써 부정형/정형 결함 영역의 입력 데이터(Re, Ge, Be)를 보상하여 출력한다. 이러한 제1 보상부(130)에 대한 구체적인 구성은 후술하기로 한다.

제2 보상부(180)는 타이밍 컨트롤러(200)의 디더링 온/오프를 지시하는 제3 제어 신호(CS3)에 따라 서로 다른 디더링 방법으로 제1 보상부(130)에서 보상된 데이터(Rm1, Gm1, Bm1)를 미세 보상한다. 이를 위하여, 제2 보상부(180)는 제1 디더링부(150), 제2 디더링부(160), MUX(170)를 구비한다.

제1 디더링부(150)는 타이밍 컨트롤러(200)가 디더링을 수행하지 않는 경우, 즉 디더링 오프인 경우 적용되기 위하여 제1 디더링 패턴을 이용하여 제1 보상부(130)에서 보상된 데이터(Rm1, Gm1, Bm1)를 공간적 및 시간적으로 분산시켜서 휘도를 미세 보상한다. 예를 들면, 제1 디더링부(150)는 8*32의 화소를 갖고, 계조값에 따라 디더값이 "1"인 화소 개수가 다르게 설정되며, 같은 계조값에서도 프레임 별로 디더값이 "1"인 화소의 위치가 다르게 설정된 다수의 제1 디더링 패턴을 포함한다. 제1 디더링부(150)에 대한 구체적인 구성은 후술하기로 한다.

제2 디더링부(160)는 타이밍 컨트롤러(200)가 디더링 처리를 수행하는 경우에 적용되기 위하여 타이밍 컨트롤러(200)에 내장된 디더링부(210)의 제3 디더링 패턴과 충돌을 방지하기 위한 제2 디더링 패턴을 이용하여 제1 보상부(130)에서 보상된 데이터(Rm1, Gm1, Bm1)를 시간적으로 분산시켜서 휘도를 미세 보상한다. 예를 들면, 제2 디더링부(160)은 1*1의 화소를 갖고, "1" 및 "0"의 디더값이 프레임마다 교번되는 제2 디더링 패턴을 이용한다. 이에 따라, 제2 보상부(180)는 제1 프레임에서 입력된 데이터(Rm1, Gm1, Bm1) 각각의 11비트 중 최하위 1비트에 "1" 또는 "0"의 디더값을 가산한 다음 최하위 비트를 버린 각 10비트의 보상 데이터(Rm2, Gm2, Bm2)를 출력한다. 그리고, 제2 프레임에서 상기 제1 프레임과 상반된 디더값을 가산한 다음, 최하위 비트를 버리고 각 10비트의 보상 데이터(Rm2, Gm2, Bm2)를 출력한다. 이에 따라, 11비트의 입력 데이터에서 최하위 비트가 "1"인 홀수 계조값은 제1 프레임과 제2 프레임에서 출력되는 데이터가 1의 계조값 차이를 갖고, 최하위 비트가 "0"인 짝수 계조값은 제1 및 제2 프레임에서 동일한 계조값을 갖는 10비트 데이터가 출력된다. 이러한 제2 보상부(180)에 대한 구체적인 구성은 후술하기 로 한다.

MUX(170)는 제3 제어 신호(CS3)가 타이밍 컨트롤러(200)의 디더링 오프를 지시하면 제1 디더링부(150)의 출력을 선택하고, 타이밍 컨트롤러(200)의 디더링 온을 지시하면 제2 디더링부(160)의 출력을 선택하여 공급한다.

제3 보상부(190)는 제1 제어 신호(CS1)가 포인트 결함 보상을 지시하면, 메모리(120)에 저장된 포인트 결함 정보(PD2, GD2, CD2)를 이용하여 포인트 결함에 표시될 데이터(Rm2, Gm2, Bm2)를 보상한다. 제3 보상부(190)는 정상 영역의 데이터는 보상없이 출력한다. 이러한 제3 보상부(190)에 대한 구체적인 구성은 후술하기로 한다.

타이밍 컨트롤러(200)는 부정형/정형 통합 보상 회로(100)로부터의 데이터(Rc, Gc, Bc)를 디더링 처리하는 디더링부(210), 디더링부(210)를 경유한 데이터와 디더링부(210)를 경유하지 않은 데이터를 선택적으로 출력하는 MUX(220)와, MUX(220)의 출력 데이터를 재정렬하여 도 1의 데이터 드라이버(310)로 출력하는 데이터 정렬부(230)와, 데이터 및 게이트 제어 신호(DDC, GDC)를 생성하여 도 1의 데이터 드라이버(310) 및 게이트 드라이버(320) 각각으로 출력하는 제어신호 생성부(240)를 구비한다.

타이밍 컨트롤러(200)의 디더링부(210)는 보상 회로(100)로부터의 입력 데이터(Rc1, Gc1, Bc1)를 제3 디더링 패턴을 이용하여 공간적 및 시간적으로 분산시켜서 휘도를 미세 조절한다. 예를 들면, 디더링부(210)은 보상 회로(100)에 내장된 제2 보상부(180)의 제1 디더링 패턴과 충돌을 방지하기 위한 제3 디더링 패턴을 이 용한다. 예를 들면, 제2 보상부(180)는 4*4 크기의 화소를 갖고, 계조값에 따라 디더값이 "1"인 화소 개수 및 위치가 서로 다른 다수의 제3 디더링 패턴을 이용한다. 디더링부(210)는 보상 회로(100)에서 입력된 데이터(Rc1, Gc1, Bc1) 각각의 10비트를 하위 2비트와 나머지 8비트로 분리한다. 그리고, 분리된 하위 2비트의 계조값에 따라 선택된 제2 디더링 패턴에서 "1" 또는 "0"의 제2 디더값을 선택하고, 선택된 제2 디더값을 나머지 8비트 중 최하위 비트에 가산하여서 각 8비트의 보상 데이터(Rc2, Gc2, Bc2)를 출력한다. 이때, 상기 보상 회로(100)의 제2 디더링부(160)에 입력된 데이터가 홀수 계조값이어서 제1 프레임과 제2 프레임에서 출력되는 10비트의 데이터가 1의 계조값 차이를 갖는 경우, 디더링부(210)에 입력된 데이터의 하위 2비트가 제1 프레임과 제2 프레임에서 서로 다르므로 서로 다른 하위 2비트의 계조값에 해당하는 제2 디더링 패턴에서 디더값이 선택된다. 이에 따라, 제2 보상부(180)의 제2 디더링부(160)에서 이용되는 제2 디더링 패턴과 상기 타이밍 컨트롤러(200)의 디더링부(210)에서 이용되는 제3 디더링 패턴의 조합으로 휘도가 미세 보상된다. 디더링부(210)에 대한 상세한 설명은 후술한다.

MUX(220)는 메모리(120)로부터의 제3 제어 신호(CS3)가 타이밍 컨트롤러(200)가 디더링 오프인 경우를 나타내면 디더링부(210)를 경유하지 않고 보상회로(500)로부터 바로 입력된 데이터(Rc1, Gc1, Bc1)를 데이터 정렬부(230)로 출력한다. 반면에, 상기 제3 제어 신호(CS3)가 타이밍 컨트롤러(600)가 디더링 온인 경우를 나타내면 MUX(220)는 제2 디더링부(160)의 출력(Rc2, Gc2, Bc2)을 데이터 정렬부(230)로 출력한다.

데이터 정렬부(230)는 MUX(220)로부터의 입력 데이터를 정렬하고, 정렬된 데이터(Ro, Go, Bo)를 도 1에 도시된 데이터 드라이버(310)로 출력한다.

제어신호 생성부(240)는 입력 동기신호(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 제어 신호(DDC)를 생성하여 데이터 드라이버(310)로 출력하고, 게이트 제어 신호(GDC)를 생성하여 게이트 드라이버(320)로 출력한다.

도 4는 도 2에 도시된 제1 보상부(130)의 내부 구성을 나타낸 블록도이다.

도 4에 도시된 제1 보상부(130)는 하나의 메모리(120)에 저장된 부정형/정형 결함 영역의 정보(PD1, CD1, GD1)를 이용하여 부정형/정형 결함 영역의 입력 데이터(Re, Ge, Be)를 보상하여 출력한다. 이를 위하여, 제1 보상부(130)는 좌표 산출부(260), 계조 판단부(132), 위치 판단부(134), 보상 데이터 선택부(136)와, 가산기(140), 감산기(142)와 MUX(138, 144)를 구비한다.

계조 판단부(132)는 입력 데이터(Re, Ge, Be) 각각의 계조값을 분석하고, 메모리(120)로부터 읽어들인 계조 구간 정보(GD1)에서 입력 데이터(Re, Ge, Be)가 각각 포함되는 계조 구간 정보를 선택하여 보상 데이터 선택부(136)로 출력한다. 계조 구간 정보(GD1)는 256계조를 감마 특성에 따라 6개의 계조 구간(계조 구간1: 30-70계조, 계조 구간2: 71-120계조 등) 또는 8개의 계조 구간으로 분할될 수 있다. 계조 판단부(132)는 다수의 계조 구간 정보 중 입력 데이터(Re, Ge, Be) 각각의 계조값이 포함되는 계조 구간 정보를 선택하여 보상 데이터 선택부(136)로 출력한다.

좌표 산출부(260)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 이네이블 신호(DE), 도트클럭(DCLK)을 이용하여 입력 데이터(Re, Ge, Be)의 화소 좌표(x, y)를 산출하여 출력한다. 이를 위하여, 좌표 산출부(260)는 가로 카운터(262), 세로 카운터(264), 제1 및 제2 좌표 산출부(266, 268), MUX(280)를 구비한다.

가로 카운터(262)는 데이터 이네이블 신호(DE)의 이네이블 기간에서 도트클럭(DCLK)을 카운팅하여 입력 데이터(Re, Ge, Be)에 대한 가로 방향에서의 화소 수를 출력한다.

세로 카운터(264)는 수직 동기 신호(Vsync)와 데이터 이네이블 신호(DE)가 동시에 이네이블된 기간에서 수평 동기 신호(Hsync)를 카운팅하여 입력 데이터(Re, Ge, Be)에 대한 세로 방향에서의 화소 수를 출력한다.

제1 좌표 산출부(266)는 가로 카운터(262)로부터의 화소 수를 입력 데이터(Re, Ge, Be)에 대한 x 좌표로, 세로 카운터(268)로부터의 화소 수를 입력 데이터(Re, Ge, Be)에 대한 y 좌표로 출력한다.

제2 좌표 산출부(268)는 가로 카운터(262)로부터부터의 화소 수를 입력 데이터(Re, Ge, Be)에 대한 y 좌표로, 세로 카운터(268)로부터의 화소 수를 입력 데이터(Re, Ge, Be)에 대한 x 좌표로 출력한다.

MUX(280)는 제1 제어 신호(CS1)가 지시하는 결함 영역의 종류에 따라 제1 좌표 산출부(266) 또는 제2 좌표 산출부(268)로부터의 입력 데이터(Re, Ge, Be)에 대한 화소 좌표(x, y)를 출력한다. 제1 제어 신호(CS1)가 부정형/세로 결함 영역을 지시하면 MUX(280)는 제1 좌표 산출부(266)로부터의 입력 데이터(Re, Ge, Be)에 대 한 화소 좌표(x, y)를 출력한다. 제2 제어 신호(CS2)가 가로 결함 영역을 지시하면 MUX(280)는 제2 좌표 산출부(268)로부터의 입력 데이터(Re, Ge, Be)에 대한 화소 좌표(x, y)를 출력한다.

위치 판단부(134)는 좌표 산출부(260)로부터의 입력 데이터(Re, Ge, Be)에 대한 화소 좌표(x, y)를 메모리(120)로부터의 부정형/정형 결함 영역에 대한 위치 정보(PD1)와 비교하여, 부정형/정형 결함 영역으로 검출되면 입력 데이터(Re, Ge, Be)에 해당하는 결함 영역의 위치 정보를 선택하여 보상 데이터 선택부(136)로 출력한다. 부정형/정형 결함 영역은 다수의 주보상 영역과 보조 보상 영역으로 분할되므로, 부정형/정형 결함 영역의 위치 정보(PD1)는 다수의 주보상 영역 및 보조 보상 영역 각각에 대한 위치 정보를 포함한다. 따라서, 위치 판단부(134)는 상기 다수의 보상 영역에 대한 위치 정보 중 입력 데이터(Re, Ge, Be)에 대한 화소 좌표(x, y)가 해당하는 보상 영역의 위치 정보를 선택하여 출력한다. 또한, 위치 판단부(134)는 부정형/정형 결함 영역의 검출 횟수(M)를 카운트하여서 MUX(138)로 출력한다.

보상 데이터 선택부(136)는 위치 판단부(134)에서 선택된 보상 영역의 위치 정보와, 계조 판단부(132)에서 선택된 계조 구간 정보에 응답하여 메모리(120)로부터의 보상 데이터(CD1) 중 입력 데이터(Re, Ge, Be)에 해당하는 보상 데이터를 선택하여 출력한다. 보상 데이터 선택부(136)는 부정형/정형 결함 영역에 대한 주보상 영역 및 보조 보상 영역의 각 위치에 따라 입력 데이터(Re, Ge, Be)가 해당하는 계조 구간에서의 보상 데이터를 선택하여 출력한다.

가산기(140)는 보상 데이터 선택부(136)로부터 출력된 보상 데이터와 입력 데이터(Re, Ge, Be)를 가산하여 출력한다. 감산기(142)는 보상 데이터 선택부(136)로부터 출력된 보상 데이터를 입력 데이터(Re, Ge, Be)에서 감산하여 출력한다.

MUX(138)는 위치 판단부(134)로부터의 부정형/정형 결함 영역의 검출 횟수(M)에 응답하여, 메모리(120)에 다수의 부정형/정형 결함 영역에 대한 순서에 맞추어 저장된 부호 정보(+, -)를 순차적으로 출력하여 가산기(140) 또는 감산기(142)의 출력을 선택하는 MUX(144)를 제어한다. MUX(144)는 MUX(138)로부터 공급된 부호 정보 따라 상기 가산기(140) 또는 감산기(142)의 출력을 선택하여 제2 보상부(180)로 공급한다.

도 5는 도 2에 도시된 제2 보상부(180)에서의 제1 디더링부(150)의 내부 구성을 나타낸 블록도이고, 도 6a 내지 도 6d는 제1 디더링부(150)에서 이용되는 8*32 화소의 크기를 갖는 다수의 제1 디더 패턴들을 나타낸 것이다.

도 5에 도시된 제1 디더링부(150)는 프레임 판단부(152), 위치 판단부(154), 디더값 선택부(156), 가산기(158)를 포함하고, 디더값 선택부(156)는 타이밍 컨트롤러(200)가 디더링을 수행하지 않는 경우, 즉 디더링 오프인 경우 적용되기 위하여 도 6a 내지 도 6d에 도시된 바와 같이 8*32 화소의 크기를 갖는 다수의 제1 디더 패턴들을 갖는다.

프레임 판단부(152)는 다수의 동기 신호(Vsync, Hsync, DE, DCLK) 중 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지하고, 감지된 프레임 수 정보를 디더값 선택부(156)로 출력한다.

위치 판단부(154)는 데이터 이네이블 신호(DE)의 이네이블 기간에 도트클럭(DCLK)을 카운팅하여 입력 데이터(Rm1, Gm1, Bm1)의 가로 위치를 감지하고, 수직 동기 신호(Vsync)와 데이터 이네이블 신호(DE)가 동시에 이네이블된 기간에서 수평 동기 신호(Vsync)를 카운팅하여 입력 데이터(Rm1, Gm1, Bm1)의 화소 세로 위치를 감지하며, 감지된 화소 위치 정보를 디더값 선택부(156)로 출력한다.

디더값 선택부(156)는 제1 보상부(130)에서 보상된 데이터(Rm1, Gm1, Bm1) 각각의 하위 3비트에 해당하는 계조값과, 프레임 판단부(152)로부터 입력된 프레임 수 정보와, 화소 위치 판단부(154)로부터 입력된 화소 위치 정보를 이용하여, 다수의 디더 패턴에서 해당되는 디더값(Dr, Dg, Db)을 선택하여 출력한다.

예를 들면, 디더값 선택부(156)는 도 6a 내지 도 6d에 도시된 바와 같이 8*32 크기를 갖고, 0, 1/8, 2/8, 3/8, 4/8, 5/8, 6/8, 7/8, 1의 계조값에 따라 디더값이 "1"(검은색)인 화소 수가 점진적으로 증가하도록 배열된 다수의 디더 패턴들을 룩-업 테이블 형태로 저장하고 있다(1의 계조값을 갖는 디더 패턴은 미도시). 또한, 동일한 계조값에 대해서도 디더값이 "1"인 화소들의 위치가 프레임 별로 다른, 즉 다수의 프레임(FRAME1~FRAME8) 각각에서 "1"의 화소 위치가 다른 다수의 디더 패턴들을 저장하고 있다. 다시 말하여, 디더값 선택부(156)은 계조별 및 프레임별로 서로 다른 다수의 디더 패턴들을 저장하고 있다. 디더 패턴들의 크기와 디더 패턴들 각각에서 디더값이 "1"인 화소의 위치는 설계자의 필요에 따라 다양하게 변화될 수 있다. 이러한 디더 패턴들에 의해 제1 보상부(130)에서 보상된 데이 터(Rm1, Gm1, Bm1)가 공간적 및 시간적으로 분산되므로 부정형/정형 결함 영역의 휘도차를 미세하게 보상할 수 있다.

도 7은 도 2에 도시된 제2 보상부(180)에서의 제2 디더링부(160)의 내부 구성을 나타낸 블록도이다.

도 7에 도시된 제2 보상부(180)는 프레임 판단부(182), 디더값 선택부(186), 가산기(188)를 구비한다.

프레임 판단부(182)는 다수의 동기 신호(Vsync, Hsync, DE, DCLK) 중 수직 동기 신호(Vsync)를 카운팅하여 홀수번째 프레임인지 짝수번째 프레임인지를 검출하고, 검출된 프레임 정보를 디더값 선택부(186)로 출력한다.

디더값 선택부(186)는 프레임 판단부(182)로부터 입력된 프레임 정보를 이용하여 1*1 화소 크기를 갖는 제1 디더링 패턴에서 "1" 또는 "0"의 디더값을 선택하여 출력하고, 프레임마다 교번적으로 디더값을 바꾸어 출력한다.

가산기(188)는 제1 보상부(130)로부터 입력된 데이터(Rm1, Gm1, Bm1) 각각의 11비트 최하위 1비트를 제거한 다음, 디더값 선택부(186)로부터 선택된 "1" 또는 "0"의 제1 디더값을 나머지 10비트의 최하위 비트에 가산하여서, 10비트의 보상 데이터(Rm2, Gm2, Bm2)를 출력한다. 그리고, 제2 프레임에서 상기 제1 프레임과 상반된 제1 디더값을 가산하여서 10비트의 보상 데이터(Rm2, Gm2, Bm2)를 출력한다. 이에 따라, 11비트의 입력 데이터에서 최하위 비트가 "1"인 홀수 계조값은 홀수번째 프레임(제1 프레임)과 짝수번째 프레임(제2 프레임)에서 출력되는 데이터가 1의 계조값 차이를 갖고, 최하위 비트가 "0"인 짝수 계조값은 제1 및 제2 프레임에서 동 일한 계조값을 갖는 10비트 데이터가 출력된다.

도 8은 도 2에 도시된 제3 보상부(190)를 나타낸다.

도 8에 도시된 제3 보상부(190)는 계조 판단부(192), 위치 판단부(194), 보상 데이터 선택부(196)와, 연산기(198)를 구비한다.

계조 판단부(192)는 포인트 결함 영역의 링크 화소에 공급될 입력 데이터(Rm2, Gm2, Bm2) 각각의 계조값을 분석하고, 메모리(120)로부터의 계조 구간 정보(GD2)에서 입력 데이터(Rm2, Gm2, Bm2)가 각각 포함되는 계조 구간 정보를 선택하여 보상 데이터 선택부(196)로 출력한다.

위치 판단부(194)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 이네이블 신호(DE), 도트클럭(DCLK) 중 적어도 하나의 동기 신호를 이용하여 입력 데이터(Rm2, Gm2, Bm2)의 화소 위치를 판단한다. 예를 들면, 위치 판단부(194)는 데이터 이네이블 신호(DE)의 이네이블 기간에 도트클럭(DCLK)을 카운팅하여 입력 데이터(Rm2, Gm2, Bm2))의 가로 위치를 감지하고, 수직 동기 신호(Vsync)와 데이터 이네이블 신호(DE)가 동시에 이네이블된 기간에서 수평 동기 신호(Hsync)를 카운팅하여 입력 데이터(Rm2, Gm2, Bm2))의 화소 세로 위치를 감지한다. 위치 판단부(194)는 감지된 입력 데이터(Rm2, Gm2, Bm2)의 화소 위치가 메모리(120)로부터의 포인트 결함 영역의 위치 정보(PD2)와 비교하여, 포인트 결함 영역으로 검출되면 감지된 화소 위치 정보를 보상 데이터 선택부(196)로 출력한다.

보상 데이터 선택부(196)는 계조 판단부(192)에서 선택된 계조 구간 정보와, 위치 판단부(194)에서 선택된 위치 정보에 응답하여 메모리(120)로부터의 보상 데 이터(CD2) 중 입력 데이터(Rm2, Gm2, Bm2)에 해당하는 보상 데이터를 선택하여 출력한다.

연산기(198)는 보상 데이터 선택부(196)로부터 출력된 보상 데이터와 입력 데이터(Rm2, Gm2, Bm2)를 가감하여 출력한다.

도 9는 도 2에 도시된 타이밍 컨트롤러(200)에서의 디더링부(210)의 내부 구성을 나타낸 블록도이고, 도 10은 도 9에 도시된 디더링부(210)에서 이용되는 제3 디더링 패턴을 나타낸 것이다.

도 9에 도시된 디더링부(210)는 위치 판단부(214), 디더값 선택부(216), 가산기(218)를 구비한다. 한편, 디더링부(210)가 FRC 디더링 방법을 이용하는 경우 프레임 판단부(212)를 추가로 구비한다.

프레임 판단부(212)는 다수의 동기 신호(Vsync, Hsync, DE, DCLK) 중 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지하고, 감지된 프레임 수 정보를 디더값 선택부(216)로 출력한다.

위치 판단부(214)는 상기 다수의 동기 신호(Vsync, Hsync, DE, DCLK) 중 적어도 하나를 이용하여 입력 데이터(Rc1, Gc1, Bc1)의 화소 위치를 감지한다. 예를 들면, 데이터 이네이블 신호(DE)의 이네이블 기간에 도트클럭(DCLK)을 카운팅하여 입력 데이터(Rm1, Gm1, Bm1)의 가로 위치를 감지하고, 수직 동기 신호(Vsync)와 데이터 이네이블 신호(DE)가 동시에 이네이블된 기간에서 수평 동기 신호(Vsync)를 카운팅하여 입력 데이터(Rc1, Gc1, Bc1)의 화소 세로 위치를 감지하며, 감지된 화소 위치 정보를 디더값 선택부(216)로 출력한다.

디더값 선택부(216)는 보상 회로(100)의 출력 데이터(Rc1, Gc1, Bc1) 각각의 일부 하위 비트에 해당하는 계조값과, 위치 판단부(214)로부터 입력된 화소 위치 정보를 이용하여, 다수의 디더링 패턴에서 해당되는 디더값(Dr, Dg, Db)을 선택하여 출력한다. 한편, 디더값 선택부(216)가 FRC 디더링 방법으로 디더값(Dr, Dg, Db)을 선택하는 경우 프레임 판단부(162)로부터 입력된 프레임 수 정보를 추가로 이용한다.

디더값 선택부(216)는 설계자에 의해 미리 저장된 다수의 제3 디더링 패턴들을 저장하고 있다. 예를 들면, 디더값 선택부(216)는 도 10에 도시된 바와 같이 4*4 화소 크기를 갖고, 1/4, 2/4, 3/4, 4/4의 계조값에 따라 디더값이 "1"(도트)인 화소 수가 점진적으로 증가하도록 배열된 4개의 제2 디더링 패턴들을 룩-업 테이블 형태로 저장하고 있다. 한편, FRC 디더링 방법을 이용하는 경우 동일한 계조값에 대해서도 디더값이 "1"인 화소들의 위치가 프레임 별로 다른 다수의 제2 디더링 패턴들을 더 저장할 수 있다. 제2 디더링 패턴들의 크기와 디더링 패턴들 각각에서 디더값이 "1"인 화소의 위치는 설계자의 필요에 따라 다양하게 변화될 수 있다.

디더링부(210)는 보상 회로(100)에서 입력된 데이터(Rc1, Gc1, Bc1) 각각의 10비트를 하위 2비트와 나머지 8비트로 분리하여, 하위 2비트는 디더값 선택부(216)로 공급하고, 나머지 8비트는 가산기(218)로 공급한다. 디더값 선택부(216)는 도 9와 같은 제2 디더링 패턴들 중에서 상기 분리된 하위 2비트의 계조값 해당하는 하나의 디더링 패턴을 선택하고, 선택된 디더링 패턴에서 위치 판단부(214)로부터의 화소 위치 정보를 이용하여 입력 데이터(Rc1, Gc1, Bc1) 각각의 화소 위치 에 해당하는 1비트씩의 디더값(Dr, Dg, Db)을 선택하여 가산기(218)로 출력한다.

가산기(218)는 입력 데이터(Rc1, GC1, Bc1) 각각의 하위 2비트와 분리된 상위 8비트와, 디더값 선택부(216)에서 선택된 디더값(Dr, Dg, Db)을 가산하여 8비트의 보상 데이터(Rc2, Gc2, Bc2)를 출력한다.

이때, 상기 보상 회로(100)의 제2 보상부(180)에 입력된 데이터가 홀수 계조값이어서 제1 프레임과 제2 프레임에서 출력되는 10비트의 데이터가 1의 계조값 차이를 갖는 경우, 디더링부(210)에 입력된 데이터의 하위 2비트가 제1 프레임과 제2 프레임에서 서로 다르므로 서로 다른 하위 2비트의 계조값에 해당하는 제3 디더링 패턴에서 디더값이 선택된다. 이에 따라, 제2 보상부(180)의 제2 디더링부(160)에서 이용되는 제2 디더링 패턴과 상기 타이밍 컨트롤러(200)의 디더링부(210)에서 이용되는 제3 디더링 패턴의 조합으로 휘도가 미세 보상된다.

이와 같이, 본 발명에 실시예에 따른 액정 표시 장치는 부정형/정형 통합 보상 회로(100)를 이용하여 결함 영역의 종류에 관계없이 부정형 결함 영역 및/또는 정형 경함 영역의 데이터를 보상할 수 있다.

한편, 본 발명에서는 메모리(120)의 용량 감소를 위해 도 11과 같이 부정형 결함 영역 다수의 주보상 영역과 다수의 보조 보상 영역을 설정하는 좌표를 모두 저장하지 않고, 다음과 같이 필요한 x 좌표와 y 좌표를 선별하여 저장할 수 있다.

도 11은 1개의 부정형 결함 영역을 보상하기 위해 설정된 10개의 주보상 영역(M1-M10)과, 10개 주보상 영역의 상하좌우 측에 설정된 22개의 보조 보상 영역(S1-S22)을 예를 들어 나타낸 것이다.

도 11에서 10개의 주보상 영역(M1-M10)과 22개의 보조 보상 영역(S1-S22)을 위치를 각각 설정하기 위해서는 총 57개의 (x,y) 좌표가 필요하다. 그러나, 주보상 영역(M1-M10)과 보조 보상 영역(S1-S22)은 x좌표 또는 y좌표가 동일해서 서로 중복되는 부분이 있다. 따라서, 상측 보조 보상 영역(S1-S10)과 좌우측 보조 보상 영역(S21, S22)에 대해서는 주보상 영역(M1-M10)과 중복되지 않는 x좌표 또는 y좌표만 선택하여 저장한다. 한편, 메모리에서 부정형 결함의 보상 영역의 위치 정보에 할당된 저장 공간을 정형 결함의 보상 영역과도 공유하기 위하여, 하측 보조 보상 영역(S11-S20)에 대해서는 주보상 영역(M1-M10)과 좌표가 중복되더라도 별개로 설정한다. 이 경우, 1개의 부정형 결함 영역에 대한 보상 영역들의 위치 정보를 저장하는 공간에 2개의 정형 결함 영역에 대한 보상 영역들의 위치 정보를 저장할 수 있다.

구체적으로, 10개의 주보상 영역(M1-M10) 및 2개의 좌우 보조 보상 영역(S21, S22)에 대한 좌우 경계선 위치를 지시하는 13개의 x1 좌표(x1_0, x1_1, x1_2, ..., x1_9, x1_10, x1_11, x1_12)와, 상하 경계선 위치를 지시하는 10개의 y1 좌표(y1_1, y1_2, ..., y1_9, y1_10) 및 10개의 y2 좌표(y2_1, y2_2, ..., y2_9, y2_10)가 설정된다. 그리고, 상측에 위치하는 10개의 보조 보상 영역(S1-S10)에 대한 상측 경계선 위치를 지시하는 10개의 y0 좌표(y0_1, y0_2, ..., y0_9, y0_10)가 설정된다.

그리고, 하측 보조 보상 영역(S11-S20)에 대한 좌우 경계선 위치를 지시하는 11개의 x3 좌표(x3_1, x3_2, ..., x3_9, x3_10, x3_11)와, 상하 경계선 위치를 지 시하는 10개의 y3 좌표(y3_1, y3_2, ..., y3_9, y3_10) 및 10개의 y4 좌표(y4_1, y4_2, ..., y4_9, y4_10)가 설정된다. 여기서, 하측 보조 보상 영역(S11-S20)의 좌우 경계선 위치를 지시하는 11개의 x3 좌표(x3_1, x3_2, ..., x3_9, x3_10, x3_11)는 상기 10개의 주보상 영역(M1-M10)의 좌우 경계선 위치를 지시하는 11개의 x1 좌표(x1_1, x1_2, ..., x1_9, x1_10, x1_11)와 동일하다. 또한, 하측 보조 보상 영역(S11-S20)의 상측 경계선 위치를 지시하는 10개의 y3 좌표(y3_1, y3_2, ..., y3_9, y3_10)는 상기 주보상 영역(M1-M10)의 하측 경계선 위치를 지시하는 y2 좌표(y2_1, y2_2, ..., y2_9, y2_10)에 1을 추가하여 설정한다. 이렇게 주보상 영역(M1-M10)과 중복된 x 좌표 및 y 좌표가 있지만, 하측 보조 보상 영역(S11-S20)에 대한 위치 정보를 주보상 영역(M1-M10)과 별개로 설정함으로써, 1개의 부정형 결함에 대한 보상 영역들의 위치 정보를 저장하는 공간에 2개의 정형 결함 영역에 대한 보상 영역들의 위치 정보를 저장할 수 있다.

이에 따라, 1개의 부정형 결함 영역을 분할한 다수의 보상 영역에 대한 위치 정보를 지시하는 총 57개의 (x,y) 좌표 중 24개의 x 좌표와, 50개의 y 좌표만 저장하면 되므로 위치 정보의 저장 공간을 줄일 수 있다. 또한, 하측 보조 보상 영역(S11-S20)의 위치 정보는 주보상 영역(M1-M10)과 별개로 저장함으로써, 도 3a에 도시된 1개의 부정형 결함 영역에 대한 보상 영역들의 위치 정보를 저장하는 공간에 도 3b에 도시된 2개의 정형 결함 영역에 대한 보상 영역들의 위치 정보를 저장할 수 있다.

이를 위하여, 부정형 결함의 보상 영역들의 위치 정보에 대한 변수와, 정형 결함의 보상 영역들의 위치 정보에 대한 변수가 통일된다. 도 3a에 있어서, 1개의 부정형 결함을 보상하기 위해 할당된 10개의 주보상 영역(M1-M10)과, 22개의 보조 보상 영역(S1-S22)의 위치 정보는, 도 11에서 전술한 바와 같이 24개의 x 좌표와, 50개의 y 좌표로 설정되어서 메모리에 저장된다. 도 3b에 있어서, 첫번째 정형 결함을 보상하기 위해 할당된 10개의 보상 영역에 대한 위치 정보는 13개의 x 좌표와, 30개의 y 좌표로 설정되고, 두번째 정형 결함을 보상하기 위해 할당된 10개의 보상 영역에 대한 위치 정보는 11개의 x 좌표와, 20개의 y 좌표로 설정된다. 첫번째 정형 결함을 보상하기 위해 10개의 보상 영역은, 두번째 정형 결함의 보상 영역들과 같이 11개의 x 좌표 및 20개의 y 좌표만 필요하지만, 도 3a와의 변수 통일을 위해 가상으로 2개의 x좌표와 10개의 y좌표를 더 설정한다. 이에 따라, 도 3b에 도시된 2개의 정형 결함의 보상 영역들에 대한 위치 정보의 변수가 24개의 x 좌표와 50개의 y 좌표로 설정되어서, 도 3a에 도시된 1개의 부정형 결함의 보상 영역들에 대한 위치 정보 영역의 변수와 동일하므로, 부정형 결함의 보상 영역들에 대한 위치 정보를 저장하는 공간과, 정형 결함의 보상 영역들에 대한 위치 정보를 저장하는 공간을 서로 공유할 수 있다.

이와 같이, 본 발명에서는 1개의 부정형 결함에 대한 보상 영역들의 위치 정보 변수와, 2개의 정형 결함에 대한 보상 영역들의 위치 정보 변수를 통일함으로써, 1개의 부정형 결함에 대한 보상 영역들의 위치 정보를 저장하는 공간에 2개의 정형 결함 영역에 대한 보상 영역들의 위치 정보를 저장할 수 있다. 이 결과, 부정형/정형 결함의 구분없이 1개의 메모리를 공용할 수 있고, 부정형 결함의 보상 영역들과 정형 결함의 보상 영역들이 위치 정보를 저장하는 공간을 공유할 수 있으므로, 부정형 결함 및 정형 결함의 보상 영역에 대한 위치 정보를 각각 다른 주소 또는 별개의 메모리에 저장하는 경우 보다 메모리의 용량을 감소시킬 수 있다.

한편, 상술한 본 발명의 실시예에 따른 데이터 보상 회로는 액정 표시 장치 뿐만 아니라, OLED, PDP 등과 같은 다른 영상 표시 장치에도 적용될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 본 발명의 실시 예에 따른 액정 표시 장치를 나타낸 도면.

도 2는 도 1에 도시된 부정형/정형 통합 보상 회로 및 타이밍 컨트롤러의 내부 블록도.

도 3a 및 도 3b는 부정형 결함 영역 및 정형 결함 영역에 대한 다수의 보상 영역을 나타낸 도면.

도 4는 도 2에 도시된 제1 보상부의 내부 블록도.

도 5는 도 4에 도시된 제2 보상부에서의 제1 디더링의 내부 블록도.

도 6a 내지 도 6d는 도 5에 도시된 디더값 선택부에 저장된 8*32 화소 크기의 제1 디더링 패턴을 나타낸 도면.

도 7은 도 4에 도시된 제2 보상부에서의 제2 디더링의 내부 블록도.

도 8은 도 2에 도시된 제3 보상부의 내부 블록도.

도 9는 도 2에 도시된 타이밍 컨트롤러에서의 디더링부의 내부 블록도.

도 10은 도 9에 도시된 디더값 선택부에 저장된 4*4 화소 크기의 제3 디더링 패턴을 나타낸 도면.

도 11은 도 3a에 도시된 부정형 결함 영역에 대한 다수의 주보상 영역과 보조 보상 영역의 생성 좌표를 나타낸 도면.

Claims

표시 패널과;

상기 표시 패널의 부정형 및 정형 결함 영역을 보상하기 위한 부정형/정형 결함 정보를 저장한 메모리와;

상기 메모리의 부정형/정형 결함 정보를 이용하여 상기 부정형/정형 결함 영역의 데이터를 보상하는 제1 보상부와; 상기 제1 보상부에서 보상된 데이터를 제1 및 제2 디더링 패턴 중 어느 하나를 이용하여 미세 보상하는 제2 보상부를 포함하고, 정상 영역의 데이터는 보상없이 공급하는 부정형/정형 통합 보상회로와;

상기 부정형/정형 통합 보상 회로의 출력 데이터를 상기 제1 및 제2 디더링 패턴과 다른 제3 디더링 패턴을 이용하여 미세 조절하는 디더링부를 포함하는 타이밍 컨트롤러와;

상기 타이밍 컨트롤러의 제어에 의해 상기 표시 패널을 구동하는 패널 구동부를 구비하고;

상기 제2 보상부는

상기 제1 디더링 패턴을 이용하는 제1 디더링부와;

상기 제1 디더링 패턴보다 크기가 작은 상기 제2 디더링 패턴을 이용하는 제2 디더링부와;

상기 타이밍 컨트롤러의 디더링 온/오프에 응답하여 상기 제1 및 제2 디더링부 중 어느 하나의 출력을 선택하여 출력하는 멀티플렉서를 구비하고;

상기 멀티플렉서는 상기 타이밍 컨트롤러가 디더링 오프일 때 상기 제1 디더링부의 출력을 선택하여 출력하고, 상기 타이밍 컨트롤러가 디더링 온일 때 상기 제2 디더링부의 출력을 선택하여 출력하는 것을 특징으로 하는 영상 표시 장치.
청구항 1에 있어서,

상기 메모리는

상기 부정형/정형 결함 영역을 분할한 다수의 보상 영역에 대한 위치 정보와, 전체 계조값을 분할한 다수의 계조 구간 정보와, 상기 다수의 보상 영역 각각에 대한 보상 데이터를 포함하는 상기 부정형/정형 결함 정보와,

표시 결함의 보상 유무를 지시하는 제1 비트와, 표시 결함의 종류를 지시하는 제2 비트와, 포인트 결함 보상 유무를 지시하는 제3 비트를 포함하는 제1 제어 신호와;

다수의 부정형/정형 결함 영역에 대한 순서에 맞추어 상기 보상 데이터의 가산 또는 감산을 지시하는 다수의 부호 정보를 포함하는 제2 제어 신호와;

상기 타이밍 컨트롤러의 디더링 온/오프를 지시하는 제3 제어 신호를 저장하는 것을 특징으로 하는 영상 표시 장치.
청구항 2에 있어서,

상기 제1 보상부는

입력 데이터를 비트 확장하여 출력하는 비트 확장부와;

상기 입력 데이터에 대한 화소 좌표를 산출하는 좌표 산출부와;

상기 메모리로부터의 상기 계조 구간 정보를 이용하여 상기 비트 확장부로부터의 입력 데이터에 해당하는 계조 구간 정보를 선택하여 출력하는 계조 판단부와;

상기 좌표 산출부로부터의 화소 좌표와, 상기 메모리로부터의 상기 부정형/정형 결함 영역에 대한 다수의 보상 영역의 위치 정보를 이용하여, 상기 입력 데이터에 해당하는 보상 영역의 위치 정보 및 부정형/정형 결함 영역의 검출 횟수를 출력하는 위치 판단부와;

상기 계조 판단부로부터의 상기 계조 구간 정보와 상기 위치 판단부로부터의 해당 위치 정보를 이용하여 상기 메모리로부터의 상기 보상 데이터 중 상기 입력 데이터에 해당하는 보상 데이터를 선택하여 출력하는 보상 데이터 선택부와;

상기 보상 데이터 선택부로부터의 보상 데이터를 상기 비트 확장부로부터의 입력 데이터와 가산하는 가산기와;

상기 보상 데이터를 상기 입력 데이터에서 감산하는 감산기와;

상기 위치 판단부로부터 검출된 상기 정형 결함 영역의 검출 횟수에 따라 상기 메모리로부터의 상기 제2 제어 신호에 포함된 다수의 부호 정보를 순차적으로 출력하는 제1 멀티플렉서와;

상기 제1 멀티플렉서에서 선택된 부호 정보에 따라 상기 가산기 및 감산기 중 어느 하나의 출력을 선택하는 제2 멀티플렉서를 구비하는 것을 특징으로 하는 영상 표시 장치.
청구항 3에 있어서,

상기 좌표 산출부는

상기 입력 데이터에 대한 가로 방향에서의 화소 수를 검출하는 가로 카운터와;

상기 입력 데이터 대한 세로 방향에서의 화소 수를 검출하는 세로 카운터와;

상기 가로 카운터로부터의 화소 수를 상기 입력 데이터에 대한 x 좌표로, 상기 세로 카운터로부터의 화소 수를 상기 입력 데이터에 대한 y 좌표로 출력하는 제1 좌표 산출부와;

상기 세로 카운터로부터의 화소 수를 상기 입력 데이터에 대한 x 좌표로, 상기 가로 카운터로부터의 화소 수를 상기 입력 데이터에 대한 y 좌표로 출력하는 제2 좌표 산출부와;

상기 제1 제어 신호가 부정형/세로 결함 영역을 지시하면 상기 제1 좌표 산출부의 출력 좌표를, 가로 결함 영역을 지시하면 상기 제2 좌표 산출부의 출력 좌표를 선택하여 상기 위치 판단부로 공급하는 멀티플렉서를 구비하는 것을 특징으로 하는 영상 표시 장치.
청구항 1에 있어서,

상기 제1 디더링부는 상기 제1 보상부로부터의 N(N은 양의 정수)비트 입력 데이터를 상기 제1 디더링 패턴을 이용한 디더링 처리로 최하위 3비트가 감소된 N-3비트 데이터를 출력하고;

상기 제2 디더링부는 상기 제1 보상부로부터의 N비트 입력 데이터를 상기 제2 디더링 패턴을 이용한 디더링 처리로 최하위 1비트가 감소된 N-1비트 데이터를 출력하고;

상기 타이밍 컨트롤러의 디더링부는 상기 N-1비트 데이터를 상기 제3 디더링 패턴을 이용한 디더링 처리로 최하위 2비트가 감소된 N-3비트 데이터를 출력하고, 상기 제2 디더링 패턴과 제3 디더링 패턴의 조합으로 미세 보상값이 결정되며;

상기 제3 디더링 패턴의 크기는 상기 제1 디더링 패턴의 크기보다 작고, 상기 제2 디더링 패턴의 크기보다 큰 것을 특징으로 하는 영상 표시 장치.
청구항 5에 있어서,

상기 타이밍 컨트롤러는

상기 디더링 온/오프에 응답하여 상기 타이밍 컨트롤러의 디더링부의 출력 또는 상기 보상 회로의 출력을 선택하는 멀티플렉서를 추가로 포함하는 것을 특징으로 하는 영상 표시 장치.
청구항 1에 있어서,

상기 메모리는 상기 표시 패널의 포인트 결함에 대한 포인트 결함 정보를 추가로 포함하고,

상기 부정형/정형 통합 보상 회로는 상기 제2 보상부로부터의 입력 데이터를 상기 메모리로부터의 포인트 결함 정보를 이용하여 보상하는 제3 보상부를 추가로 구비하는 것을 특징으로 하는 영상 표시 장치.
청구항 2에 있어서,

상기 부정형 결함 영역은

상기 부정형 결함 영역을 가로 방향으로 분할한 다수의 주보상 영역과;

상기 다수의 주보상 영역의 상하좌우 측에 위치하는 다수의 보조 보상 영역 을 포함하고,

상기 다수의 주보상 영역과 보조 보상 영역은 동일한 가로 폭을 갖고, 상기 부정형 결함 영역의 산포 정도에 따라 세로 비율이 다르게 설정된 것을 특징으로 하는 영상 표시 장치.
청구항 2에 있어서,

상기 부정형 결함 영역의 다수의 보상 영역에 대한 위치 정보 변수와, 상기 정형 결함 영역의 다수의 보상 영역에 대한 위치 정보 변수가 서로 통일되어 저장된 것을 특징으로 하는 영상 표시 장치.
청구항 5에 있어서,

상기 제1 디더링 패턴은 8*32 화소 크기를 갖고,

상기 제2 디더링 패턴은 1*1 화소 크기를 갖고,

상기 제3 디더링 패턴은 4*4 화소 크기를 갖는 것을 특징으로 하는 영상 표시 장치.