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KR101344477B1 - 반도체 광소자 및 그 제조 방법 - Google Patents

반도체 광소자 및 그 제조 방법 Download PDF

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KR101344477B1 KR1020070005814A KR20070005814A KR101344477B1 KR 101344477 B1 KR101344477 B1 KR 101344477B1 KR 1020070005814 A KR1020070005814 A KR 1020070005814A KR 20070005814 A KR20070005814 A KR 20070005814A KR 101344477 B1 KR101344477 B1 KR 101344477B1
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Abstract

반도체 광소자 및 그 제조 방법이 개시된다.
개시된 반도체 광소자는 실리콘 기판; 상기 실리콘 기판 위에 구비된 Ⅲ-Ⅴ 반도체 이득층;을 포함하고, 상기 실리콘 기판 또는 반도체 이득층에 분산 브레그 그레이팅이 형성된다. 상기 분산 브레그 그레이팅에 의해 단일 모드의 광이 출력된다.

Description

반도체 광소자 및 그 제조 방법{Semiconductor optical device and method for manufacturing the same}
도 1은 종래의 반도체 광소자의 구조를 도시한 것이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 광소자를 도시한 것이다.
도 3a는 도 2의 Ⅲ-Ⅲ 단면도로서, 본 발명에 따른 반도체 광소자의 반도체 이득층에 분산 브레그 그레이팅이 형성된 예를 도시한 것이다.
도 3b는 본 발명에 따른 반도체 광소자의 실리콘 기판에 분산 브레그 그레이팅이 형성된 예를 도시한 것이다.
도 3c는 본 발명에 따른 반도체 광소자의 실리콘 기판에 분산 브레그 그레이팅이 불연속적으로 형성된 예를 도시한 것이다.
도 4는 본 발명에 따른 반도체 광소자를 이용한 파장 분할 다중화 시스템을 도시한 것이다.
도 5는 분산 브레그 그레이팅이 반도체 이득층에 형성된 반도체 광소자의 내부 광모드 프로필을 나타낸 것이다.
도 6a와 도 6b는 본 발명에 따른 반도체 광소자를 전기적으로 펌핑할 때 전극의 배치 예를 도시한 것이다.
도 7은 파장에 따른 흡수 계수를 도핑 레벨 별로 나타낸 것이다.
도 8은 격자 상수에 따른 밴드갭 에너지를 나타낸 것이다.
<도면 중 주요 부분에 대한 설명>
100...실리콘 기판, 101...제1 실리콘층
102...절연체층, 103...제2 실리콘층
105...리브 도파관, 107...이산화 실리콘층
120...반도체 이득층, 122...활성층
124...N 클레딩층, 126,128...분산 브레그 그레이팅
본 발명은 반도체 광소자와 그 제조 방법에 관한 것으로, 더욱 상세하게는 단일 모드로 발진되고, 직렬 저항이 작은 실리콘 기반의 반도체 광소자 및 그 제조 방법에 관한 것이다.
광통신의 발달로 정보량의 증대와 전송 속도의 고속화가 빠르게 진행되고 있다. 이와 더불어 컴퓨터의 속도도 매우 빨라지고, 트랜지스터의 크기는 점점 작아지고 있다. 트랜지스터의 크기가 작아짐에 따라 소자의 스위칭에 소모되는 시간보다 메탈 라인에서 광신호가 떠도는 시간이 증가하게 되어 연결 지연(interconnection delay)이 발생된다. 이러한 연결 지연 문제를 줄이기 위해 광전자 집적 회로(OEIC; Opto Electric Integrated Circuit) 분야가 활발히 연구되고 있다. 광전자 집적 회로 분야에서는 실리콘에 기반한 구동부에 화합물 반도체를 이 용하여 신호를 처리하는 이종 접합 방법이 많이 이용되고 있다.
하지만, 모든 부분을 실리콘으로 대체하는 것에 비해 이종 접합 광전자 집적 회로는 제작에 시간과 가격이 많이 필요하다. 따라서, 광원부, 변조부, 수광부 등을 실리콘으로 대체하려는 노력이 계속되고 있지만, 실리콘 광원의 개발은 어려운 점이 많다. 최근 화합물 반도체와 실리콘을 웨이퍼 이종 접합하여 실리콘에서 빛을 증폭시키는 방법을 이용하여 실리콘 광원을 구현하였다. 하지만, 이러한 방법을 이용한 레이저는 접합면에서 직렬 저항이 높은 단점이 있다. 더 나아가 상기 레이저는 스펙트럼이 다중 모드로 발진하기 때문에 파장 분할 다중화(WDA: Wavelength Division Multiplexing) 방식에 채용될 수 없는 큰 문제가 있다.
도 1은 SOI(SOI : Silicon On Insulator)(10) 위에 화합물 반도체 이득층(20)이 접합된 반도체 광소자의 구조를 도시한 것이다. SOI(10)의 상부에 있는 실리콘층을 에칭하여 Si 리브 도파관이 마련된다. 반도체 이득층(20)의 이득 매질로는 AlGaInAs가 사용되며, InP 층 위에 다중 양자 우물(MQW:Multi Quantum Well)층이 형성되고, 상부에는 InP 클레딩층이 형성된다. 펌프 레이저(30)와 반도체 광소자 사이에는 펌프 레이저(30)에서 방출되는 펌프 빔을 집광시키는 렌즈(25)가 배치된다.
활성층은 예컨대, 다중 양자 우물(MQW; Multi Quantum Well) 구조를 가지며, 제1파장(λ1)의 펌프 빔에 의해 여기되어 소정의 제2 파장(λ2)을 갖는 빔을 방출한다. 펌프 레이저(30)는 다중 양자우물에서 방출되는 빔의 제2파장 보다 짧은 제1 파장(λ1)의 펌프 빔으로 활성층을 여기시키는 역할을 한다.
펌프 레이저(30)에서 방출된 제1 파장(λ1)의 펌프 빔이 활성층에 입사하면, 상기 활성층이 여기되면서 특정의 제2 파장(λ2)의 빔을 방출하고, 방출된 빔은 리브 도파관에 결합된다. 그리고, 리브 도파관의 양쪽 거울면에서 공진되어 리브 도파관의 외부로 출력된다.
양자 우물층은 다수의 양자 우물(QW)과, 양자 우물 사이에 위치하는 베리어층과, 양자 우물(QW)의 상하면 상에 순서대로 적층되는 스트레인보상층을 포함한다. 상기 스트레인보상층은 양자우물층의 스트레인을 단계적으로 완화시켜 양자우물층의 스트레인으로 인한 구조적 결함이 발생되는 것을 방지할 수 있다. 활성층은 펌프 레이저로부터 공급되는 펌프 빔을 흡수함으로써 여기되어 빔을 방출한다.
이러한 구조를 전기 구동 방식에 응용시에 반도체 이득층과 SOI를 접합시키기 때문에 접합면에서 높은 저항이 발생되는 단점이 있다. 따라서, 이러한 접합 구조를 가지는 반도체 광소자로부터의 광효율이 낮다. 또한, 상기 반도체 광소자에서 발생되는 광은 다중 모드의 스펙트럼을 가지기 때문에 파장 분할 다중화 방식에 이용될 수 없는 단점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 창안된 것으로, 발진 파장을 단일 모드로 레이징시키는 실리콘 기반의 반도체 광소자를 제공하는 것을 목적으로 한다.
본 발명은 실리콘과 격자 상수가 메칭되는 이득 물질을 SOI에 성장시킴으로써 저항이 낮은 실리콘 기반의 반도체 광소자 및 그 제조 방법을 제공하는 것을 다른 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명은 실리콘 기판; 상기 실리콘 기판 위에 구비된 Ⅲ-Ⅴ 반도체 이득층;을 포함하고, 상기 실리콘 기판 또는 반도체 이득층에 분산 브레그 그레이팅이 형성된 것을 특징으로 하는 반도체 광소자를 제공한다.
상기 반도체 이득층은 실리콘과 격자 상수가 같은 이득 매질을 포함할 수 있다.
상기 이득 매질은 Ga(In)NAsP 또는 GaNAsP를 포함할 수 있다.
상기 분산 브레그 그레이팅은 홀로그래피 방법 또는 리소그래피 방법으로 형성될 수 있다.
상기 실리콘 기판은 제1실리콘층, 절연층, 및 제2실리콘층을 포함할 수 있다.
상기 제2 실리콘층에 복수의 이산화 실리콘층이 구비되고, 이웃하는 이산화 실리콘층 사이에 도파관이 형성될 수 있다.
상기 이산화 실리콘층은 이온 주입법 또는 열적 산화에 의해 형성될 수 있다.
상기 분산 브레그 그레이팅이 도파관의 상면 또는 측면에 형성될 수 있다.
상기 분산 브레그 그레이팅이 불연속적으로 형성될 수 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 광소자 제조 방법은 실리콘 기판 위에 Ⅲ-Ⅴ 반도체 이득층을 성장시키는 단계;
상기 실리콘 기판 또는 반도체 이득층에 분산 브레그 그레이팅을 형성하는 단계;를 포함한다.
이하, 본 발명의 바람직한 실시예에 따른 반도체 광소자 및 그 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
본 발명에 따른 반도체 광소자는 도 2를 참조하면 실리콘 기판(100) 위에 Ⅲ-Ⅴ 반도체 이득층(120)이 구비된 구조를 가지며, 상기 실리콘 기판(100) 또는 반도체 이득층(120)에 분산 브레그 그레이팅이 구비된다. 분산 브레그 그레이팅에 대해서는 도 3a 내지 도 3c를 참조하여 설명한다. 분산 브레그 그레이팅은 굴절률이 서로 다른 두 개의 반도체층이 발진 빔의 파장의 약 1/4n(n은 자연수) 두께로 교대로 반복하여 적층되는 구조를 가진다. 그레이팅의 구조 또한 굴절률이 서로 다른 두 개의 매질이 교번하여 배치되는 구조와 같으며, 이러한 분산 브레그 그레이팅을 통해 단일 모드의 광을 레이징할 수 있다.
상기 실리콘 기판(100)은 예를 들어, 제1실리콘층(101), 절연층(102), 및 제2실리콘층(103)이 순차적으로 적층되어 형성된 SOI 웨이퍼 구조를 가질 수 있다. 상기 반도체 이득층(120)은 실리콘과 유사한 격자 상수를 가지는 이득 매질로 형성될 수 있으며, 예를 들어, GaNAsP 또는 Ga(In)NAsP로 형성될 수 있다.
분산 브레그 그레이팅(126)은 도 3a에 도시된 바와 같이 반도체 이득층(120) 에 형성될 수 있다. 반도체 이득층(120)은 활성층(122), N형 클레딩층(124)을 포함하고, 활성층은 다중 양자 우물층으로 구성될 수 있다. 여기서, 상기 분산 브레그 그레이팅은 N형 클레딩층(124)에 형성될 수 있다. 또는, N형 클레딩층이 형성된 위치에 P형 클레딩층이 형성되고, P형 클레딩층에 분산 브레그 그레이팅이 형성될 수 있다. 여기서, 분산 브레그 그레이팅은 홀로그래피 방법 또는 리소그래피 방법으로 형성될 수 있다.
또는 도 3b에 도시된 바와 같이 실리콘 기판(100)에 분산 브레그 그레이팅(128)을 형성할 수 있다. 실리콘 기판에 대해 구체적으로 설명하면, 상기 실리콘 기판(100)이 SOI 웨이퍼로 구성될 수 있고, SOI 웨이퍼는 제1실리콘층(101), 절연층(102), 및 제2실리콘층(103)을 포함한다. 그리고, 상기 제2실리콘층(103)에 실리콘 리브 도파관(105)이 형성된다. 제2 실리콘층(103)에 산화 이온(oxide ion)을 주입하거나 열적 산화막(thermal oxide) 공정을 통해 제2 실리콘층(103)에 부분적으로 이산화 실리콘층(107)이 형성되고, 이산화 실리콘층(107) 사이에 리브 도파관(105)이 형성된다. 분산 브레그 그레이팅은 상기 리브 도파관(105)의 상면 또는 측면에 형성될 수 있다. 그리고, 상기 이산화 실리콘층(107)과 리브 도파관(105) 위에 실리콘과 격자 상수가 유사하거나 같은 Ⅲ-Ⅴ 반도체 물질을 성장하여 반도체 이득층을 형성한다.
본 발명에 따른 실리콘 기반의 반도체 광소자에서 분산 브레그 그레이팅을 통해 단일 모드의 광이 발진된다. 이와 같이 단일 모드로 발진하도록 만드는 것은 파장 분할 다중화나 add/drop 다중화에 필요하다. 다음, 도 3c에 도시된 바와 같이 분산 브레그 그레이팅이 불연속적으로 형성되는 것도 가능하다.
한편, 본 발명에 따른 반도체 광소자를 이용하여 파장 분할 다중화를 구현할 수 있다. 도 4는 파장 분할 다중화 시스템을 도시한 것으로, 실리콘 기판(110)에 복수의 반도체 이득층(111)이 구비되고, 상기 실리콘 기판(110)과 반도체 이득층(111) 사이로부터 연장된 리브 도파관(112)이 광 변조기(113)에 결합된다. 상기 리브 도파관(112)에서 출사된 광은 광 변조기(113)에 의해 변조된다. 변조된 광은 멀티플렉서(114)를 통해 광섬유 또는 또 다른 도파관(115)에 결합된다. 상기 리브 도파관(112) 각각에 형성되는 브레그 그레이팅(126)(128)의 주기를 서로 달리함으로써 레이저 광의 파장을 변화시킬 수 있다. 그럼으로써, 하나의 Ⅲ-Ⅴ 반도체 물질을 성장하여 파장 분할 다중화가 가능하게 된다.
도 5는 분산 브레그 그레이팅이 반도체 이득층에 형성된 반도체 광소자의 내부 광모드 프로필을 나타낸 것이다. 여기서, 반도체 이득 매질의 구속 인자(confinement factor)가 5% 이내이고, 실리콘의 구속 인자가 50% 이상이다. 분산 브레그 그레이팅에서 그레이팅 주기에 맞는 파장의 광만이 생성 간섭(constructive interference)이 일어나고 다른 파장의 광은 상쇄된다. 예를 들어, 반도체 이득층은 이득 매질의 발진 파장이 1.55㎛가 되도록 성장하고, 분산 브레그 그레이팅의 주기를 1.55㎛로 형성할 수 있다.
그리고, 실리콘 기판에서 광 모드가 잘 구속되도록 이득 영역을 리브 도파관보다 굴절률이 낮은 물질로 형성하고, 리브 도파관은 SOI 웨이퍼 위에 형성한다. 리브 도파관의 굴절률이 이득 영역보다 크면 내부 필드(internal field)가 도파관 쪽으로 결합되어 실리콘 기판에서 광이 출력된다. 본 발명에 따른 반도체 광소자는 측면에서 광이 방출되는 에지형 레이저일 수 있다.
한편, 상기 실리콘 기판과 반도체 이득층은 서로 접합될 수 있으며 또는 실리콘 기판 상에 반도체 이득층이 성장될 수 있다. 또한, 본 발명에 따른 반도체 광소자는 광학적으로 여기되거나 전기적으로 여기되는 것이 가능하다. 광학적으로 여기하는 경우 펌프 레이저를 이용할 수 있다. 또한, 전기적으로 여기하는 경우 전극을 구비하여야 한다. 전극은 예를 들어 도 6a에 도시된 바와 같이 반도체 이득층(120) 위에 N-금속(130)을 형성하고, 실리콘 기판(100) 하부에 P-금속(132)을 증착하여 구비될 수 있다. 또는 그 반대로 형성되는 것도 가능하다. 도 6a에서는 제1 실리콘층(101)과 제2 실리콘층(103) 사이에 패턴화된 절연층(102)이 형성된 것을 보여 준다. 상기 절연층(102)은 예를 들어 이산화 실리콘층일 수 있다.
또는, 도 6b에 도시된 바와 같이 제1 실리콘층(101)과 절연층(102')의 양측에 P-금속(142)을 형성하고, 비아 홀(via hole)(141)을 통해 전극을 연결할 수도 있다. 상기 절연층(102')은 이산화 실리콘층으로 구성될 수 있으며, 패턴화되어 형성될 수 있다. P-금속은 증착 방식(evaporation) 또는 전기 도금 방식을 이용하거나 이들 방식을 혼용하여 형성할 수 있다. 이와 같이 비아 홀을 통해 전극을 연결함으로써 직렬 저항을 줄일 수 있다. 비아 홀을 형성하기 전에는 전자가 얇은 층을 통해 이동하기 때문에 직렬 저항이 높은 문제가 있다.
도 7은 도 6b와 같이 전극을 구성한 경우 파장에 따른 흡수 계수를 도핑 레벨 별로 도시한 것이다. 리브 도파관 쪽으로 전류가 흐를 때 저항을 낮추기 위해 도핑이 필요하다. 그런데, 도핑 부분이 광이 진행되는 경로 상에 있기 때문에 도핑에 의한 자유 캐리어의 흡수 문제가 발생될 수 있다. 여기서 도핑 레벨에 따라 흡수 계수의 변화량이 다름을 알 수 있다. 도 7을 참조하면, 일반적으로 반도체 광소자에서 사용되는 4번의 도핑 레벨(3.2*1017cm-3)에서 흡수가 적게 일어난다. 그러므로, 도핑에 대한 흡수 문제를 염려할 필요가 없다.
다음, 실리콘 기판과 반도체 이득층 사이의 경계면에서의 저항을 줄이기 위해, 실리콘 기판 위에 실리콘과 격자 상수가 실질적으로 같은 물질, 예를 들어 GaNAsP 또는 Ga(In)NAsP을 성장한다. 도 7은 격자 상수에 따른 밴드갭 에너지를 나타낸 것으로, 실리콘과 격자 상수가 같거가 유사한 물질을 보면 Ga(In)NAsP 또는 GaNAsP이다. 격자 상수가 같은 물질을 이용하여 성장함으로써 실리콘 기판과 반도체 이득층의 경계면에서의 저항을 감소시킬 수 있고, 대면적으로 제조가 가능해진다.
다음은 본 발명에 따른 반도체 광소자의 제조 방법에 대해 설명한다.
도 2를 참조하면, 실리콘 기판(100) 상에 Ⅲ-Ⅴ 반도체 이득층(120)을 성장한다. 상기 실리콘 기판(100)은 제1 실리콘층(101) 위에 절연층(102)과 제2 실리콘층(103)이 적층되어 형성된다. 그런 다음, 상기 제2 실리콘층(103)에 부분적으로 산화 이온을 주입하거나 열적 산화를 통해 복수의 이산화 실리콘층(107)을 형성한다. 그럼으로써, 이웃하는 이산화 실리콘층(107) 사이에 리브 도파관(105)이 형성된다.
그런 다음, 상기 리브 도파관(105)의 위 또는 옆에 분산 브레그 그레이팅을 형성한다. 그리고, 상기 이산화실리콘층 위에 반도체 이득층(120)을 성장한다. 먼저, 활성층으로서 다중 우물층(122)을 성장하고, 그 위에 N형 클레딩층(124)을 성장한다. 상기 다중 우물층(122)은 Ga(In)NAsp 으로 형성될 수 있으며, N형 클레딩층(124)은 Ga(In)NAsP로 형성될 수 있다.
한편, 분산 브레그 그레이팅을 리브 도파관(105)에 형성하는 대신 상기 클래딩층(124)에 형성하는 것도 가능하다. 또한, 분산 브레그 그레이팅은 그레이팅으로 형성하거나 홀로그래피로 형성할 수 있다. 본 발명의 반도체 광소자는 분산 브레그 그레이팅을 통해 단일 모드의 광을 출력함으로써 파장 분할 다중화 방식의 광 통신에 채용할 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 광소자는 실리콘 기반의 레이저를 제공하며, 실리콘 기판 또는 반도체 이득층에 분산 브레그 그레이팅을 구비하여 단일 모드의 광을 출력한다. 그럼으로써, 파장 분할 다중화 방식 또는 add/drop 다중화 방식의 광 통신에 유용하게 사용할 수 있다.
본 발명에 따른 반도체 광소자의 제조 방법은 실리콘 기판 위에 격자 상수가 실리콘과 유사한 반도체 이득층을 성장시켜 직렬 저항을 감소시키며, 더 나아가 대 면적 제조가 가능하다.
상기한 실시예들은 예시적인 것에 불과한 것으로, 당해 기술분야의 통상을 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다. 따라 서, 본 발명의 진정한 기술적 보호범위는 하기의 특허청구범위에 기재된 발명의 기술적 사상에 의해 정해져야만 할 것이다.

Claims (28)

  1. 실리콘 기판;
    상기 실리콘 기판 위에 구비된 Ⅲ-Ⅴ 반도체 이득층;을 포함하고,
    상기 실리콘 기판 또는 반도체 이득층에 분산 브레그 그레이팅이 형성되고,
    상기 실리콘 기판 상에 복수의 이산화 실리콘층이 구비되고, 이웃하는 이산화 실리콘층 사이에 도파관이 형성되고,
    상기 반도체 이득층이 Ga(In)NAsP 또는 GaNAsP를 포함하는 이득 매질을 포함하는 것을 특징으로 하는 반도체 광소자.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 반도체 이득층을 상기 실리콘 기판에 성장시키는 것을 특징으로 하는 반도체 광소자.
  5. 제 1항에 있어서,
    상기 분산 브레그 그레이팅은 홀로그래피 방법 또는 리소그래피 방법으로 형성되는 것을 특징으로 하는 반도체 광소자.
  6. 제 1항에 있어서,
    상기 실리콘 기판은 제1실리콘층, 절연층, 및 제2실리콘층을 포함하는 것을 특징으로 하는 반도체 광소자.
  7. 삭제
  8. 제 1항에 있어서,
    상기 이산화 실리콘층은 이온 주입법으로 형성되는 것을 특징으로 하는 반도체 광소자.
  9. 제 1항에 있어서,
    상기 분산 브레그 그레이팅은 열적 산화에 의해 형성되는 것을 특징으로 하는 반도체 광소자.
  10. 제 1항에 있어서,
    상기 분산 브레그 그레이팅이 도파관의 상면 또는 측면에 형성되는 것을 특징으로 하는 반도체 광소자.
  11. 제 10항에 있어서,
    상기 분산 브레그 그레이팅이 불연속적으로 형성된 것을 특징으로 하는 반도체 광소자.
  12. 제 1항에 있어서,
    상기 반도체 이득층 위에 N 금속을 형성하고, 실리콘 기판의 아래에 P 금속을 형성한 것을 특징으로 하는 반도체 광소자.
  13. 제 1항에 있어서,
    상기 반도체 이득층 위에 P 금속을 형성하고, 실리콘 기판의 아래에 N 금속을 형성한 것을 특징으로 하는 반도체 광소자.
  14. 제 1항에 있어서,
    상기 실리콘 기판의 양측에 증착 방식(evaporation) 또는 전기 도금 방식을 이용하여 P 금속을 형성하고, 상기 P 금속에 비아 홀을 구비하여 전극을 연결하는 것을 특징으로 하는 반도체 광소자.
  15. 제 1항에 있어서,
    상기 실리콘 기판과 반도체 이득층이 접합되는 것을 특징으로 하는 반도체 광소자.
  16. 실리콘 기판 위에 Ⅲ-Ⅴ 반도체 이득층을 성장시키는 단계;
    상기 실리콘 기판 또는 반도체 이득층에 분산 브레그 그레이팅을 형성하는 단계; 및
    상기 실리콘 기판에 복수의 이산화 실리콘층을 구비하고, 이웃하는 이산화 실리콘층 사이에 도파관을 형성하는 단계;를 포함하고,
    상기 반도체 이득층은 Ga(In)NAsP 또는 GaNAsP를 포함하는 이득 매질을 포함하는 것을 특징으로 하는 반도체 광소자 제조 방법.
  17. 삭제
  18. 삭제
  19. 제 16항에 있어서,
    상기 분산 브레그 그레이팅은 홀로그래피 방법 또는 리소그래피 방법으로 형성되는 것을 특징으로 하는 반도체 광소자 제조 방법.
  20. 제 16항 또는 제 19항에 있어서,
    상기 실리콘 기판은 제1실리콘층, 절연층, 및 제2실리콘층을 포함하는 것을 특징으로 하는 반도체 광소자 제조 방법.
  21. 삭제
  22. 제 16항에 있어서,
    상기 이산화 실리콘층은 이온 주입법으로 형성되는 것을 특징으로 하는 반도체 광소자 제조 방법.
  23. 제 16항에 있어서,
    상기 분산 브레그 그레이팅은 열적 산화에 의해 형성되는 것을 특징으로 하는 반도체 광소자 제조 방법.
  24. 제 16항에 있어서,
    상기 분산 브레그 그레이팅이 도파관의 상면 또는 측면에 형성되는 것을 특징으로 하는 반도체 광소자 제조 방법.
  25. 제 16항에 있어서,
    상기 분산 브레그 그레이팅이 불연속적으로 형성된 것을 특징으로 하는 반도체 광소자 제조 방법.
  26. 제 16항에 있어서,
    상기 반도체 이득층 위에 N 금속을 형성하고, 실리콘 기판의 아래에 P 금속을 형성한 것을 특징으로 하는 반도체 광소자 제조 방법.
  27. 제 16항에 있어서,
    상기 반도체 이득층 위에 P 금속을 형성하고, 실리콘 기판의 아래에 N 금속을 형성한 것을 특징으로 하는 반도체 광소자 제조 방법.
  28. 제 16항에 있어서,
    상기 실리콘 기판의 양측에 증착 방식 또는 전기 도금 방식을 이용에 P 금속을 형성하고, 상기 P 금속층에 비아 홀을 구비하여 전극을 연결하는 것을 특징으로 하는 반도체 광소자 제조 방법.
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