KR101318035B1

KR101318035B1 - 필드 유도 반강자성 또는 강자성 커플링을 이용한 스핀 토오크 전달 셀 구조체

Info

Publication number: KR101318035B1
Application number: KR1020117012919A
Authority: KR
Inventors: 준 리우; 거테즈 샌두
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 2008-11-05
Filing date: 2009-10-22
Publication date: 2013-10-14
Also published as: US20100110783A1; US7944738B2; CN102203869B; US8218357B2; TW201027716A; KR20110095297A; CN102203869A; US20120275218A1; TWI397992B; US20110216581A1; US8665640B2; WO2010053713A1

Abstract

연자성층(104, 204, 254, 304, 354) 및 커플링층(106, 206, 256, 306, 356)을 포함하는 자기 메모리 셀(50) 및 메모리 셀(50)을 동작시키는 방법이 개시된다. 메모리 셀(50)은 자유 강자성층(108, 208, 258, 308, 358) 및 핀 강자성층(112, 212, 262, 312, 362)를 갖는 스택(52, 100, 200, 250, 300, 350)을 포함하고, 연자성층(104, 204, 254, 304, 354) 및 커플링층(106, 206, 256, 306, 356)은 스택(52, 100, 200, 250, 300, 350) 내의 층으로서 형성될 수 있다. 커플링층(106, 206, 256, 306, 356)은 자유 강자성층(108, 208, 258, 308, 358)이 연자성층(104, 204, 254, 304, 354)의 자화에 역평행한 방향으로 자화되도록 유도하는 반강자성 커플링을 일으키거나, 커플링층(106, 206, 256, 306, 356)은 자유 강자성층(108, 208, 258, 308, 358)이 연자성층(104, 204, 254, 304, 354)의 자화에 평행한 방향으로 자화되도록 유도하는 강자성 커플링을 일으킬 수 있다.

Description

필드 유도 반강자성 또는 강자성 커플링을 이용한 스핀 토오크 전달 셀 구조체{SPIN TORQUE TRANSFER CELL STRUCTURE UTILIZING FIELD-INDUCED ANTIFERROMAGNETIC OR FERROMAGNETIC COUPLING}

본 발명은 일반적으로 자기 랜덤 액세스 메모리에 관한 것으로, 특히, 스핀 토오크 전달 자기 랜덤 액세스 메모리(STT-MRAM)에 관한 것이다.

본 섹션은 이하에서 설명 및/또는 주장되는 본 발명의 다양한 형태에 관련될 수 있는 기술의 다양한 형태를 독자에게 소개하기 위하여 의도된 것이다. 본 설명은 독자에게 배경 정보를 제공하여 본 발명의 다양한 형태를 이해하는데 도움을 줄 것으로 믿는다. 따라서, 이 설명은 이러한 견지에서 읽어야 하며 종래 기술의 허용으로서 이해해서는 안된다.

자기 랜덤 액세스 메모리(MRAM)는 자기 저항에 기반한 비휘발성 컴퓨터 메모리 기술이다. MRAM은 휘발성 랜덤 액세스 메모리(RAM)와 여러 견지에서 다르다. MRAM은 비휘발성이기 때문에, MRAM은 메모리 장치가 파워 온되지 않을 때 메모리 내용을 유지할 수 있다. 비휘발성 RAM이 휘발성 RAM보다 일반적으로 느리지만, MRAM은 휘발성 RAM과 비교할만한 판독 및 기록 응답 시간을 갖는다. 전하로서 데이터를 저장하는 일반적인 RAM 기술과 달리, MRAM 데이터는 자기 저항 소자에 의해 저장된다. 일반적으로, 자기 저항 소자는 2개의 자성층으로 이루어지고, 이 자성층의 각각은 자화를 유지한다. 하나의 층(“핀층(pinned layer)”)의 자화는 그 자기 방향이 고정되어 있고, 다른 층(“자유층”)의 자화는 프로그래밍 전류에 의해 생성된 외부 자계에 의해 변할 수 있다. 따라서, 프로그래밍 전류의 자계는 2개의 자성층의 자기 방향이 평행이 되도록 하여 층들에 더 낮은 전기 저항(“0” 상태)을 부여하거나 2개의 자성층의 자기 방향이 역평행이 되도록 하여 층들에 더 높은 전기 저항(“1” 상태)을 부여한다. 자유층의 자기 방향의 스위칭 및 그 결과에 의한 자성층의 높은 또는 낮은 저항 상태는 일반적인 MRAM 셀의 기록 및 판독 동작을 위해 제공된다.

MRAM 기술은 비휘발성 및 빠른 응답 시간을 제공하지만, MRAM 셀은 확장성(scalability)에 한계가 있고 및 기록 장애에 민감하다. MRAM 자성층의 높은 저항 상태와 낮은 저항 상태 사이의 스위칭에 사용되는 프로그래밍 전류는 일반적으로 높다. 따라서, 다수의 셀이 MRAM 어레이에 배치되면, 하나의 메모리 셀로 향하는 프로그래밍 전류가 인접하는 셀의 자유 층 내에서 자계 변화를 유도할 수 있다. “절반-선택(half-select) 문제”로 알려진 기록 장애에 대한 이러한 가능성은 스핀 토오크 전달 기술을 이용하여 처리될 수 있다.

종래의 스핀 토오크 전달 MRAM(STT-MRAM) 셀은 2개의 자성층(하나의 핀층 및 하나의 자유층) 및 그들 사이의 절연층을 포함하는 자기 저항 데이터 저장 소자인 자기 터널 접합(magnetic tunnel junction; MTJ), 비트선, 워드선, 소스선 및 액세스 트랜지스터를 포함한다. 프로그래밍 전류는 일반적으로 액세스 트랜지스터 및 MTJ를 통해 흐른다. 핀층은 프로그래밍 전류의 전자 스핀을 분극하고, 토오크는 스핀 분극 전류가 MTJ를 통과함으로써 생성된다. 자유층 상에 토오크를 가함으로써 스핀 분극 전자 전류가 자유층과 상호작용한다. MTJ를 통과하는 스핀 분극 전자 전류의 토오크가 임계 스위칭 전류 밀도(J_c)보다 크면, 스핀 분극 전자 전류에 의해 가해지는 토오크는 자유층의 자화를 스위칭하기에 충분하다. 따라서, 자유층의 자화가 핀층에 평행하거나 역평행하게 정렬될 수 있고, MTJ의 저항 상태가 변한다.

STT-MRAM은 스핀 분극 전자 전류가 자기 저항 소자 내의 자유층을 스위칭하기 위한 외부 자계에 대한 필요성을 제거하기 때문에, MRAM보다 이로운 특성을 갖는다. 또한, 셀 크기가 감소함에 따라 프로그래밍 전류가 감소함으로써 확장성이 개선되고, 기록 장애 및 절반-선택 문제가 해결된다. 또한, STT-MRAM 기술은 높은 저항 상태와 낮은 저항 상태 사이의 더 높은 비율을 의미하는 더 높은 터널 자기 저항 비율을 허용하여 자기 영역 내의 판독 동작을 개선한다.

그러나, STT-MRAM 셀의 높은 프로그래밍 전류 밀도는 여전히 문제일 수 있다. 자성층의 높은 전류 밀도는 셀 내의 에너지 소비 및 층 내의 열적(thermal) 프로파일을 증가시켜, 셀의 완결성 및 신뢰성에 영향을 줄 수 있고, 각 셀에 대한 더 큰 실리콘 공간을 증가시킬 수 있다.

임의의 실시예는 하기의 상세한 설명 및 도면을 참조하여 설명한다.
도 1은 본 기술의 실시예에 따른 프로세서 기반 시스템의 블록도.
도 2는 본 발명의 실시예에 따라 제조된 메모리 셀을 갖는 메모리 어레이의 일부의 개략도.
도 3은 본 발명의 실시예에 따른 연자성층과 반강자성 커플링층을 갖는 STT-MRAM 셀 스택을 나타내는 도면.
도 4a 및 4b는 본 발명의 실시예에 따라 반강자성 커플링을 이용하여 상이한 전류 방향에 응답하는 2개의 STT-MRAM 셀 스택을 나타내는 도면.
도 5a 및 5b는 본 발명의 실시예에 따라 강자성 커플링을 이용하여 상이한 전류 방향에 응답하는 2개의 STT-MRAM 셀 스택을 나타내는 도면.

상술한 바와 같이, 스핀 토오크 전달 자기 랜덤 액세스 메모리(STT-MRAM)는 셀의 자기 터널 접합(MTJ) 내의 자유층의 자화를 스위칭함으로써 프로그래밍된다. 메모리 셀을 통과하는 전류 밀도가 임계 스위칭 전류 밀도보다 클 때 스위칭이 발생한다. 따라서, 셀을 프로그래밍하기 위하여, 프로그래밍 전류 밀도는 임계 스위칭 전류 밀도보다 약간만 높을 필요가 있다. 더 큰 프로그래밍 전류를 통과시키면 MTJ에서 에너지 소비 및 열적 프로파일을 증가시켜 셀의 완결성 및 신뢰성에 영향을 주기 때문에, 셀의 열적 안정성에 영향을 주지 않고 임계 스위칭 전류를 감소시키는 것이 바람직하다. 임계 스위칭 전류를 감소시키면 셀을 프로그래밍할 때 더 작은 전류로 자유층을 스위칭할 수 있다. 다음의 설명은 본 기술의 실시예에 따른 시스템, 장치 및 그 시스템 및 장치의 동작을 설명한다.

도 1은 일반적으로 참조 번호(10)로 지정된 프로세서 기반 시스템을 나타낸다. 후술하는 바와 같이, 시스템(10)은 본 기술의 실시예에 따라 제조된 다양한 전자 장치를 포함할 수 있다. 시스템(10)은 컴퓨터, 페이저, 셀룰러 폰, 전자 수첩(personal organizer), 제어 회로 등의 다양한 유형 중의 임의의 것일 수 있다. 일반적인 프로세서 기반 시스템에서, 마이크로프로세서 등의 하나 이상의 프로세서(12)는 시스템 기능의 프로세싱 및 시스템(10) 내의 요청을 제어한다. 후술하는 바와 같이, 프로세서(12) 및 시스템(10)의 다른 구성요소는 본 기술의 실시예에 다라 제조되는 저항성 메모리 장치를 포함할 수 있다.

시스템(10)은 일반적으로 전원(14)을 포함한다. 예를 들어, 시스템(10)이 휴대용 시스템인 경우, 전원(14)은 연료 전지, 파워 소기(scavenging) 장치, 영구 배터리, 교체 배터리, 및/또는 재충전 배터리를 포함하는 것이 바람직하다. 전원(14)은 또한 AC 어댑터를 포함하여 시스템(10)이 예를 들어 벽에 있는 콘센트에 꽂히도록 할 수 있다. 전원(14)은 또한 DC 어댑터를 포함하여 시스템(10)이 예를 들어 차량용 시가렛 라이터에 꽂히도록 할 수 있다.

시스템(10)이 수행하는 기능에 따라 다른 다양한 장치가 프로세서(12)에 결합될 수 있다. 예를 들어, 사용자 인터페이스(16)가 프로세서(12)에 결합될 수 있다. 사용자 인터페이스(16)는 예를 들어 버튼, 스위치, 키보드, 라이트 펜, 마우스, 디지타이저, 및 스타일러스 및/또는 음성 인식 시스템을 포함할 수 있다. 또한, 디스플레이(18)가 프로세서(12)에 결합될 수 있다. 디스플레이(18)는 예를 들어 LCD, SED 디스플레이, CRT 디스플레이, DLP 디스플레이, 플라즈마 디스플레이, OLED 디스플레이, LED, 및/또는 오디오 디스플레이를 포함할 수 있다. 또한, RF 서브시스템/베이스밴드 프로세서(20)가 프로세서(12)에 결합될 수 있다. RF 서브시스템/베이스밴드 프로세서(20)는 RF 수신기 및 RF 송신기(미도시)에 결합된 안테나를 포함할 수 있다. 하나 이상의 통신 포트(22)가 또한 프로세서(12)에 결합될 수 있다. 통신 포트(22)는 예를 들어 모뎀, 프린터, 컴퓨터 등의 하나 이상의 주변 장치(24) 또는 근거리 통신망, 리모트 에어리어 네트워크, 인트라넷, 또는 인터넷 등의 네트워크에 결합될 수 있다.

프로세서(12)는 일반적으로 메모리에 저장된 소프트웨어 프로그램을 구현함으로써 시스템(10)을 제어한다. 소프트웨어 프로그램은 예를 들어 오퍼레이팅 시스템, 데이터베이스 소프트웨어, 드래프팅 소프트웨어, 워드 프로세싱 소프트웨어, 및/또는 비디오, 포토, 또는 사운드 편집 소프트웨어를 포함할 수 있다. 메모리는 프로세서(12)에 동작가능하게 결합되어 다양한 프로그램을 저장하고 실행가능하게 한다. 예를 들어, 프로세서(12)는 스핀 토오크 전달 자기 랜덤 액세스 메모리(STT-MRAM), 자기 랜덤 액세스 메모리(MRAM), 동적 랜덤 액세스 메모리(DRAM) 및/또는 정적 랜덤 액세스 메모리(SRAM)를 포함할 수 있는 시스템 메모리(26)에 결합될 수 있다. 시스템 메모리(26)는 휘발성 메모리, 비휘발성 메모리 또는 그 조합을 포함할 수 있다. 시스템 메모리(26)는 일반적으로 커서 동적으로 로딩된 애플리케이션 및 데이터를 동적으로 저장할 수 있다. 임의의 실시예에서, 시스템 메모리(26)는 후술하는 STT-MRAM 장치를 포함할 수 있다.

프로세서(12)는 또한 비휘발성 메모리(28)에 결합될 수 있으며, 이것은 시스템 메모리(26)가 반드시 휘발성이라는 것을 시사하는 것이 아니다. 비휘발성 메모리(28)는 시스템 메모리(26)와 결합하여 사용될 STT-MRAM, MRAM, EPROM 또는 저항성 판독 전용 메모리(RROM) 등의 판독 전용 메모리(ROM), 및/또는 플래시 메모리를 포함할 수 있다. ROM의 크기는 필요한 오퍼레이팅 시스템, 애플리케이션 프로그램 및 고정 데이터를 저장하기에 충분히 크게 선택된다. 또한, 비휘발성 메모리(28)는 예를 들어 저항성 메모리 또는 다른 유형의 비휘발성 반도체 메모리 등을 포함하는 하이브리드 드라이브 등의 테이프 또는 디스크 드라이브 메모리 등의 고용량 메모리를 포함할 수 있다. 후술하는 바와 같이, 비휘발성 메모리(28)는 본 기술의 실시예에 따라 제조된 STT-MRAM 장치를 포함할 수 있다.

도 2는 시스템 요구사항 및 제조 기술에 따라 다수의 행과 열을 포함하는 그리드 패턴 또는 다른 다양한 배열로 메모리 셀 어레이를 형성하도록 제조될 수 있는 STT-MRAM 셀(50)을 나타낸다. 메모리 셀 배열은 도 1에 도시된 시스템 메모리(26) 또는 휘발성 메모리(28)에 구현될 수 있다.

STT-MRAM 셀(50)은 스택(52), 액세스 트랜지스터(54), 비트선(56), 워드선(58), 소스선(60), 판독/기록 회로(62), 비트선 기준(64), 및 센스 증폭기(66)를 포함한다. 스택(52)은 자기 터널 접합(MTJ) 또는 스핀 밸브를 포함할 수 있다. 도 3 내지 5를 참조하여 후술하는 바와 같이, 스택(52)은 본 기술의 실시예에 따라 연자성층 및 커플링층을 더 포함할 수 있다. 후술하는 다양한 실시예에서, 스택(52) 내의 연자성층 및 커플링층은 스택(52)의 MTJ 위 또는 아래에 배치되는 층일 수 있다(도 3 내지 5).

여기에서 사용된 바와 같이, STT-MRAM 셀(50)은 일반적으로 “자기 셀 구조체”를 포함한다. 스택(52)의 자유층과 핀층 사이의 비자성층이 절연성이면, 자기 셀 구조체는 상술한 바와 같이 MTJ일 수 있다. 대안으로, 자유층과 핀층 사이의 비자성층이 도전성이면, 자기 셀 구조체는 스핀 밸브일 수 있다. 본 명세서에서 사용된 바와 같이, “스택”이라는 용어는 자기 셀 구조체를 포함할 수 있고, 메모리 셀 스택, 자기 셀 스택, STT-MRAM 셀 스택 또는 본 기술의 실시예에 따라 층 및 재료를 포함할 수 있는 메모리 셀의 임의의 구성요소를 지칭할 수 있다. 또한, 후술하는 바와 같이, “커플링층”은 반강자성 커플링층 또는 강자성 커플링층일 수 있다.

여기에 사용된 바와 같이, 재료가 MTJ의 상부 또는 하부에 형성되거나, MTJ 스택 내에 형성되거나, MTJ의 층에 평행하게 형성되면, 재료는 “층”이라 할 수 있다. 층은 다른 층의 "위에 형성되거나", "아래에 형성되거나", "위에 배치되거나", "아래에 배치될 때", 이들 층들 간에 중간층이 형성되거나 배치될 수 있다는 것을 이해해야 한다. 역으로, 층 또는 재료가 "바로 위에 형성되거나", "바로 아래에 형성되거나", "바로 위에 배치되거나" "바로 아래에 배치되거나", "직접 접촉하면", 재료 또는 층이 중간 재료 및 층을 그 사이에 포함하지 않는다.

STT-MRAM 셀(50)이 프로그래밍되도록 선택되면, 프로그래밍 전류가 셀에 인가되고 전류는 핀층에 의해 스핀 분극되어 자유층 상에 토오크를 가하여, 자유층의 자화를 “셀로의 기록” 또는 “셀을 프로그래밍”으로 스위칭한다. STT-MRAM 셀(50)의 판독 동작에서는, 전류가 메모리 셀 스택(52)의 저항 상태를 검출하는데 사용될 수 있다. 후술하는 바와 같이, 스택(52)에 연자성층 및 커플링층을 포함시키면, 자유층의 자화를 스위칭하는데 필요한 임계 스위칭 전류를 감소시켜 더 작은 프로그래밍 전류로 STT-MRAM 셀(50)을 기록할 수 있다.

후술하는 바와 같이, 프로그래밍 전류는 STT-MRAM 셀(50)의 기록 동작을 위해 인가된다. 기록 동작을 초기화하기 위하여, 판독/기록 회로(62)는 비트선(56) 및 소스선(60)에 기록 전류를 생성할 수 있다. 비트선(56)과 소스선(60) 간의 전압의 극성은 연자성층 및 자유층 간의 커플링 효과와 함께 스택(52) 내의 자유층의 자화의 스위칭을 결정한다. 자유층이 프로그래밍 전류의 스핀 극성 및 커플링 효과에 따라 자화되면, 프로그래밍된 상태가 STT-MRAM 셀(50)에 기록된다.

STT-MRAM 셀(50)을 판독하기 위하여, 판독/기록 회로(62)는 스택(52) 및 트랜지스터(54)를 통해 비트선(56) 및 소스선(60)에 판독 전류를 생성한다. STT-MRAM 셀(50)의 프로그래밍된 상태는 비트선(56)과 소스선(60) 간의 전압차에 의해 결정될 수 있는 스택(52) 양단의 저항에 의존한다. 임의의 실시예에서, 전압차는 기준(64)과 비교되어 센스 증폭기(66)에 의해 증폭될 수 있다.

STT-MRAM 셀에서 커플링 효과를 이용하는 본 발명의 일실시예가 도 3에 도시되어 있다. STT-MRAM 셀은, 임계 스위칭 전류 밀도 또는 자기 메모리 셀의 자유층이 스위칭될 수 있는 전류 밀도를 감소시키기 위하여 이용될 수 있는 반강자성층(106) 및 연자성층(104)을 갖는 메모리 셀 스택(100)을 포함한다. 이 기술은 비트선(102)을 통해 인가된 더 낮은 프로그래밍 전류가 자유층(108)의 자화를 스위칭하여 메모리 셀을 프로그래밍하도록 한다. 이 실시예 및 이하의 도면에서 설명하고 도시되는 실시예들의 각각은 STT-MRAM 셀(50)에 포함될 수 있고, 도 2에 도시된 바와 같이, STT-MRAM 셀 어레이에 포함될 수 있다.

도 3의 메모리 셀 스택(100)은 비자성층(110)을 사이에 두고 자유층(108) 및 핀층(112)을 포함할 수 있다. 핀층(112)은 고정 또는 바람직한 방향의 자화를 갖기 때문에 명명된 것이며, 핀층(112)에 도시된 단일 방향 화살표로 표현된다. 자유층(108)은 양방향 화살표로 표시된 바와 같이 스위칭할 수 있는 자화를 가지므로, 메모리 셀을 프로그래밍할 수 있다. 상술한 바와 같이, 자유층(108)의 자화를 스위칭하면, 자유층(108) 및 핀층(112) 간의 저항을 변화시켜, 메모리 셀은 (자유층(108) 및 핀층(112)이 평행 자화를 가질 때) 낮은 저항 상태로 프로그래밍되거나 (자유층(108) 및 핀층(112)이 역평행 자화를 가질 때) 높은 저항 상태로 프로그래밍된다. 셀은 자유층(108) 및 핀층(112) 간의 저항을 결정함으로써 판독될 수 있다.

메모리 셀을 통과한 프로그래밍 전류가 임계 스위칭 전류 밀도보다 큰 전류 밀도를 가질 때 자유층(108)의 자화의 스위칭이 발생한다. 일 실시예에서, 연자성층(104) 및 반강자성 커플링층은 스택(100) 내에 포함된다. 프로그래밍 전류는 프로그래밍을 위해 선택된 메모리 셀의 비트선(102)을 통과한다. 프로그래밍 전류는 선택된 메모리 셀 스택(100)의 연자성층(104)을 자화하는 자계를 비트선(102)에 생성한다. 특히, 연자성층(104)은 프로그래밍 전류에 의해 비트선(102)에 생성된 자계의 대부분 또는 실질적으로 모두가 연자성층(104)에 남아 있고 주변 환경으로 전달되지 않도록 높은 자기 투자율(permeability)을 갖는다. 연자성층(104)은 또한 비영구적 자석이며 자계가 프로그래밍 전류에 의해 생성될 때만 자화될 수 있다. 연자성층(104)은 일방향으로 인가된 프로그래밍 전류에 응답하여 제1 방향으로 자화되거나 다른 방향으로 인가된 프로그래밍 전류에 응답하여 제2 방향으로 자화될 수 있다. 또한, 연자성층(104)은 프로그래밍 전류가 인가되지 않을 때 자유층(108)에 역평행한 작은 자화를 유지하거나 자화를 실질적으로 잃어 자유층(108)의 열적 안정성을 더 향상시킬 수 있다.

프로그래밍 전류의 방향에 따라, 도 4a 내지 4b에서 설명하는 바와 같이, 비트선(102)을 통해 전류에 의해 생성된 자계는 핀층(112)에 평행하거나 역평행한 방향으로 연자성층(104)을 자화한다. 반강자성 커플링층(106)은 반대방향으로 이웃 층의 자화를 정렬하는 재료를 포함할 수 있으므로, 반강자성 커플링층(106)은 연자성층(104)의 자화에 역평행한 방향으로 자유층(108)이 자화되도록 유도하는 자화된 연자성층(104)과 자유층(108) 간의 역평행 커플링을 유도한다. 반강자성 커플링 효과에 의해 생성된 자유층(108) 상의 토오크는, 동일 방향으로 자유층(108)의 자화를 스위칭하는데 프로그래밍 전류의 스핀으로부터 더 적은 토오크가 필요하도록, 일 방향으로 자유층(108)의 자화를 스위칭하도록 토오크를 가함으로써 임계 스위칭 전류를 감소시킨다.

예를 들어, 메모리 셀이 높은 저항 상태로 프로그래밍되도록 선택되면, 프로그래밍 전류는 연자성층(104)을 핀층(112)에 평행한 방향으로 자화할 수 있고, 반강자성 커플링층(106)은 자유층(108)이 연자성층(104)에 역평행하게 및 핀층(112)에 역평행하게 스위칭하도록 역평행 커플링을 유도할 수 있다. 따라서, 프로그래밍 전류의 스핀으로부터의 더 적은 토오크는 자유층(108)의 자화를 핀층(112)으로 역평행하게 스위칭하여 메모리 셀을 높은 저항 상태로 프로그래밍할 수 있게 한다. 또한, 반강자성층(114)은 핀층(112) 아래에 퇴적되어 교환 커플링을 통한 고정(pinning)을 달성하고 셀 안정성을 증가시킨다.

이하에서 설명되는 재료의 예는 도 3에서의 실시예 또는 본 기술에 따른 임의의 다른 실시예에 사용될 수 있다. 임의의 실시예에서, 자유층(108) 및 핀층(112)은 예를 들어 Co, Fe, Ni 또는 그 합금, NiFe, CoFe, CoNiFe, 또는 도핑된 합금 CoX, CoFeX, CoNiFeX (X=B, Cu, Re, Ru, Rh, Hf, Pd, Pt, C) 등의 강자성 재료 또는 Fe3O4, CrO2, NiMnSb 및 PtMnSb 및 BiFeO 등의 다른 반-금속 강자성 재료를 포함할 수 있다. 자유층(108)과 핀층(112) 간의 비자성층(110)은 Cu, Au, Ta, Ag, CuPt, CuMn 등의 도전성 재료 또는 Al_xO_y, MgO, AlN, SiN, CaO_x, NiO_x, Hf_xO_y, Ta_xO_y, Zr_xO_y, NiMnO_x, Mg_xF_y, SiC, SiO₂, SiO_xN_y 등의 비도전성 재료, 또는 상기 재료의 임의의 조합을 포함할 수 있다.

연자성층(104)은 높은 투자율을 가질 수 있다. 매체의 상대적 투자율은 자유 공간의 투자율에 대한 특정 매체의 투자율의 비에 의해 정의되고, 여기서, 자유 공간의 투자율은 μ₀=4π×10^-7이다. 상대적 투자율비는 μ_r=μ/μ₀ 이고, μ는 매체의 자기 투자율이다. 임의의 실시예에서, 연자성층(104)은 500보다 크거나 같은 상대적 투자율을 가질 수 있으며 예를 들어 Co-Zr-Pd-Mn, Si-도핑된 (3%-4%) Fe, Co-Fe, Ni-Fe, Ni-Fe-Cu-Cr, Ni-Fe-Cu-Mo 합금, FeXN, X=Al, Ta, Rh, Mo, Si, Zr, Mn-Zn 페라이트, Ni-Zn 페라이트, MFe2O4, M=Mn, Fe, Co, Ni, Cu, Zn, Mg, Cd, Co-계 비정질 금속, Fe-계 비정질 금속, 또는 나노크리스탈린 Fe-Nb-Si-B 또는 Fe-Zr-B-Cu 또는 상기 재료의 임의의 조합을 포함할 수 있다.

연자성층(104)이 비트선(102)과 접촉하여 배치되는 것으로 기재하였지만, 연자성층(104)은 비트선(102)과 반드시 접촉할 필요는 없다. 임의의 실시예는 연자성층(104)과 비트선(102) 간의 층을 포함할 수 있고, 그 층은 비트선(102)에 의해 자화될 연자성층(104)의 능력에 실질적으로 영향을 주지 않는 특성을 가질 수 있다. 예를 들어, 연자성층(104)과 비트선(102) 사이의 층은 얇고, Cu, Au, Ta, Ag, CuPt, CuMn 등의 도전성 재료 또는 Al_xO_y, MgO, AlN, SiN, CaO_x, NiO_x, Hf_xO_y, Ta_xO_y, Zr_xO_y, NiMnO_x, Mg_xF_y, SiC, SiO₂, SiO_xN_y 등의 비도전성 재료 또는 상기 재료의 임의의 조합을 포함하는 비자성 재료를 포함할 수 있다. 반강자성 커플링 층(106)은 대략 0.2 nm 내지 10 nm의 두께 또는 자유층(108) 및 연자성층(104) 간의 역평행 커플링을 유도하기에 적합한 또 다른 두께를 가질 수 있다. 반강자성 커플링 층(106)은 예를 들어, Ru, Cr, Os, Mn, Nb, Rh, W, Re, Ir, V 또는 Mo 또는 상기 재료의 임의의 조합을 포함할 수 있다. 반강자성 재료(114)는 예를 들어 PtMn, NiMn, PdMn, IrMn, PdPtMn, MnO, MnS, MnTe, MnF₂, FeF₂, FeCl₂, FeO, CoCl₂, CoO, NiCl₂, Cr, 또는 NiO 또는 이들 재료의 임의의 조합을 포함할 수 있다.

도 4a 내지 4b는 본 발명의 실시예에 따른 2개의 STT-MRAM 셀 스택 및 상이한 방향으로 인가되는 프로그래밍 전류에 대한 각각의 셀 스택의 응답을 나타낸다. 도 4a에서, 메모리 셀 스택(200)은 비자성층(210)을 사이에 두고 자유층(208) 및 핀층(212)을 가질 수 있다. 스택(200)은 또한 자유층(208) 상에 연자성층(204) 및 반강자성 커플링층(206)을 가질 수 있고, 핀층(212) 아래에 반강자성층(214)을 가질 수 있다. 비트선(202)은 스택(200)에 프로그래밍 전류를 공급하도록 구성된다. 프로그래밍 전류가 비트선(202)을 통해 페이지 안으로의 방향으로 흐르고 메모리 셀 스택(200)을 통해 아래로 흐르면, 비트선(202) 주변에 자계가 생성되어 연자성층(204) 내의 자화를 핀층(212)의 우측 방향 자화와 역평행한 좌측으로 유도한다. 상술한 바와 같이, 도 3을 참조하여, 연자성층(204)의 높은 투자율은 자계를 모아 큰 자화를 생성한다. 반강자성 커플링층(206)은 연자성층(204)의 자화에 역평행한 방향으로 또는 오른쪽으로 자유층(208)의 자화를 정렬하는 토오크를 생성한다.

또한, 아래로 흐르는 프로그래밍 전류로부터 위로 흐르는 전자의 스핀 토오크는 자유층(208)의 자화를 오른쪽으로 정렬하는 스핀 토오크를 생성한다. 연자성층(204)과 자유층(208) 사이의 강자성 커플링층(206)에 의해 생성된 반강자성 커플링 효과는 자유층(208)의 자화를 동일 방향(오른쪽)으로 정렬하기 용이하게 하기 때문에, 자유층(208)의 자화를 오른쪽으로 정렬하는데 필요한 프로그래밍 전류 스핀 토오크는 감소한다. 따라서, 더 작은 프로그래밍 전류가 자유층(208)의 자화 방향을 오른쪽 또는 핀층(212)의 자화와 평행하게 스위칭하고, STT-MRAM 셀은 작은 저항 상태(기록 “0”)로 프로그래밍된다.

도 4b에 도시된 바와 같이, 메모리 셀 스택(250)은 또한 다른 방향으로 인가되는 프로그래밍 전류에 응답할 수 있다. 스택(250)은 비자성층(260)을 사이에 두고 자유층(258) 및 핀층(262)을 포함한다. 스택(250)은 또한 자유층(258) 상에 연자성층(254) 및 반강자성 커플링층(256)을 그리고 핀층(262) 아래에 반강자성층(264)을 갖는다. 비트선(252)은 스택(250)에 프로그래밍 전류를 공급하도록 구성된다. 프로그래밍 전류가 비트선(252)을 통해 페이지의 밖으로의 방향으로 흐르고 메모리 셀 스택(250) 위로 흐르면, 비트선(252) 주변에 자계가 발생하여 연자성층(254)의 자화를 핀층(262)의 오른쪽 방향 자화에 평행한 오른쪽으로 유도한다. 연자성층(254)의 높은 투자율은 자계를 모아 큰 자화를 생성하고 반강자성 커플링층(256)은 연자성층(254)의 자화에 역평행한 방향으로 또는 좌측으로 자유층(258)의 자화를 정렬하는 토오크를 생성한다.

또한, 위로 흐르는 프로그래밍 전류로부터 아래로 흐르는 전자의 스핀 토오크는 또한 자유층(258)의 자화를 좌측으로 정렬하는 스핀 토오크를 생성한다. 구체적으로, 전자가 핀층(262)으로 흐를 때 스핀 분극되고, 핀층(262)의 자화로부터 역평행 방향으로 분극된 전자는 자유층(258)으로 반사되어 자유층(258)의 자화를 핀층(262)의 자화와 역평행한 방향으로 또는 좌측으로 정렬한다. 연자성층(254)과 자유층(258) 사이의 반강자성 커플링층(256)에 의해 생성된 반강자성 커플링 효과는 자유층(258)의 자화를 동일한 방향(좌측)으로 정렬하기 용이하게 하기 때문에, 자유층(258)의 자화를 좌측으로 정렬하는데 필요한 프로그래밍 전류 스핀 토오크가 감소된다. 따라서, 더 작은 프로그래밍 전류는 자유층(258)의 자화 방향을 좌측으로 또는 핀층(262)의 자화에 역평행하게 스위칭할 수 있고, STT-MRAM 셀은 높은 저항 상태(기록 “1”)로 프로그래밍된다.

커플링 효과를 이용함으로써 프로그래밍 전류를 감소시키는 본 발명의 다른 실시예는 연자성층(304 및 354) 및 강자성 커플링층(306 및 356)을 각각 포함하는 2개의 STT-MRAM 셀 스택(300 및 350)이 상이한 방향의 프로그래밍 전류에 응답하는 도 5a 내지 5b에 도시된다. 더 설명하면, 임의의 실시예(도 3의 106 및 도 4a 내지 4b의 206 및 256)의 반강자성 커플링층과 유사하게, 강자성 커플링층은 또한 커플링 효과를 통해 프로그래밍 전류를 감소시키기 용이하지만 강자성 커플링층은 연자성층과 자유층 사이의 평행 커플링 효과를 유도한다. 평행 커플링 효과는 진동 커플링 거동을 나타내는 강자성 커플링층 내의 재료에 의해 유도되어 인접하는 원자 스핀이 서로 평행하도록 정렬시킬 수 있다. 강자성 커플링층(306 및 356)은 대략 0.2 nm 내지 10 nm의 두께를 가질 수 있으며 예를 들어, Ru, Au, Mn, Os, Ir, Rh, Cu, Cr, CoRu 합금, B, Ru 및 Cr이 도핑된 CoRu 합금, CoCr 합금, Pt 또는 Pd 또는 임의의 다른 합금 또는 상기 재료의 다른 조합을 포함할 수 있다.

도 5a에서, 메모리 셀 스택(300)은 비자성층(310)을 사이에 두고 자유층(308) 및 핀층(312)을 가질 수 있다. 스택(300)은 또한 자유층(308) 상에 연자성층(304) 및 강자성 커플링층(306)을 그리고 핀층 (312) 아래에 반강자성층(314)을 가질 수 있다. 비트선(302)은 스택(300)에 프로그래밍 전류를 공급하도록 구성될 수 있다. 비트선(302)을 통해 페이지 안으로의 방향으로 프로그래밍 전류가 흐르고 메모리 셀 스택(300) 위로 흐르면, 비트선(302) 주변에 자계가 생성되어 연자성층(304)의 자화를 핀층(312)의 우측 방향 자화에 역평행한 좌측으로 유도한다. 연자성층(304)의 높은 투자율은 자계를 모아 큰 자화를 생성하고 강자성 커플링층(306)은 자유층(308)의 자화를 연자성층(304)의 자화에 평행한 방향으로 또는 좌측으로 정렬하는 토오크를 생성한다.

또한, 위로 흐르는 프로그래밍 전류로부터 아래로 흐르는 전자의 스핀 토오크는 또한 자유층(308)의 자화를 좌측으로 정렬하는 스핀 토오크를 생성한다. 구체적으로, 전자가 핀층(312)으로 흐를 때 스핀 분극되고, 핀층(312)의 자화로부터 역평행 방향으로 분극된 전자는 자유층(308)으로 반사되어 자유층(308)의 자화를 핀층(312)의 자화와 역평행한 방향으로 또는 좌측으로 정렬한다. 연자성층(304)과 자유층(308) 사이의 강자성 커플링층(306)에 의해 생성된 강자성 커플링 효과는 자유층(308)의 자화를 동일한 방향(좌측)으로 정렬하게 하기 용이하기 때문에, 자유층(308)의 자화를 좌측으로 정렬하는데 필요한 프로그래밍 전류 스핀 토오크가 감소된다. 따라서, 더 작은 프로그래밍 전류는 자유층(308)의 자화 방향을 좌측으로 또는 핀층(312)의 자화에 역평행하게 스위칭할 수 있고, STT-MRAM 셀은 높은 저항 상태(기록 “1”)로 프로그래밍된다.

도 5b에 도시된 바와 같이, 메모리 셀 스택(350)은 상술한 메모리 셀 스택(300)에 인가된 프로그래밍 전류로부터 다른 방향으로 인가된 프로그래밍 전류에 응답한다. 스택(350)은 비자성층(360)을 사이에 두고 자유층(358) 및 핀층(362)을 가질 수 있다. 스택(350)은 자유층(358) 상에 연자성층(354) 및 강자성 커플링(356)을 그리고 핀층(362) 아래에 반강자성층(364)을 또한 가질 수 있다. 비트선(352)은 스택(350)에 프로그래밍 전류를 공급하도록 구성된다. 프로그래밍 전류가 비트선(352)을 통해 페이지 밖으로의 방향으로 흐르고 메모리 셀 스택(350) 아래로 흐르면, 비트선(352) 주변에 자계를 생성하여 연자성층(354) 내의 자화를 핀층(362)의 오른쪽 방향 자화에 평행한 오른쪽으로 유도한다. 연자성층(354)의 높은 투자율은 자계를 모아 큰 자화를 생성하고 강자성 커플링층(356)은 자유층(358)의 자화를 연자성층(354)의 자화에 평행한 방향 또는 오른쪽으로 정렬하는 토오크를 생성한다.

또한, 아래로 흐르는 프로그래밍 전류로부터 위로 흐르는 전자의 스핀 토오크는 자유층(358)의 자화를 오른쪽으로 정렬하는 스핀 토오크를 생성한다. 연자성층(354)과 자유층(358) 사이의 강자성 커플링층(356)에 의해 생성된 강자성 커플링 효과는 자유층(358)의 자화를 동일 방향(오른쪽)으로 정렬하기 용이하게 하기 때문에, 자유층(358)의 자화를 오른쪽으로 정렬하는데 필요한 프로그래밍 전류 스핀 토오크는 감소한다. 따라서, 더 작은 프로그래밍 전류는 자유층(358)의 자화 방향을 오른쪽 또는 핀층(362)의 자화와 평행하게 스위칭할 수 있고, STT-MRAM 셀은 낮은 저항 상태(기록 “0”)로 프로그래밍된다.

본 기술에 따른 실시예에서, 비트선을 통하는 전류의 방향은 연자성층의 자화를 결정하고, 스택의 위로 또는 아래로 흐르는 프로그래밍 전류로부터의 스핀 토오크의 방향은 자유층의 자화를 결정한다. 비트선을 통하는 전류는 어느 하나의 방향으로(페이지 안으로 또는 밖으로) 흐를 수 있고 비트선 전류가 메모리 어레이의 어느 쪽에 싱크(sink)되었는지에 의존할 수 있다. 상이한 저항 상태를 달성하기 위하여, 프로그래밍 전류는 상이한 방향으로 인가될 수 있고, 인가된 프로그래밍 전류의 방향은 STT-MRAM 어레이의 구성 및/또는 STT-MRAM 셀의 비트선을 통해 흐르는 전류의 방향에 의존할 수 있다.

또한, 본 기술에 따른 실시예에서, STT-MRAM 셀의 핀층은 임의의 방향의 고정 또는 바람직한 자화 방향을 가질 수 있고 반드시 오른쪽으로 자화되지 않는다. 왼쪽으로 자화된 핀층을 갖는 STT-MRAM 셀은 본 기술에 따른 기능을 포함할 수 있으며, 상이한 프로그래밍 전류 방향에 응답하는 저항 상태만이 핀층이 오른쪽으로 자화되는 실시예와 반대일 뿐이다.

에너지 베리어를 감소시키고 메모리 셀의 자유층의 자화를 스위칭하는데 더 작은 프로그래밍 전류를 필요로 하는 것에 더하여, 연자성층의 비영구적인 자화 특성은 데이터 유지에 필요한 열적 안정을 보존할 수 있다. 메모리 셀이 프로그래밍될 때만이 연자성층이 실질적으로 자화되어 커플링층이 자유층 상의 커플링 효과를 유도한다. 메모리 셀이 프로그래밍되지 않을 때는, 커플링 효과가 유도되지 않거나 크기에 있어서 작고, 나머지 커플링 효과는 스위칭 후에 셀을 안정화시키는데 도움을 줄 수 있다.

본 발명은 다양한 변경 및 대체가 가능하지만, 특정 실시예가 도면에 예로서 도시되고 상세히 설명되었다. 그러나, 본 발명은 개시된 특정 형태로 제한되도록 의도된 것이 아니다. 오히려, 본 발명은 첨부된 청구범위에 의해 정의된 본 발명의 사상 및 범위 내의 수정, 균등물 및 대체물을 모두 포함한다.

Claims

자기 터널 접합(MTJ) 또는 스핀 밸브를 포함하는 자기 셀 구조체;
프로그래밍 전류가 인가되지 않을 때 자화(magnetization)를 유지하지 않는 연자성 재료; 및
상기 자기 셀 구조체와 상기 연자성 재료 사이에 배치된 반강자성 커플링층
을 포함하는 메모리 셀.
제1항에 있어서,
상기 자기 셀 구조체는
자유층;
핀층(pinned layer); 및
상기 자유층과 상기 핀층 사이에 배치된 비자성층
을 포함하는 메모리 셀.
제2항에 있어서,
상기 자유층 및 상기 핀층은 강자성 재료를 포함하는 메모리 셀.
제1항에 있어서,
상기 연자성 재료는 프로그래밍 전류를 인가함으로써 생성된 자계에 의해 자화될 수 있는 메모리 셀.
제1항에 있어서,
상기 연자성 재료는 500 보다 크거나 같은 상대 투자율(permeability)을 갖는 메모리 셀.
제1항에 있어서,
상기 메모리 셀은 상기 자기 셀 구조체에 전기적으로 결합된 액세스 트랜지스터를 포함하는 메모리 셀.
제6항에 있어서,
상기 액세스 트랜지스터의 게이트는 메모리 어레이의 워드선에 결합되고,
상기 메모리 셀은 비트선과 소스선 사이에 전기적으로 결합되어 상기 자기 셀 구조체로부터의 판독 및 상기 자기 셀 구조체로의 기록을 용이하게 하는 메모리 셀.
핀 강자성층;
상기 핀 강자성층 위에 형성된 비자성층;
상기 비자성층 위에 형성된 자유 강자성층;
상기 자유 강자성층 위에 형성된 반강자성 커플링층; 및
상기 반강자성 커플링층 위에 형성된 연자성층
을 포함하고,
상기 연자성층은 프로그래밍 전류가 인가되지 않을 때 자화를 유지하지 않는 메모리 셀.
제8항에 있어서,
상기 연자성층 위에 형성된 비트선을 포함하는 메모리 셀.
제9항에 있어서,
상기 비트선은 메모리 셀 어레이에 구성되는 메모리 셀.
제10항에 있어서,
상기 비트선은 어느 하나의 방향으로 비트 전류를 전달할 수 있고, 상기 메모리 셀을 통하는 프로그래밍 전류의 방향은 상기 비트 전류의 방향에 기초하는 메모리 셀.
제9항에 있어서,
상기 비트선과 상기 연자성층 사이에 형성된 제2 비자성층을 포함하는 메모리 셀.
제12항에 있어서,
상기 비자성층 및 상기 제2 비자성층 중의 하나 또는 둘 다는 도전성 재료를 포함하는 메모리 셀.
제12항에 있어서,
상기 비자성층 및 상기 제2 비자성층 중의 하나 또는 둘 다는 비도전성 재료를 포함하는 메모리 셀.
제8항에 있어서,
상기 핀 강자성층 아래에 형성된 반강자성층을 포함하는 메모리 셀.
제8항에 있어서,
상기 자유 강자성층은 상기 핀 강자성층의 자화에 평행 또는 역평행한 방향으로 자화를 가질 수 있는 메모리 셀.
제8항에 있어서,
상기 반강자성 커플링층은 Ru, Cr, Os, Mn, Nb, Rh, W, Re, Ir, V 또는 Mo 또는 그 임의의 조합을 포함하는 메모리 셀.
제8항에 있어서,
상기 반강자성 커플링층은 상기 자유 강자성층의 자화를 상기 연자성층의 자화로부터 역평행한 방향으로 유도하도록 구성된 메모리 셀.
제8항에 있어서,
상기 연자성층은 Co-Zr-Pd-Mn, Si-도핑된 (3%-4%) Fe, Co-Fe, Ni-Fe, Ni-Fe-Cu-Cr, Ni-Fe-Cu-Mo 합금, FeXN, X=Al, Ta, Rh, Mo, Si, Zr, Mn-Zn 페라이트, Ni-Zn 페라이트, MFe2O4, M=Mn, Fe, Co, Ni, Cu, Zn, Mg, Cd, Co-계 비정질 금속, Fe-계 비정질 금속 또는 나노크리스탈린 Fe-Nb-Si-B 또는 Fe-Zr-B-Cu 또는 그 임의의 조합을 포함하는 메모리 셀.
메모리 셀을 동작시키는 방법으로서,
메모리 셀 내의 자유층의 자화가 상기 메모리 셀 내의 연자성층의 자화와 역평행하게 유도되도록 상기 메모리 셀 내에 반강자성 커플링 효과를 유도하는 단계;
상기 메모리 셀의 임계 전환 전류를 낮추는 단계; 및
상기 메모리 셀을 프로그래밍하는 단계
를 포함하는 방법.
제20항에 있어서,
상기 메모리 셀 내에 반강자성 커플링 효과를 유도하는 단계는 상기 메모리 셀의 비트선을 통한 프로그래밍 전류가 상기 메모리 셀의 연자성층의 자화를 유도하도록 하는 단계를 포함하는 방법.
제20항에 있어서,
상기 반강자성 커플링 효과를 유도하는 단계는 상기 메모리 셀의 연자성층을 자화하는 자계를 생성하는 단계를 포함하는 방법.
제21항에 있어서,
상기 메모리 셀은 2개의 저항 상태들을 갖고, 상기 프로그래밍 전류를 제1 방향으로 향하게 하는 것은 상기 메모리 셀을 상기 2개의 저항 상태들 중 낮은 저항 상태로 프로그래밍하고, 상기 프로그래밍 전류를 제2 방향으로 향하게 하는 것은 상기 메모리 셀을 상기 2개의 저항 상태들 중 높은 저항 상태로 프로그래밍하는 방법.
제20항에 있어서,
상기 반강자성 커플링 효과를 유도하는 단계는 상기 메모리 셀의 상기 자유 강자성층의 자화를 상기 메모리 셀의 상기 연자성층의 자화에 역평행한 방향으로 유도하는 단계를 포함하는 방법.
제20항에 있어서,
상기 메모리 셀을 프로그래밍하는 단계는 프로그래밍 전류의 전자의 스핀 토오크가 상기 자유 강자성층의 자화를 상기 연자성층의 자화에 역평행한 방향으로 향하게 하도록 상기 프로그래밍 전류를 향하게 하는 단계를 포함하는 방법.
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