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KR101264106B1 - Waveguide and method of manufacturing the waveguide - Google Patents

Waveguide and method of manufacturing the waveguide Download PDF

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KR101264106B1
KR101264106B1 KR1020110033163A KR20110033163A KR101264106B1 KR 101264106 B1 KR101264106 B1 KR 101264106B1 KR 1020110033163 A KR1020110033163 A KR 1020110033163A KR 20110033163 A KR20110033163 A KR 20110033163A KR 101264106 B1 KR101264106 B1 KR 101264106B1
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groove
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conductor
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이해영
변진도
황석민
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아주대학교산학협력단
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Abstract

제조 비용이 절감되고 원하는 형태의 회로 구현이 용이하며 열 방출에 효과적인 도파관 및 상기 도파관의 제조 방법이 개시된다. 본 발명에 따른 도파관은, 일면에 일정 모양의 홈이 형성된 도체 판; 및 상기 홈에 삽입되며 상기 홈과 맞닿는 면 이외의 면에 도체 층이 형성된 유전체 블록을 포함하고, 상기 도체 층과 상기 도체 판은 전기적으로 연결되는 것을 특징으로 한다.Disclosed are a waveguide and a method of manufacturing the waveguide, which reduce manufacturing costs, facilitate the implementation of a desired form of circuit, and are effective for heat dissipation. Waveguide according to the present invention, the conductor plate is formed grooves of a predetermined shape on one surface; And a dielectric block inserted into the groove and having a conductor layer formed on a surface other than the surface in contact with the groove, wherein the conductor layer and the conductor plate are electrically connected to each other.

Description

도파관 및 도파관의 제조 방법{Waveguide and method of manufacturing the waveguide}Waveguide and method of manufacturing the waveguide

본 발명은 도파관 및 도파관의 제조 방법에 관한 것으로 보다 상세하게는 제조 비용이 절감되고 원하는 형태의 회로 구현이 용이하며, 열 방출에 효과적인 도파관 및 도파관의 제조 방법에 관한 것이다. The present invention relates to a waveguide and a method of manufacturing the waveguide, and more particularly, to a waveguide and a method of manufacturing the waveguide and the manufacturing cost is reduced, the implementation of the desired type of circuit is easy, and effective for heat dissipation.

도파관(waveguide)은 마이크로파 이상의 높은 주파수의 전기 에너지나 신호를 전송하기 위한 전송 선로의 일종으로, 구리 등의 전기도체로 된 관 내부를 전자기파가 지나가게 한 것이다. A waveguide is a type of transmission line for transmitting electrical energy or signals of high frequency or higher than microwaves, and electromagnetic waves pass through a tube made of an electrical conductor such as copper.

일반적인 형태인 구형 도파관(rectangular waveguide)은 낮은 삽입손실과 높은 전력 전달 특성 구현을 위한 전송 선로로서 마이크로파 및 밀리미터파 시스템에서 광범위하게 사용된다. 그러나 구형 도파관은 그 크기가 크고 무거울 뿐만 아니라 고가의 공정비용을 요구하는 문제점을 가지고 있다. Typical waveguides (rectangular waveguides) are widely used in microwave and millimeter wave systems as transmission lines for low insertion loss and high power transfer characteristics. However, the spherical waveguide has a problem that it is not only large and heavy in size but also requires expensive process cost.

최근 이러한 구형 도파관의 장점을 활용하고 단점을 보완하기 위해 일반적인 인쇄 회로 기판에 평행한 두 열의 메탈릭 비아 홀을 주기적으로 배열하여 구현한 기판 집적 도파관(Substrate Integrated Waveguide, SIW)에 대한 연구가 진행되고 있다. 기판 집적 도파관은 제작이 용이하고 낮은 비용으로 쉽게 구현할 수 있으며 평면회로와 쉽게 집적화가 가능하다.Recently, researches on substrate integrated waveguides (SIWs) in which two rows of metallic via holes are arranged in parallel to general printed circuit boards in order to utilize the advantages of the old waveguide and to compensate for the disadvantages are being conducted. . Substrate integrated waveguides are easy to fabricate, easily implemented at low cost, and easily integrated with planar circuits.

그러나 이러한 기판 집적 도파관은 인쇄 회로 기판으로 전송 선로를 구현하기 때문에 대면적 기판을 제작함에 있어서의 문제점이 있으며, 높은 전력을 다룰 때 히트 싱크(Heat sink)가 필요하고, 사용되지 않는 기판이 낭비되는 문제가 존재한다. However, such a board integrated waveguide has a problem in manufacturing a large-area board because it implements a transmission line with a printed circuit board, a heat sink is required when dealing with high power, and an unused board is wasted. The problem exists.

본 발명이 이루고자 하는 기술적 과제는 제조 비용이 절감되고 원하는 형태의 회로 구현이 용이하며 열 방출에 효과적인 도파관 및 상기 도파관의 제조 방법을 제공하는 데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a waveguide and a method of manufacturing the waveguide, which reduce manufacturing cost, facilitate implementation of a desired type of circuit, and are effective for heat dissipation.

상기 기술적 과제를 해결하기 위하여 본 발명에 따른 도파관은, 일면에 일정 모양의 홈이 형성된 도체 판; 및 상기 홈에 삽입되며 상기 홈과 맞닿는 면 이외의 면에 도체 층이 형성된 유전체 블록을 포함하고, 상기 도체 층과 상기 도체 판은 전기적으로 연결되는 것을 특징으로 한다.In order to solve the above technical problem, the waveguide according to the present invention comprises: a conductor plate having a groove having a predetermined shape on one surface thereof; And a dielectric block inserted into the groove and having a conductor layer formed on a surface other than the surface in contact with the groove, wherein the conductor layer and the conductor plate are electrically connected to each other.

일 실시예에서, 상기 도체 층과 상기 도체 판은 솔더링 또는 웰딩을 통해 전기적으로 연결된다.In one embodiment, the conductor layer and the conductor plate are electrically connected through soldering or welding.

일 실시예에서, 상기 홈은 일정 패턴으로 형성되고, 상기 유전체 블록은 상기 일정 패턴의 일부인 제1 패턴에 삽입되고 상기 홈과 맞닿는 면 이외의 면에 제1 도체 층이 형성된 제1 유전체 블록과 상기 일정 패턴의 다른 일부인 제2 패턴에 삽입되고 상기 홈과 맞닿는 면 이외의 면에 제2 도체 층이 형성된 제2 유전체 블록을 포함한다.In an embodiment, the groove is formed in a predetermined pattern, and the dielectric block is inserted into a first pattern which is a part of the predetermined pattern, and the first dielectric block having a first conductor layer formed on a surface other than the surface contacting the groove and the And a second dielectric block inserted into a second pattern, which is another part of the predetermined pattern, and having a second conductor layer formed on a surface other than the surface in contact with the groove.

일 실시예에서, 상기 제1 도체 층과 상기 제2 도체 층은 솔더링 또는 웰딩을 통해 전기적으로 연결된다.In one embodiment, the first conductor layer and the second conductor layer are electrically connected through soldering or welding.

일 실시예에서, 상기 제1 유전체 블록과 상기 제2 유전체 블록의 연결 부위에는 필러(filler)가 삽입된다.In one embodiment, a filler is inserted into a connection portion of the first dielectric block and the second dielectric block.

일 실시예에서, 상기 유전체 블록 내부에는 일정 방향의 스트립라인이 포함된다.In one embodiment, the dielectric block includes a stripline in a direction.

일 실시예에서, 상기 유전체 블록은 상기 스트립라인이 형성된 제1 유전체 블록과 상기 제1 유전체 블록의 상기 스트립라인이 형성된 면에 접합되는 제2 유전체 블록을 포함한다.In one embodiment, the dielectric block includes a first dielectric block on which the stripline is formed and a second dielectric block bonded to a surface on which the stripline of the first dielectric block is formed.

상기 기술적 과제를 해결하기 위하여 본 발명에 따른 도파관 제조 방법은, 도체 판의 일면에 일정 모양의 홈을 형성하는 단계; 상기 홈에 삽입될 유전체 블록의 상기 홈과 맞닿을 면 이외의 면에 도체 층을 형성하는 단계; 상기 유전체 블록을 상기 홈에 삽입하는 단계; 및 상기 도체 층과 상기 도체 판을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 한다.In order to solve the above technical problem, the waveguide manufacturing method according to the present invention comprises the steps of: forming a groove having a predetermined shape on one surface of the conductor plate; Forming a conductor layer on a surface other than the surface of the dielectric block to be inserted into the groove, the surface being in contact with the groove; Inserting the dielectric block into the groove; And electrically connecting the conductor layer and the conductor plate.

일 실시예에서, 상기 전기적으로 연결하는 단계는 솔더링 또는 웰딩을 통하여 상기 도체 층과 상기 도체 판을 전기적으로 연결한다.In one embodiment, the electrically connecting step electrically connects the conductor layer and the conductor plate through soldering or welding.

일 실시에에서, 상기 홈을 형성하는 단계에서 상기 홈은 일정 패턴으로 형성되고, 상기 유전체 블록은 상기 일정 패턴의 일부인 제1 패턴에 삽입될 제1 유전체 블록과 상기 일정 패턴의 다른 일부에 삽입될 제2 유전체 블록을 포함하고, 상기 도체 층을 형성하는 단계는, 상기 제1 유전체 블록의 상기 홈과 맞닿을 면 이외의 면에 제1 도체 층을 형성하고, 상기 제2 유전체 블록의 상기 홈과 맞닿을 면 이외에 제2 도체 층을 형성한다.In an embodiment, in the forming of the groove, the groove is formed in a predetermined pattern, and the dielectric block is inserted into a first dielectric block to be inserted into a first pattern which is a part of the predetermined pattern and another part of the predetermined pattern. And forming a conductor layer, wherein the forming of the conductor layer comprises: forming a first conductor layer on a surface other than a surface of the first dielectric block to be in contact with the groove; A second conductor layer is formed in addition to the surface to be abutted.

일 실시예에서, 상기 전기적으로 연결하는 단계에서 상기 제1 도체 층과 상기 제2 도체 층 또한 솔더링 또는 웰딩을 통해 전기적으로 연결한다.In one embodiment, in the electrically connecting step, the first conductor layer and the second conductor layer are also electrically connected by soldering or welding.

일 실시예에서, 상기 도파관 제조 방법은 상기 제1 유전체 블록과 상기 제2 유전체 블록의 연결 부위에 필러(filler)를 삽입하는 단계를 더 포함한다.In one embodiment, the waveguide manufacturing method further includes inserting a filler into a connection portion of the first dielectric block and the second dielectric block.

일 실시예에서, 상기 도파관 제조 방법은 상기 유전체 블록의 내부에 일정 방향의 스트립라인을 형성하는 단계를 더 포함한다.In one embodiment, the waveguide manufacturing method further includes forming a stripline in a direction in the dielectric block.

일 실시예에서, 상기 스트립라인을 형성하는 단계는, 제1 유전체 블록의 일면에 상기 스트립라인을 형성하는 단계; 및 상기 제1 유전체 블록의 상기 스트립라인이 형성된 면에 제2 유전체 블록을 접합하는 단계를 더 포함한다. In one embodiment, forming the stripline comprises: forming the stripline on one surface of a first dielectric block; And bonding a second dielectric block to a surface of the first dielectric block on which the stripline is formed.

상기된 본 발명에 의하면, 일정 패턴의 홈을 형성하고 그 홈에 맞추어 유전체 블록을 삽입함으로써 자가정렬(self-align)이 가능하고, 원하는 형태의 회로 구현이 용이하며 집적화가 가능하다. 또한 낭비되는 유전체 블록의 사용을 방지함으로써 제조 비용이 절감된다. 또한, 홈이 형성된 도체 판에 의해 열이 방출되므로 효과적인 열 방출 구조를 가진다. 또한 접착제를 사용하지 않고 다층 기판을 구현할 수 있는 구조를 가진다. 일반적으로 기판 집적 도파관은 한가지 유전율을 가진 기판을 사용할 수 있는 것에 비해 상기된 본 발명은 서로 다른 유전율을 가지는 유전체 블록들을 삽입함으로써 기타 응용에 있어서 장점을 가질 수 있다.According to the present invention described above, by forming a groove of a predetermined pattern and inserting a dielectric block in accordance with the groove, self-alignment is possible, and a desired type of circuit can be easily implemented and integrated. In addition, manufacturing costs are reduced by avoiding wasted dielectric blocks. In addition, since heat is released by the grooved conductor plate, it has an effective heat dissipation structure. In addition, it has a structure that can implement a multi-layer substrate without using an adhesive. In general, a substrate integrated waveguide may use a substrate having one dielectric constant, but the present invention described above may have advantages in other applications by inserting dielectric blocks having different dielectric constants.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 도파관의 사시도 및 측면도를 나타낸다.
도 1c 및 도 1d는 본 발명의 다른 실시예에 따른 도파관의 사시도 및 측면도를 나타낸다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 도파관의 제조 방법을 나타내는 도면이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 도파관을 설명하기 위한 도면이다.
도 4는 유전체 블록 간의 연결 부위에 필러가 삽입되는 모습을 나타낸다.
도 5a 내지 5f는 상술한 본 발명의 실시예들에 따른 도파관 및 도파관의 제조 방법을 4분기 전력 분배기에 적용한 형태를 나타낸다.
도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 도파관의 사시도 및 측면도를 나타낸다.
도 7a 내지 도 7e는 하이브리드 도파관의 제조 방법을 나타내는 도면이다.
도 8a 내지 8c는 본 발명의 또 다른 실시예에 따른 도파관을 설명하기 위한 도면이다.1A and 1B show perspective and side views of a waveguide according to one embodiment of the present invention.
1C and 1D show perspective and side views of a waveguide according to another embodiment of the present invention.
2A to 2D are diagrams illustrating a method of manufacturing a waveguide according to an embodiment of the present invention.
3A and 3B are views for explaining a waveguide according to still another embodiment of the present invention.
Figure 4 shows the filler is inserted into the connection between the dielectric block.
5A to 5F illustrate a form in which the waveguide and the method of manufacturing the waveguide according to the embodiments of the present invention described above are applied to a four-quarter power divider.
6A and 6B show perspective and side views of a waveguide according to another embodiment of the present invention.
7A to 7E are views showing a method for manufacturing a hybrid waveguide.
8A to 8C are diagrams for describing a waveguide according to still another embodiment of the present invention.

이하에서는 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이하 설명 및 첨부된 도면들에서 실질적으로 동일한 구성요소들은 각각 동일한 부호들로 나타냄으로써 중복 설명을 생략하기로 한다. 또한 본 발명을 설명함에 있어 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. In the following description and the accompanying drawings, substantially the same components are denoted by the same reference numerals, and redundant description will be omitted. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 도파관의 사시도 및 측면도를 나타낸다. 도 1a 및 도 1b를 참조하면, 본 실시예에 따른 도파관은 일면에 일정 모양의 홈이 형성된 도체 판(10)과, 상기 홈에 삽입되며 상기 홈과 맞닿는 면 이외의 면에 도체 층(30)이 형성된 유전체 블록(20)과, 도체 층(30)과 도체 판(10)을 전기적으로 연결하기 위한 연결 수단(40)을 구비한다. 유전체 블록(20)은 도파관의 내부에 해당하며 도체 판(10)과 도체 층(30)은 도파관의 내부와 외부를 차폐시키는 도체에 해당한다.1A and 1B show perspective and side views of a waveguide according to one embodiment of the present invention. 1A and 1B, the waveguide according to the present embodiment includes a conductor plate 10 having a groove having a predetermined shape on one surface thereof, and a conductor layer 30 on a surface other than the surface inserted into and contacted with the groove. The formed dielectric block 20 and the connecting means 40 for electrically connecting the conductor layer 30 and the conductor plate 10 are provided. The dielectric block 20 corresponds to the inside of the waveguide, and the conductor plate 10 and the conductor layer 30 correspond to the conductors shielding the inside and the outside of the waveguide.

보다 구체적으로 설명하면, 도체 판(10)의 상면에는 예컨대 'ㄷ'자 모양의 홈이 형성된다. 다만 홈의 모양은 'U'자 모양 등 임의의 모양일 수 있다. 그리고 형성된 홈의 패턴은 전송로의 형태, 즉 회로의 형태가 된다. 도 1a는 가장 단순한 형태로 직선 형태의 홈을 형성한 것을 나타낸다. 홈의 모양, 폭, 높이, 길이는 요구되는 전자파의 주파수와 모드에 따라서 당업자에 의해 임의로 설계될 수 있다. 일 예로서 홈의 높이는 약 0.1mm 내지 3mm 사이일 수 있다.In more detail, for example, a groove having a 'c' shape is formed on the upper surface of the conductor plate 10. However, the shape of the groove may be any shape such as a 'U' shape. The groove pattern thus formed is in the form of a transmission path, that is, in the form of a circuit. 1A shows a straight groove formed in the simplest form. The shape, width, height and length of the grooves can be arbitrarily designed by those skilled in the art according to the frequency and mode of the electromagnetic wave required. As an example, the height of the groove may be between about 0.1 mm and 3 mm.

유전체 블록(20)은 도체 판(10)에 형성된 상기 홈에 삽입되도록 모양과 크기가 결정되고 홈과 맞닿는 면 이외의 면인 유전체 블록(20)의 상면에는 도체 층(30)이 형성된다. 도체 층(30)의 두께는 홈의 높이에 비하면 상대적으로 작은 수치인데 예를 들면 약 0.018mm 일 수 있다. 유전체 블록(20)과 도체 층(30)이 합쳐진 높이가 홈의 높이와 일치하는 것이 바람직하나, 도체 층(30)과 도체 판(10)이 전기적으로 연결될 수 있는 한 약간의 오차가 있어도 무방하다. 예컨대, 도체 층(30)의 두께가 홈의 높이에 비하면 상대적으로 작으므로 유전체 블록(20)의 높이가 홈의 높이와 일치할 수도 있다.The dielectric block 20 has a conductor layer 30 formed on the top surface of the dielectric block 20, which is a surface other than a surface which is determined in shape and size so as to be inserted into the groove formed in the conductor plate 10 and is in contact with the groove. The thickness of the conductor layer 30 is a relatively small value compared to the height of the groove, for example, may be about 0.018mm. It is preferable that the combined height of the dielectric block 20 and the conductor layer 30 coincides with the height of the groove, but there may be a slight error as long as the conductor layer 30 and the conductor plate 10 can be electrically connected. . For example, since the thickness of the conductor layer 30 is relatively small compared to the height of the groove, the height of the dielectric block 20 may coincide with the height of the groove.

도체 층(30)과 도체 판(10)을 전기적으로 연결하기 위한 연결 수단(40)은 솔더링(soldering) 또는 웰딩(welding)일 수 있다. 즉, 도 1a에 도시된 바와 같이 도체 층(30)과 도체 판(10)의 간극에 솔더링 또는 웰딩이 가해짐으로써 도체 층(30)과 도체 판(10)이 서로 전기적으로 연결됨과 동시에 유전체 블록(20)은 도파관의 외부와 전기적으로 차폐된다. 또한, 상기 솔더링 또는 웰딩은 도체 판(10)에 유전체 블록(20)을 고정시키기 위한 역할도 한다. 다만, 유전체 블록(20)은 임의의 접착 수단을 통하여 도체 판(10)에 고정될 수도 있다. The connecting means 40 for electrically connecting the conductor layer 30 and the conductor plate 10 may be soldering or welding. That is, as shown in FIG. 1A, a soldering or welding is applied to a gap between the conductor layer 30 and the conductor plate 10 so that the conductor layer 30 and the conductor plate 10 are electrically connected to each other and at the same time the dielectric block. 20 is electrically shielded from the outside of the waveguide. In addition, the soldering or welding also serves to fix the dielectric block 20 to the conductor plate 10. However, the dielectric block 20 may be fixed to the conductor plate 10 through any adhesive means.

도 1c 및 도 1d는 본 발명의 다른 실시예에 따른 도파관의 사시도 및 측면도를 나타낸다. 도 1a 및 도 1b의 실시예에서, 도체 판(10)의 홈이 형성된 면의 반대면의 형상은 임의의 형상이어도 무방한 바, 본 실시예에 따른 도파관은 도체 판(10)의 홈이 형성된 면의 반대면의 형상이 홈의 형상과 일치하는 실시예를 나타낸다. 그 외의 구성은 도 1a 및 도 1b의 실시예와 동일하므로 더 이상의 설명은 생략한다.1C and 1D show perspective and side views of a waveguide according to another embodiment of the present invention. 1A and 1B, the shape of the opposite side of the grooved surface of the conductor plate 10 may be any shape, and the waveguide according to the present embodiment may have the grooved plate 10 formed therein. An embodiment in which the shape of the opposite side of the face coincides with the shape of the groove is shown. Other configurations are the same as those of the embodiment of FIGS. 1A and 1B, and further description thereof will be omitted.

상술한 본 발명의 실시예에 의하면 도체 판(10)을 통하여 도파관에서 발생하는 열이 방출되기 때문에 우수한 열 방출 효과를 가지게 된다. According to the embodiment of the present invention described above, since the heat generated in the waveguide is released through the conductor plate 10, it has an excellent heat dissipation effect.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 도파관의 제조 방법을 나타내는 도면이다.2A to 2D are diagrams illustrating a method of manufacturing a waveguide according to an embodiment of the present invention.

우선, 도 2a에 도시된 바와 같이 도체 판(10)의 일면에 일정 모양의 홈을 형성한다. 여기서, 홈의 형성은 프레스, 사출, 다이캐스팅, 스탬핑 등 다양한 방법을 사용할 수 있다. 또한, 기판에 일정 모양의 홈을 형성하고, 홈을 포함한 일면을 도금함으로써 일정 모양의 홈이 형성된 도체 판을 구현할 수도 있다.First, as shown in FIG. 2A, a groove having a predetermined shape is formed on one surface of the conductor plate 10. Here, the groove may be formed by various methods such as pressing, injection, die casting, and stamping. In addition, by forming a groove having a predetermined shape on the substrate, and by plating one surface including the groove, it is possible to implement a conductor plate having a predetermined groove.

그리고, 도 2b에 도시된 바와 같이 홈에 삽입될 유전체 블록(20)의 홈과 맞닿을 면 이외의 면인 유전체 블록(20)의 상면에 도체 층(30)을 형성한다. 여기서 도체 층(30)의 형성은 유전체 블록(20)에 도체 박(foil)을 접합시키거나, 유전체 블록(20)의 일면을 도금함으로써 할 수 있다.As shown in FIG. 2B, the conductor layer 30 is formed on the upper surface of the dielectric block 20, which is a surface other than the surface of the dielectric block 20 to be inserted into the groove. The conductor layer 30 may be formed by bonding a conductor foil to the dielectric block 20 or plating one surface of the dielectric block 20.

다음으로, 도 2c에 도시된 바와 같이 도체 판(10)의 홈(12)에 유전체 블록(20)을 삽입한다. 여기서, 유전체와 금속을 접착하기 위한 접착 수단을 이용하여 유전체 블록(20)과 도체 판(10)을 접착시킬 수 있다.Next, as shown in FIG. 2C, the dielectric block 20 is inserted into the groove 12 of the conductor plate 10. Here, the dielectric block 20 and the conductor plate 10 may be adhered to each other using an adhesive means for bonding the dielectric to the metal.

그리고, 도 2d에 도시된 바와 같이 도체 층(30)과 도체 판(10)의 간극에 솔더링 또는 웰딩(40)을 가함으로써 도체 층(30)과 도체 판(10)을 전기적으로 연결함과 동시에 유전체 블록(20)을 도파관의 외부와 전기적으로 차폐시킨다. As shown in FIG. 2D, soldering or welding 40 is applied to the gap between the conductor layer 30 and the conductor plate 10 to electrically connect the conductor layer 30 and the conductor plate 10. The dielectric block 20 is electrically shielded from the outside of the waveguide.

도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 도파관을 설명하기 위한 도면이다. 본 실시예에 따른 도파관은 도 1a 및 도 1b의 실시예에 따른 도파관의 특징을 모두 포함하는 바, 공통되는 설명은 생략하기로 한다.3A and 3B are views for explaining a waveguide according to still another embodiment of the present invention. Since the waveguide according to the present embodiment includes all of the features of the waveguide according to the embodiments of FIGS. 1A and 1B, common descriptions thereof will be omitted.

본 실시예에 따른 도파관은 도체 판(11)에 형성되는 홈이 단순한 직선 형태가 아닌 일정 패턴으로 형성된다. 그리고 각각의 상면에 도체 층이 형성된 유전체 블록 복수 개가 홈의 패턴에 맞게 삽입된다. 도 3a는 설명의 편의를 위하여 전기적 연결 수단이 도시되지 않은 도면을 나타내고, 도 3b는 전기적 연결 수단이 도시된 도면을 나타낸다.In the waveguide according to the present embodiment, the grooves formed in the conductor plate 11 are formed in a predetermined pattern rather than a simple straight shape. In addition, a plurality of dielectric blocks having conductor layers formed on respective top surfaces thereof are inserted in accordance with the groove pattern. 3A illustrates a diagram in which electrical connection means are not shown for convenience of description, and FIG. 3B illustrates a diagram in which electrical connection means are shown.

도 3a를 참조하면, 도체 판(11)에는 'T'자형 패턴의 홈이 형성된다. 그리고 패턴의 일부에는 상면에 제1 도체 층(30-1)이 형성된 제1 유전체 블록(20-1)이 삽입되고, 패턴의 다른 일부에는 상면에 제2 도체 층(30-2)이 형성된 제2 유전체 블록(20-2)이 삽입되며, 패턴의 나머지 일부에는 상면에 제3 도체 층(30-3)이 형성된 제3 유전체 블록(20-3)이 삽입된다. 복수 개의 유전체 블록이 삽입되기 때문에 패턴의 형태와 관계없이 유전체 블록의 모양이 본 실시예와 같이 직사각형 모양으로 통일될 수 있고, 유전체 블록의 크기 및 개수는 패턴의 모양에 따라 적절하게 선정될 수 있다. Referring to FIG. 3A, grooves of a 'T' shape pattern are formed in the conductor plate 11. The first dielectric block 20-1 having the first conductor layer 30-1 formed thereon is inserted into a portion of the pattern, and the second conductor layer 30-2 has the second conductor layer 30-2 formed therein in the other portion of the pattern. The second dielectric block 20-2 is inserted, and the third dielectric block 20-3 having the third conductor layer 30-3 formed thereon is inserted into the remaining part of the pattern. Since a plurality of dielectric blocks are inserted, the shape of the dielectric block may be unified into a rectangular shape as in the present embodiment regardless of the shape of the pattern, and the size and number of the dielectric blocks may be appropriately selected according to the shape of the pattern. .

도 3b를 참조하면, 제1 도체 층(30-1)과 도체 판(11)의 간극, 제2 도체 층(30-2)와 도체 판(11)의 간극, 제3 도체 층(30-3)와 도체 판(11)의 간극에 솔더링 또는 웰딩이 가해지고, 그와 더불어 제1 도체 층(30-1)과 제2 도체 층(30-2)의 간극, 제2 도체 층(30-2)과 제3 도체 층(30-3)의 간극에도 솔더링 또는 웰딩이 가해진다. 따라서 제1 내지 제3 도체 층(30-1,2,3)과 기판(11)이 전기적으로 연결되고, 제1 내지 제3 유전체 블록(20-1,2,3)이 도파관 외부와 전기적으로 차폐된다. Referring to FIG. 3B, the gap between the first conductor layer 30-1 and the conductor plate 11, the gap between the second conductor layer 30-2 and the conductor plate 11, and the third conductor layer 30-3 are shown. Soldering or welding is applied to the gap between the conductor plate 11 and the conductor plate 11, and the gap between the first conductor layer 30-1 and the second conductor layer 30-2, and the second conductor layer 30-2. Soldering or welding is also applied to the gap between the c) and the third conductor layer 30-3. Therefore, the first to third conductor layers 30-1, 2, 3 and the substrate 11 are electrically connected, and the first to third dielectric blocks 20-1, 2, 3 are electrically connected to the outside of the waveguide. Shielded.

본 실시예에 의하면 패턴의 모양에 따라 자가정렬(self-align)이 가능하고, 통일된 모양의 유전체 블록을 사용할 수 있어서 낭비되는 유전체 블록의 사용이 방지되며 따라서 제조 비용 또한 절감된다. 그리고 도체 판에 원하는 형태의 패턴을 형성하고 그에 따라 유전체 블록을 삽입하면 되므로 회로 구현이 용이하고 집적화가 가능하다. According to the present embodiment, self-aligning is possible according to the shape of the pattern, and a uniformly shaped dielectric block can be used, thereby preventing the use of wasted dielectric blocks and thus reducing manufacturing costs. In addition, since a pattern of a desired shape is formed on the conductor plate and a dielectric block is inserted accordingly, circuit implementation is easy and integration is possible.

도 3a 및 도 3b에 따른 실시예에서, 유전체 블록과 유전체 블록의 연결 부위에는 필러(filler)가 삽입될 수 있다. 예컨대, 도 4에 도시된 바와 같이 제2 도체 층(30-2)이 형성된 제2 유전체 블록(20-2)과 제3 도체 층(30-3)이 형성된 제3 유전체 블록(20-3)의 연결 부위에 필러(35)가 삽입된다. 필러(35)는 비전도성 물질로서 임의의 물질을 사용할 수 있으며 유전체 블록과 유전율이 유사한 물질을 사용하는 것이 바람직하다. 이처럼 유전체 블록 간의 연결 부위에 필러를 삽입함으로써 제2 도체 층(30-2)과 제3 도체 층(30-3)의 간극에 솔더링 또는 웰딩을 가할 경우 유전체 블록 사이에 납 등의 이물질이 침투하는 것을 방지하여 특성의 악화를 막을 수 있다. 3A and 3B, a filler may be inserted into the connection portion of the dielectric block and the dielectric block. For example, as shown in FIG. 4, the second dielectric block 20-2 with the second conductor layer 30-2 and the third dielectric block 20-3 with the third conductor layer 30-3 are formed. The filler 35 is inserted into the connection portion of the. The filler 35 may use any material as a non-conductive material, and it is preferable to use a material similar in dielectric constant to the dielectric block. Thus, when soldering or welding the gap between the second conductor layer 30-2 and the third conductor layer 30-3 by inserting a filler in the connection portion between the dielectric blocks, foreign substances such as lead penetrate between the dielectric blocks. To prevent deterioration of properties.

도 5a 내지 5f는 상술한 본 발명의 실시예들에 따른 도파관 및 도파관의 제조 방법을 4분기 전력 분배기에 적용한 형태를 나타낸다.5A to 5F illustrate a form in which the waveguide and the method of manufacturing the waveguide according to the embodiments of the present invention described above are applied to a four-quarter power divider.

도 5a는 완성된 4분기 전력 분배기의 상면도를 나타낸다. 편의상 도체 층과 도체 판의 전기적 연결 수단과 인접한 도체 층 간의 전기적 연결 수단은 도시를 생략하였다. 도 5a를 참조하면, 도체 판에 4분기 전력 분배기를 구현하기 위한 일정 패턴의 홈이 형성되고, 패턴의 각 일부에 상면에 도체 층이 형성된 직사각형 형태의 유전체 블록 각각이 삽입된다.5A shows a top view of a completed quarter-quarter power divider. For convenience, the electrical connection means between the conductor layer and the conductor layer of the conductor plate and the adjacent conductor layer is omitted. Referring to FIG. 5A, a predetermined pattern of grooves for forming a quarter-branch power divider is formed in the conductor plate, and each of the rectangular dielectric blocks having a conductor layer formed on an upper surface thereof is inserted in each portion of the pattern.

이하, 도 5b 내지 도 5e를 참조하여 4분기 전력 분배기의 제조 과정을 설명한다.Hereinafter, a manufacturing process of the fourth quarter power divider will be described with reference to FIGS. 5B to 5E.

우선, 도 5b에 도시된 바와 같이 도체 판의 일면에 4분기 전력 분배기를 구현하기 위한 일정 패턴의 홈을 형성한다. 그리고, 도 5c에 도시된 바와 같이, 일정 패턴의 홈에 삽입될 복수 개의 유전체 블록 각각의 홈과 맞닿을 면 이외의 면인 유전체 블록의 상면에 도체 층을 형성한다. First, as shown in FIG. 5B, grooves of a predetermined pattern for implementing a quarter-branch power divider are formed on one surface of the conductor plate. As illustrated in FIG. 5C, a conductor layer is formed on the upper surface of the dielectric block, which is a surface other than the surface of the plurality of dielectric blocks to be inserted into the grooves of the predetermined pattern.

다음으로 도 5d에 도시된 바와 같이 도체 판의 홈에 복수 개의 유전체 블록을 삽입한다. 그리고 도 5e에 도시된 바와 같이 유전체 블록과 유전체 블록의 연결 부위에 필러를 삽입한다.Next, as shown in FIG. 5D, a plurality of dielectric blocks are inserted into the grooves of the conductor plate. As shown in FIG. 5E, a filler is inserted into a connection portion between the dielectric block and the dielectric block.

다음으로 도 5f에 도시된 바와 같이 각 유전체 블록의 각 도체 층과 도체 판의 간극에 솔더링 또는 웰딩을 가하고 또한 인접한 도체층의 간극에 솔더링 또는 웰딩을 가함으로써, 도체 층과 도체 판을 전기적으로 연결함과 동시에 유전체 블록을 도파관의 외부와 전기적으로 차폐시킨다. Next, as illustrated in FIG. 5F, the conductor layer and the conductor plate are electrically connected by soldering or welding the gap between the conductor layer and the conductor plate of each dielectric block and soldering or welding the gap between the adjacent conductor layers. At the same time, the dielectric block is electrically shielded from the outside of the waveguide.

도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 도파관의 사시도 및 측면도를 나타낸다. 본 실시예에 따른 도파관 역시 도 1a 및 도 1b의 실시예에 따른 도파관의 특징을 모두 포함하는 바, 공통되는 설명은 생략하기로 한다.6A and 6B show perspective and side views of a waveguide according to another embodiment of the present invention. Since the waveguide according to the present embodiment also includes all the features of the waveguide according to the embodiment of FIGS. 1A and 1B, a description thereof will be omitted.

도 6a 및 도 6b를 참조하면, 본 실시예에 따른 도파관은 유전체 블록 내부에 홈의 형성 방향과 동일한 방향의 스트립라인(50)이 포함된다. 스트립라인(50)을 포함시키기 위해 유전체 블록은 상면에 스트립라인이 형성된 제1 유전체 블록(21)과, 제1 유전체 블록(21)의 스트립라인(50)이 형성된 면에 접합되는 제2 유전체 블록(22)으로 이루어지고, 제2 유전체 블록(22)의 상면에 도체 층(30)이 형성된다. 그리고 제1 유전체 블록(21)과 제2 유전체 블록(22)의 사이에는 둘을 접합하기 위한 접착 물질(60)이 구비된다. 6A and 6B, the waveguide according to the present embodiment includes a stripline 50 in the same direction as the groove forming direction in the dielectric block. In order to include the stripline 50, the dielectric block may include a first dielectric block 21 having a stripline formed thereon and a second dielectric block bonded to a surface where the stripline 50 formed of the first dielectric block 21 is formed. And the conductor layer 30 is formed on the upper surface of the second dielectric block 22. An adhesive material 60 for bonding the two is provided between the first dielectric block 21 and the second dielectric block 22.

본 실시예에 따른 도파관은 TE10 모드를 기본 모드로 하는 전자기파 외에 스트립라인(50)을 통하여 TEM 모드의 전자기파를 함께 전송할 수 있는 하이브리드 도파관에 해당한다.The waveguide according to the present embodiment corresponds to a hybrid waveguide capable of transmitting the electromagnetic wave of the TEM mode through the stripline 50 in addition to the electromagnetic wave having the TE10 mode as the basic mode.

도 7a 내지 도 7b는 이러한 하이브리드 도파관의 제조 방법을 나타내는 도면이다.7A to 7B are views showing a method for manufacturing such a hybrid waveguide.

우선, 도 7a에 도시된 바와 같이 도체 판(10)의 일면에 일정 모양의 홈을 형성한다. 그리고 도 7b에 도시된 바와 같이 제1 유전체 블록(21)의 상면에 스트립라인(50)을 형성한다. 스트립라인(50)의 형성은 제1 유전체 블록(21)에 스트립라인 형태의 도체 박(foil)을 접합시키거나, 스트립라인 형태로 도금함로써 할 수 있다. 그리고 도 7c에 도시된 바와 같이 스트립라인(50)이 형성된 제1 유전체 블록(21)의 상면에 접착 물질(60)을 이용하여 제2 유전체 블록(22)을 접합시키고, 제2 유전체 블록(22)의 상면에 도체 층(30)을 형성한다.First, as shown in FIG. 7A, grooves having a predetermined shape are formed on one surface of the conductor plate 10. As shown in FIG. 7B, a strip line 50 is formed on the top surface of the first dielectric block 21. The stripline 50 may be formed by bonding a conductor foil in the form of a stripline to the first dielectric block 21 or plating the stripline in the form of a stripline. As shown in FIG. 7C, the second dielectric block 22 is bonded to the top surface of the first dielectric block 21 on which the stripline 50 is formed by using the adhesive material 60, and the second dielectric block 22 is formed. The conductor layer 30 is formed on the upper surface of the substrate.

다음으로, 도 7d에 도시된 바와 같이 도체 판(10)의 홈에 스트립라인(50)을 포함하고 상면에 도체 층(30)이 형성된 유전체 블록을 삽입한다.Next, as illustrated in FIG. 7D, a dielectric block including a stripline 50 in a groove of the conductor plate 10 and having a conductor layer 30 formed thereon is inserted.

그리고 도 7e에 도시된 바와 같이 도체 층(30)과 도체 판(10)의 간극에 솔더링 또는 웰딩(40)을 가함으로써 도체 층(30)과 도체 판(10)을 전기적으로 연결함과 동시에 제1 및 제2 유전체 블록(21, 22)을 도파관의 외부와 전기적으로 차폐시킨다.As shown in FIG. 7E, soldering or welding 40 is applied to the gap between the conductor layer 30 and the conductor plate 10 to electrically connect the conductor layer 30 and the conductor plate 10 and simultaneously. The first and second dielectric blocks 21, 22 are electrically shielded from the outside of the waveguide.

도 8a 내지 8c는 본 발명의 또 다른 실시예에 따른 도파관을 설명하기 위한 도면이다. 본 실시예에 따른 도파관 역시 도 1a 및 도 1b의 실시예에 따른 도파관의 특징을 모두 포함하는 바, 공통되는 설명은 생략하기로 한다. 본 실시예에 따른 도파관은 유전율이 다른 유전체 블록들을 직렬로 연결함으로써 도파관 필터를 구현한다. 8A to 8C are diagrams for describing a waveguide according to still another embodiment of the present invention. Since the waveguide according to the present embodiment also includes all the features of the waveguide according to the embodiment of FIGS. 1A and 1B, a description thereof will be omitted. The waveguide according to the present embodiment implements the waveguide filter by connecting dielectric blocks having different permittivity in series.

도 8a를 참조하면, 도체 판(10)의 홈(12)에, 상면에 도체 층(30-4, 30-5, 30-6, 30-7, 30-8)이 각각 형성된 유전체 블록들(20-4, 20-5, 20-6, 20-7, 20-8)이 직렬로 삽입된다. 유전체 블록들(20-4, 20-5, 20-6, 20-7, 20-8) 각각의 유전율은 ε1, ε2, ε1, ε2, ε1(ε1, ε2는 예를 들어 10, 2.2)이고 그 길이는 유전율에 대응하는 파장의 1/4이다. 이러한 실시예에 따른 도파관 필터는 대역 통과(band-pass) 특성을 가지게 된다. 당업자는 각 유전체 블록의 유전율과 길이를 적절히 선정함으로써 원하는 통과 대역 특성을 가지는 도파관 필터를 구현할 수 있다.Referring to FIG. 8A, dielectric blocks having grooves 12 of the conductor plate 10 formed with conductor layers 30-4, 30-5, 30-6, 30-7, and 30-8 on top surfaces thereof, respectively. 20-4, 20-5, 20-6, 20-7, 20-8) are inserted in series. The dielectric constant of each of the dielectric blocks 20-4, 20-5, 20-6, 20-7, and 20-8 is ε 1 , ε 2 , ε 1 , ε 2 , ε 1 (ε 1 , ε 2 is an example. 10, 2.2) and its length is one quarter of the wavelength corresponding to the permittivity. The waveguide filter according to this embodiment has a band-pass characteristic. Those skilled in the art can implement waveguide filters having desired passband characteristics by appropriately selecting the dielectric constant and length of each dielectric block.

도 8b를 참조하면, 유전체 블록들(20-4, 20-5, 20-6, 20-7, 20-8) 사이에는 필러(35)가 삽입된다. 그리고 도 8c를 참조하면, 도체 층(30-4, 30-5, 30-6, 30-7, 30-8)과 도체 판(10)의 간극, 그리고 도체 층(30-4, 30-5, 30-6, 30-7, 30-8) 사이에 솔더링 또는 웰딩(40)을 가함으로써 도체 층(30-4, 30-5, 30-6, 30-7, 30-8)과 도체 판(10)을 전기적으로 연결함과 동시에 유전체 블록들(20-4, 20-5, 20-6, 20-7, 20-8)을 도파관의 외부와 전기적으로 차폐시킨다. Referring to FIG. 8B, a filler 35 is inserted between the dielectric blocks 20-4, 20-5, 20-6, 20-7, and 20-8. 8C, the gap between the conductor layers 30-4, 30-5, 30-6, 30-7, and 30-8 and the conductor plate 10, and the conductor layers 30-4 and 30-5. Conductor layer (30-4, 30-5, 30-6, 30-7, 30-8) and conductor plate by applying soldering or welding (40) between 30-6, 30-7, 30-8 While electrically connecting 10, dielectric blocks 20-4, 20-5, 20-6, 20-7, and 20-8 are electrically shielded from the outside of the waveguide.

본 실시예에 따르면, 서로 다른 유전율을 가지는 유전체 블록들을 도체 판(10)의 홈(12)에 삽입함으로써 도파관 필터 등 도파관을 이용한 기타 응용을 효과적으로 구현할 수 있다. According to the present embodiment, by inserting dielectric blocks having different dielectric constants into the grooves 12 of the conductor plate 10, other applications using waveguides such as waveguide filters can be effectively implemented.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far I looked at the center of the preferred embodiment for the present invention. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.

Claims (16)

일면에 일정 모양의 홈이 형성된 도체 판;
상기 홈에 삽입되며 상기 홈과 맞닿는 면 이외의 면에 도체 층이 형성된 유전체 블록; 및
상기 도체 층과 상기 도체 판을 전기적으로 연결하는 연결 수단을 포함하는 것을 특징으로 하는 도파관.A conductor plate having a groove having a predetermined shape on one surface thereof;
A dielectric block inserted into the groove and having a conductor layer formed on a surface other than the surface in contact with the groove; And
And connecting means for electrically connecting the conductor layer and the conductor plate. 제1항에 있어서,
상기 도체 층과 상기 도체 판은 솔더링 또는 웰딩을 통해 전기적으로 연결되는 것을 특징으로 하는 도파관.The method of claim 1,
Wherein the conductor layer and the conductor plate are electrically connected through soldering or welding. 제1항에 있어서,
상기 홈은 일정 패턴으로 형성되고,
상기 유전체 블록은 상기 일정 패턴의 일부인 제1 패턴에 삽입되고 상기 홈과 맞닿는 면 이외의 면에 제1 도체 층이 형성된 제1 유전체 블록과 상기 일정 패턴의 다른 일부인 제2 패턴에 삽입되고 상기 홈과 맞닿는 면 이외의 면에 제2 도체 층이 형성된 제2 유전체 블록을 포함하는 것을 특징으로 하는 도파관.The method of claim 1,
The groove is formed in a predetermined pattern,
The dielectric block is inserted into a first pattern which is a part of the predetermined pattern and is inserted into a first dielectric block having a first conductor layer formed on a surface other than the surface contacting the groove and a second pattern which is another part of the predetermined pattern. And a second dielectric block having a second conductor layer formed on a surface other than the abutting surface. 제3항에 있어서,
상기 제1 도체 층과 상기 제2 도체 층은 솔더링 또는 웰딩을 통해 전기적으로 연결되는 것을 특징으로 하는 도파관.The method of claim 3,
Wherein the first conductor layer and the second conductor layer are electrically connected through soldering or welding. 제3항에 있어서,
상기 제1 유전체 블록과 상기 제2 유전체 블록의 연결 부위에는 필러(filler)가 삽입되는 것을 특징으로 하는 도파관.The method of claim 3,
A waveguide, characterized in that a filler is inserted into a connection portion between the first dielectric block and the second dielectric block. 제1항에 있어서,
상기 유전체 블록 내부에는 일정 방향의 스트립라인이 포함되는 것을 특징으로 하는 도파관.The method of claim 1,
The waveguide of claim 1, wherein the dielectric block includes a stripline in a predetermined direction. 제6항에 있어서,
상기 유전체 블록은 상기 스트립라인이 형성된 제1 유전체 블록과 상기 제1 유전체 블록의 상기 스트립라인이 형성된 면에 접합되는 제2 유전체 블록을 포함하는 것을 특징으로 하는 도파관.The method according to claim 6,
Wherein said dielectric block comprises a first dielectric block having said stripline formed thereon and a second dielectric block bonded to a surface of said first dielectric block having said stripline formed thereon. 제3항에 있어서,
상기 제1 유전체 블록과 상기 제2 유전체 블록의 유전율이 서로 다른 것을 특징으로 하는 도파관.The method of claim 3,
The waveguide of claim 1, wherein the dielectric constants of the first dielectric block and the second dielectric block are different from each other. 도체 판의 일면에 일정 모양의 홈을 형성하는 단계;
상기 홈에 삽입될 유전체 블록의 상기 홈과 맞닿을 면 이외의 면에 도체 층을 형성하는 단계;
상기 유전체 블록을 상기 홈에 삽입하는 단계; 및
상기 도체 층과 상기 도체 판을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 도파관 제조 방법.Forming a groove having a predetermined shape on one surface of the conductor plate;
Forming a conductor layer on a surface other than the surface of the dielectric block to be inserted into the groove, the surface being in contact with the groove;
Inserting the dielectric block into the groove; And
Electrically connecting the conductor layer and the conductor plate. 제9항에 있어서,
상기 전기적으로 연결하는 단계는 솔더링 또는 웰딩을 통하여 상기 도체 층과 상기 도체 판을 전기적으로 연결하는 것을 특징으로 하는 도파관 제조 방법.10. The method of claim 9,
The electrically connecting step includes the step of electrically connecting the conductor layer and the conductor plate through soldering or welding. 제9항에 있어서,
상기 홈을 형성하는 단계에서 상기 홈은 일정 패턴으로 형성되고,
상기 유전체 블록은 상기 일정 패턴의 일부인 제1 패턴에 삽입될 제1 유전체 블록과 상기 일정 패턴의 다른 일부에 삽입될 제2 유전체 블록을 포함하고,
상기 도체 층을 형성하는 단계는,
상기 제1 유전체 블록의 상기 홈과 맞닿을 면 이외의 면에 제1 도체 층을 형성하고, 상기 제2 유전체 블록의 상기 홈과 맞닿을 면 이외에 제2 도체 층을 형성하는 것을 특징으로 하는 도파관 제조 방법.10. The method of claim 9,
In the forming of the groove, the groove is formed in a predetermined pattern,
The dielectric block includes a first dielectric block to be inserted into a first pattern which is a part of the predetermined pattern and a second dielectric block to be inserted into another part of the predetermined pattern,
Forming the conductor layer,
The first conductor layer is formed on a surface other than the surface of the first dielectric block that is in contact with the groove, and the second conductor layer is formed in addition to the surface of the second dielectric block which is in contact with the groove. Way. 제11항에 있어서,
상기 전기적으로 연결하는 단계에서 상기 제1 도체 층과 상기 제2 도체 층 또한 솔더링 또는 웰딩을 통해 전기적으로 연결하는 것을 특징으로 하는 도파관 제조 방법.The method of claim 11,
And in said electrically connecting step, said first conductor layer and said second conductor layer are also electrically connected by soldering or welding. 제11항에 있어서,
상기 제1 유전체 블록과 상기 제2 유전체 블록의 연결 부위에 필러(filler)를 삽입하는 단계를 더 포함하는 것을 특징으로 하는 도파관 제조 방법.The method of claim 11,
And inserting a filler into a connection portion of the first dielectric block and the second dielectric block. 제9항에 있어서,
상기 유전체 블록의 내부에 일정 방향의 스트립라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 도파관 제조 방법.10. The method of claim 9,
And forming a stripline in a predetermined direction inside the dielectric block. 제14항에 있어서,
상기 스트립라인을 형성하는 단계는,
제1 유전체 블록의 일면에 상기 스트립라인을 형성하는 단계; 및
상기 제1 유전체 블록의 상기 스트립라인이 형성된 면에 제2 유전체 블록을 접합하는 단계를 더 포함하는 것을 특징으로 하는 도파관 제조 방법.15. The method of claim 14,
Forming the stripline,
Forming the stripline on one surface of a first dielectric block; And
And bonding a second dielectric block to a surface on which the stripline of the first dielectric block is formed. 제11항에 있어서,
상기 제1 유전체 블록과 상기 제2 유전체 블록의 유전율이 서로 다른 것을 특징으로 하는 도파관 제조 방법.


The method of claim 11,
And a dielectric constant of the first dielectric block and the second dielectric block is different from each other.


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Citations (3)

* Cited by examiner, † Cited by third party
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3547921B2 (en) 1996-12-02 2004-07-28 本田技研工業株式会社 Non-radiative dielectric line and method of manufacturing the same
JP2004193427A (en) 2002-12-12 2004-07-08 Kyocera Corp Container for housing high-frequency component, non-radiative dielectric line and millimeter wave transmitter-receiver
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