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KR101254479B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR101254479B1
KR101254479B1 KR1020137001095A KR20137001095A KR101254479B1 KR 101254479 B1 KR101254479 B1 KR 101254479B1 KR 1020137001095 A KR1020137001095 A KR 1020137001095A KR 20137001095 A KR20137001095 A KR 20137001095A KR 101254479 B1 KR101254479 B1 KR 101254479B1
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pixel electrode
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카츠노리 미사키
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샤프 가부시키가이샤
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Abstract

본 발명에 따른 TFT 기판(100A)은, 기판 상에 형성된 박막 트랜지스터, 게이트 배선(3a), 및 소스 배선(13as)과, 박막 트랜지스터와 외부 배선을 전기적으로 접속하는 제1 및 제2 단자(40a, 40b)을 구비한다. 제1 단자는 제1 게이트 단자부 (41a)와 제1 화소 전극 배선(29a)을 구비한다. 제1 화소 전극 배선은, 절연막(5)에 설치된 제1 개구부(27c) 내에서 제1 게이트 단자부와 접촉하고, 제1 개구부에 있어서의 절연막의 단부면을 덮는다. 제2 단자는 제2 게이트 단자부(41b)와 제2 화소 전극 배선(29b)을 구비한다. 제2 화소 전극 배선은, 절연막에 설치된 제2 개구부(27d) 내에서 제2 게이트 단자부와 접촉하고, 제2 개구부에 있어서의 절연막의 단부면을 덮는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCTION THEREOF}
본 발명은 박막 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
액티브 매트릭스형 액정 표시 장치는, 일반적으로 화소마다 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor; 이하, 「TFT」)가 형성된 기판(이하, 「TFT 기판」)과, 대향 전극 및 컬러 필터 등이 형성된 대향 기판과, TFT 기판과 대향 기판의 사이에 설치된 액정층을 구비하고 있다. 또한, TFT 기판은 유기EL 표시 장치 등의 다른 액티브 매트릭스형 표시 장치에도 사용된다.
예를 들면 액정 표시 장치의 TFT 기판에는, 복수의 소스 배선과, 복수의 게이트 배선과, 이들의 교차부에 각각 배치된 복수의 TFT, 화소 전극, 보조 용량 배선 및 보조 용량 전극 등이 형성되어 있다. 또한, TFT 기판의 단부에는, 소스 배선 및 게이트 배선을 구동 회로의 입력 단자에 각각 접속하기 위한 단자가 설치되어 있다.
TFT 기판의 구성은, 예를 들면 특허 문헌 1에 개시되어 있다. 이하, 도면을 참조하면서 특허 문헌 1에 개시된 액정 표시 장치의 TFT 기판의 구성을 예로 설명한다.
도 17의 (a)는 TFT 기판의 개략을 도시하는 모식적인 평면도이며, 도 17의 (b)는 TFT 기판에 있어서의 1개의 화소를 도시하는 확대 평면도이다. 또한, 도 18은 도 17에 도시하는 TFT 기판에 있어서의 TFT 및 단자의 단면도이다.
도 17의 (a)에 도시한 바와 같이, TFT 기판은 복수의 게이트 배선(2016)과 복수의 소스 배선(2017)을 갖고 있다. 이들의 배선(2016, 2017)으로 포위된 각각의 영역(2021)이 「화소」가 된다. TFT 기판 중 화소가 형성되는 영역(표시 영역)의 외연에 위치하는 영역(2040)에는 복수의 게이트 배선(2016) 및 소스 배선(2017) 각각을 구동 회로에 접속하기 위한 복수의 접속부(2041)가 배치되어 있다. 각 접속부(2041)는 외부 배선과 접속하기 위한 단자를 구성한다. 또한, 본 명세서에서는 복수의 단자가 배치되는 TFT 기판의 영역을 「단자 영역」이라고 부른다.
도 17의 (b) 및 도 18에 도시한 바와 같이, 화소가 되는 각 영역(2021)에 화소 전극(2020)이 설치되어 있다. 또한, 각 영역(2021)에는 TFT가 형성되어 있다. TFT는, 게이트 전극(G)과, 게이트 전극(G)을 덮는 게이트 절연막(2025, 2026)과, 게이트 절연막(2026) 상에 배치된 반도체층(2019)과, 반도체층(2019)의 양단부에 각각 접속된 소스 전극(S) 및 드레인 전극(D)을 갖고 있다. TFT는 보호막(2028)으로 덮여 있다. 보호막(2028)과 화소 전극(2020)의 사이에는 층간 절연막(2029)이 형성되어 있다. TFT의 소스 전극(S)는 소스 배선(2017)에, 게이트 전극(G)은 게이트 배선(2016)에 접속되어 있다. 또한, 드레인 전극(D)은 컨택트홀(2030) 내에서 화소 전극(2020)에 접속되어 있다.
또한, 게이트 배선(2016)과 평행하게 보조 용량 배선(2018)이 형성되어 있다. 보조 용량 배선(2018)은 보조 용량에 접속되어 있다. 여기에서는 보조 용량은, 드레인 전극과 동일한 도전막으로 형성된 보조 용량 전극(2018b)과, 게이트 배선과 동일한 도전막으로 형성된 보조 용량 전극(2018a)과, 그들의 사이에 위치하는 게이트 절연막(2026)으로 구성되어 있다.
예를 들면 게이트 배선(2016)으로부터 연장된 접속부(2041) 상에는 게이트 절연막(2025, 2026) 및 보호막(2028)이 형성되어 있지 않고, 접속부(2041)의 상면과 접촉하도록 접속 배선(2044)이 형성되어 있다. 이에 의해, 접속부(2041)와 접속 배선(2044)의 전기적인 접속이 확보되어 있다.
또한, 도 18에 도시한 바와 같이, 액정 표시 장치의 TFT 기판은, 액정층(2015)을 사이에 끼워 대향 전극이나 컬러 필터가 형성된 기판(2014)과 대향하도록 배치된다.
이러한 TFT 기판을 제조할 때는, 화소가 되는 영역(2021)(「화소부」라고도 한다)과 단자를 공통의 프로세스로 형성하여 마스크수나 공정수의 증대를 억제하는 것이 바람직하다.
도 18에 도시한 TFT 기판의 단자부를 형성하기 위해서는, 게이트 전극과 동일한 도전층으로 형성된 접속부(2041)를 덮는 게이트 절연막(게이트 절연막이 단층 구조를 갖는 경우도 있다)(2025, 2026) 및 보호막(2028)을 제거한 후, 화소 전극과 동일한 투명 도전층으로 접속 배선(2044)을 형성할 필요가 있다. 게이트 절연막(게이트 절연막이 단층 구조를 갖는 경우도 있다)(2025, 2026) 및 보호막(2028)을 제거하기 위한 에칭 시에, 층간 절연막(2029)을 에칭 마스크로서 이용하는 방법이 특허 문헌 2에 기재되어 있다.
한편, 최근, 실리콘 반도체막 대신에 산화 아연 등의 산화물 반도체막을 사용해서 TFT의 활성층을 형성하는 것이 제안되고 있다. 이러한 TFT를 「산화물 반도체 TFT」라고 칭한다. 산화물 반도체는 아몰퍼스 실리콘보다도 높은 이동도를 갖고 있다. 이 때문에, 산화물 반도체 TFT는 아몰퍼스 실리콘 TFT보다도 고속으로 동작할 수 있다. 또한, 산화물 반도체 TFT는, 아몰퍼스 실리콘 TFT와 동일한 프로세스로 제조하는 것이 가능하고, 다결정 실리콘을 사용한 TFT보다도 대면적의 표시 장치에 적용할 수 있다는 이점을 갖고 있다(예를 들면 특허 문헌 3).
일본 특허 출원 공개 제2008-170664호 공보 일본 특허 출원 공개 제2004-61687호 공보 일본 특허 출원 공개 제2003-298062호 공보
그러나, 산화물 반도체 TFT를 구비한 표시 장치는 아직 양산에 이르지 못하고, 양산 기술의 확립을 서두르고 있다.
본 발명은 상기의 여러 점에 감안하여 이루어진 것으로, 그 목적은 산화물 반도체 TFT를 구비한 표시 장치 등의 반도체 장치를 양산하기 위해서 적합한 제조 방법 및 그러한 제조 방법에 의해 제조되는 반도체 장치를 제공하는 것에 있다.
본 발명에 따른 실시 형태에 있어서의 반도체 장치는, 기판과, 상기 기판 상에 형성된 박막 트랜지스터와, 제1 접속부를 갖는 게이트 배선과, 제2 접속부를 갖는 소스 배선과, 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하는 제1 및 제2 단자를 구비한 반도체 장치로서, 상기 박막 트랜지스터는, 상기 게이트 배선 상에 형성된 절연막과, 상기 절연막 상에 형성된 채널 영역과, 상기 채널 영역의 양측에 각각 위치하는 소스 영역 및 드레인 영역을 갖는 섬 형상의 산화물 반도체층과, 상기 소스 영역에 전기적으로 접속된 상기 소스 배선과, 상기 드레인 영역에 전기적으로 접속된 드레인 전극을 구비하고, 상기 반도체 장치는 또한 상기 소스 배선 및 드레인 전극 상에 설치되어 상기 박막 트랜지스터를 덮는 보호막과, 상기 보호막 상에 형성되어 상기 드레인 전극과 접촉하도록 형성된 화소 전극을 구비하고, 상기 제1 단자는, 상기 게이트 배선과 동일한 도전막으로 형성된 제1 게이트 단자부와, 상기 절연막 상에 형성되어, 상기 화소 전극과 동일한 도전막으로 형성된 제1 화소 전극 배선을 구비하고, 상기 제1 화소 전극 배선은, 상기 절연막에 설치된 제1 개구부 내에서 상기 제1 게이트 단자부와 접촉하고, 또한, 상기 제1 개구부에 있어서의 상기 절연막의 단부면을 덮고 있고, 또한, 상기 제1 접속부에 전기적으로 접속되어 있고, 상기 제2 단자는, 상기 게이트 배선과 동일한 도전막으로 형성된 제2 게이트 단자부와, 상기 절연막 상에 형성되어, 상기 화소 전극과 동일한 도전막으로 형성된 제2 화소 전극 배선을 구비하고, 상기 제2 화소 전극 배선은, 상기 절연막에 설치된 제2 개구부 내에서 상기 제2 게이트 단자부와 접촉하고, 또한, 상기 제2 개구부에 있어서의 상기 절연막의 단부면을 덮고 있고, 또한, 상기 제2 접속부에 전기적으로 접속되어 있다.
어떤 실시 형태에 있어서, 상술한 반도체 장치는, 상기 절연막 내에 설치된 개구 영역을 또한 갖고, 상기 개구 영역은, 상기 제1 단자와 상기 제1 접속부의 사이, 및, 상기 제2 단자와 상기 제2 접속부의 사이의 적어도 어느 한쪽에 형성되어 있다.
어떤 실시 형태에 있어서, 상기 개구 영역과 상기 제1 단자의 사이, 및, 상기 개구 영역과 상기 제2 단자의 사이의 적어도 어느 한쪽에 보조 용량 배선의 일부가 형성되어 있다.
본 발명에 따른 다른 실시 형태에 있어서의 반도체 장치는, 기판과, 상기 기판 상에 형성된 박막 트랜지스터, 게이트 배선, 소스 배선, 접속부, 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하는 제1 및 제2 단자를 구비한 반도체 장치로서, 상기 박막 트랜지스터는, 상기 게이트 배선 상에 형성된 절연막과, 상기 절연막 상에 형성된 채널 영역과, 상기 채널 영역의 양측에 각각 위치하는 소스 영역 및 드레인 영역을 갖는 섬 형상의 산화물 반도체층과, 상기 소스 영역에 전기적으로 접속된 상기 소스 배선과, 상기 드레인 영역에 전기적으로 접속된 드레인 전극을 구비하고, 상기 반도체 장치는, 또한 상기 소스 배선 및 상기 드레인 전극 상에 설치되어 상기 박막 트랜지스터를 덮는 보호막과, 상기 보호막 상에 형성되어 상기 드레인 전극과 접촉하도록 형성된 화소 전극을 구비하고, 상기 제1 단자는, 상기 게이트 배선의 일부에 형성된 게이트 단자부와, 상기 절연막 및 상기 보호막에 설치된 제1 개구부 내에서 상기 게이트 단자부와 접촉하고, 또한, 상기 화소 전극과 동일한 도전막으로 형성된 제1 화소 전극 배선을 구비하고, 상기 제1 화소 전극 배선은, 상기 제1 개구부에 있어서의 상기 절연막 및 상기 보호막의 단부면을 덮고 있고, 상기 접속부는, 상기 게이트 배선과 동일한 도전막으로 형성된 소스 단자 접속 배선과, 상기 소스 단자 접속 배선 상에 형성된 상기 절연막과, 상기 절연막 상에 형성된 상기 소스 배선 및 상기 보호막과, 상기 보호막 상에 형성되어, 상기 화소 전극과 동일한 도전막으로 형성된 제2 화소 전극 배선을 구비하고, 상기 제2 화소 전극 배선은, 상기 절연막 및 상기 보호막에 설치된 제2 개구부 내에서 상기 소스 단자 접속 배선 및 상기 소스 배선에 전기적으로 접속되고, 상기 제2 단자는, 상기 소스 단자 접속 배선과, 상기 소스 단자 접속 배선 및 상기 절연막 상에 형성되어, 상기 화소 전극과 동일한 도전막으로 형성된 제3 화소 전극 배선을 구비하고, 상기 제3 화소 전극 배선은, 상기 절연막에 설치된 제3 개구부 내에서 상기 소스 단자 접속 배선과 접촉하고, 또한, 상기 제3 개구부에 있어서의 상기 절연막의 단부면을 덮고 있고, 상기 소스 단자 접속 배선은, 상기 제2 단자와 상기 접속부를 전기적으로 접속하고 있다.
어떤 실시 형태에 있어서, 상술한 반도체 장치는, 상기 접속부와 상기 제2 단자의 사이에 위치하는 상기 보호막의 단부면 중 상기 제2 단자측이며, 상기 절연막측의 단부면의 일부에 오목부가 형성되어 있다.
어떤 실시 형태에 있어서, 상기 오목부의 높이는 상기 산화물 반도체층의 두께와 동일하다.
본 발명에 따른 실시 형태에 있어서의 반도체 장치의 제조 방법은, 상술한 반도체 장치의 제조 방법으로서, (A)기판 상에 게이트 배선용 도전막을 형성하고, 이것을 패터닝 함으로써 게이트 배선, 제1 및 제2 게이트 단자부를 형성하는 공정과, (B)상기 게이트 배선, 상기 제1 및 제2 게이트 단자부 상에 절연막을 형성하는 공정과, (C)상기 절연막 상에 있어서, 상기 제1 및 제2 게이트 단자부의 각각의 주연에 산화물 반도체층을 형성하는 공정과, (D)상기 절연막 상에 소스 배선을 형성하는 공정과, (E)상기 제1 및 제2 게이트 단자부를 포함하는 단자 영역 이외를 덮는 보호막을 형성하는 공정과, (F)상기 산화물 반도체층을 마스크로 하여 상기 절연막의 에칭을 행함으로써, 상기 제1 및 제2 게이트 단자부 상의 각각의 상기 절연막에, 상기 제1 게이트 단자부의 표면을 노출시키는 제1 개구부, 및, 제2 게이트 단자부의 표면을 노출시키는 제2 개구부를 형성함과 함께, 상기 절연막 및 상기 보호막을 에칭함으로써 상기 게이트 배선 상의 상기 절연막 및 상기 보호막에 제3 개구부를 형성하고, 또한, 상기 보호막을 에칭함으로써 상기 소스 배선 상의 상기 보호막에 제4 개구부를 형성하는 공정과, (G)상기 산화물 반도체층을 에칭으로 제거하는 공정과, (H)상기 절연막 상에 형성되어, 상기 제1 개구부 내에서 상기 제1 게이트 단자부에 전기적으로 접속하고, 또한, 상기 제3 개구부 내에서 상기 게이트 배선에 전기적으로 접속하는 제1 화소 전극 배선과, 상기 절연막 상에 형성되어, 상기 제2 개구부 내에서 상기 제2 게이트 단자부에 전기적으로 접속하고, 또한, 상기 제4 개구부 내에서 상기 소스 배선에 전기적으로 접속하는 제2 화소 전극 배선을 형성하는 공정을 포함한다.
어떤 실시 형태에 있어서, 상기 공정(A)는, 상기 게이트 배선용 도전막을 패터닝함으로써 상기 제1 게이트 단자부와 상기 게이트 배선의 사이, 및, 상기 제2 게이트 단자부의 상기 게이트 배선측의 적어도 어느 한쪽에 보조 용량 배선의 일부를 형성하는 공정을 포함한다.
어떤 실시 형태에 있어서, 상기 공정(F)는, 상기 게이트 배선과 상기 제1 게이트 단자부의 사이, 및, 상기 소스 배선과 상기 제2 게이트 단자부의 사이의 적어도 어느 한쪽의 상기 절연막에 개구 영역을 형성하는 공정을 포함한다.
어떤 실시 형태에 있어서, 상기 공정(G)는, 상기 단자 영역의 산화물 반도체층을 웨트 에칭으로 제거하는 공정을 포함한다.
어떤 실시 형태에 있어서, 상기 공정(H)는, 상기 제1 개구부에 있어서의 상기 절연막의 단부면을 덮도록 상기 제1 화소 전극 배선을 형성하고, 상기 제2 개구부에 있어서의 상기 절연막의 단부면을 덮도록 상기 제2 화소 전극 배선을 형성하는 공정을 포함한다.
본 발명에 따른 다른 실시 형태에 있어서의 반도체 장치의 제조 방법은, 상술한 반도체 장치의 제조 방법으로서, (A)기판 상에 게이트 배선용 도전막을 형성하고, 이것을 패터닝 함으로써 게이트 배선 및 소스 단자 접속 배선을 형성하는 공정과, (B)상기 게이트 배선 및 상기 소스 단자 접속 배선 상에 절연막을 형성하는 공정과, (C)상기 소스 단자 접속 배선 상에, 그리고, 상기 절연막 상에 산화물 반도체층을 형성하는 공정과, (D)상기 절연막 상에 소스 배선을 형성하는 공정과, (E)상기 게이트 배선 및 상기 소스 배선을 덮는 보호막을 형성하는 공정과, (F)상기 산화물 반도체층을 마스크로 하여 상기 절연막의 에칭을 행함으로써, 상기 소스 단자 접속 배선 상의 상기 절연막에 상기 소스 단자 접속 배선의 표면을 노출시키는 제1 개구부를 형성하는 공정과, (G)상기 소스 단자 접속 배선 상의 상기 산화물 반도체층을 에칭으로 제거하는 공정과, (H)상기 절연막 상에 형성되어, 상기 제1 개구부 내에서 상기 소스 단자 접속 배선과 접촉하는 제1 화소 전극 배선을 형성하고, 상기 소스 단자 접속 배선과 상기 소스 배선을 전기적으로 접속하는 공정을 포함한다.
어떤 실시 형태에 있어서, 상기 제1 화소 전극 배선이 상기 제1 개구부에 있어서의 상기 절연막의 단부면을 덮도록 형성되는 공정을 포함한다.
어떤 실시 형태에 있어서, 상기 공정(F)는, 상기 소스 배선 상의 상기 보호막, 및, 상기 제1 소스 단자 접속 배선 상의 상기 보호막 및 상기 절연막에 제2 개구부를 형성하는 공정과, 상기 공정(H)는, 상기 보호막 상에 형성되어, 상기 제2 개구부 내에서 상기 소스 배선과 상기 소스 단자 접속 배선을 전기적으로 접속하는 제2 화소 전극 배선을 형성하는 공정을 포함한다.
어떤 실시 형태에 있어서, 상기 공정(G)는, 상기 소스 단자 접속 배선 상의 상기 산화물 반도체층을 웨트 에칭으로 제거함으로써, 상기 소스 단자 접속 배선 상의 상기 보호막의 단부면 중 상기 제1 개구부측이며 상기 절연막측의 부분에 오목부를 형성하는 공정을 포함한다.
본 발명에 따르면, 산화물 반도체 TFT를 구비한 표시 장치 등의 반도체 장치를 양산하기 위해서 적합한 제조 방법 및 그러한 제조 방법에 의해 제조되는 반도체 장치가 제공된다. 특히, TFT와 TFT의 전극과 외부 배선을 접속하는 단자를 구비하는 TFT 기판에 있어서 TFT 기판의 신뢰성을 높일 수 있다.
도 1의 (a)는 본 발명에 따른 실시 형태의 TFT 기판(100A, 100B)의 표시 영역의 모식적인 평면도이며, (b)는 TFT 기판(100A)의 게이트 단자를 설명하기 위한 모식적인 평면도이며, (c)는 TFT 기판(100A)의 소스 단자를 설명하기 위한 모식적인 평면도이다.
도 2의 (a)는 도 1의 (a)의 A-A'선을 따른 모식적인 단면도이며, (b)는 도 1의 (a)의 B-B'선을 따른 모식적인 단면도이며, (c)는 도 1의 (b)의 C-C'선을 따른 모식적인 단면도이며, (d)는 도 1의 (c)의 D-D'선을 따른 모식적인 단면도이다.
도 3의 (a)는 TFT 기판(100B)의 게이트 단자를 설명하기 위한 모식적인 평면도이며, (b)는 TFT 기판(100B)의 소스 단자를 설명하기 위한 모식적인 평면도이며, (c)는 (a)의 E-E'선을 따른 모식적인 단면도이며, (d)는 (b)의 F-F'선을 따른 모식적인 단면도이다.
도 4의 (a) 내지 (e)는 TFT 기판(100A, 100B)의 TFT 및 보조 용량의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 5의 (a) 내지 (e)는 TFT 기판(100A)의 게이트 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 6의 (a) 내지 (f)는 TFT 기판(100A)의 소스 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 7의 (a) 내지 (c)는 TFT 기판(100B)의 게이트 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 8의 (a) 내지 (f)는 TFT 기판(100B)의 소스 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 9의 (a)는 비교예 1의 TFT 기판(500)의 게이트 단자를 설명하기 위한 모식적인 평면도이며, (b)는 TFT 기판(500)의 소스 단자를 설명하기 위한 모식적인 평면도이며, (c)는 (a)의 G-G'선을 따른 모식적인 단면도이며, (d)는 (b)의 H-H'선을 따른 모식적인 단면도이다.
도 10의 (a) 및 (b)는 TFT 기판(500)의 게이트 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 11의 (a) 및 (b)는 TFT 기판(500)의 소스 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 12의 (a)는 비교예 2의 TFT 기판(600)의 소스 단자를 설명하기 위한 모식적인 평면도이며, (b)는 (a)의 I-I'선을 따른 모식적인 단면도이다.
도 13의 (a) 및 (b)는 TFT 기판(600)의 소스 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 14의 (a)는 비교예 3의 TFT 기판(700)의 게이트 단자를 설명하기 위한 모식적인 평면도이며, (b)는 TFT 기판(700)의 소스 단자를 설명하기 위한 모식적인 평면도이며, (c)는 (a)의 J-J'선을 따른 모식적인 단면도이며, (d)는 (b)의 K-K'선을 따른 모식적인 단면도이다.
도 15의 (a) 및 (b)는 TFT 기판(700)의 게이트 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 16의 (a) 및 (b)는 TFT 기판(700)의 소스 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 17의 (a)는 종래의 TFT 기판의 개략을 도시하는 모식적인 평면도이며, (b)는 (a)의 TFT 기판에 있어서의 1개의 화소를 도시하는 확대 평면도이다.
도 18은 도 17에 도시한 TFT 기판의 TFT 및 단자의 모식적인 단면도이다.
본 발명자는 산화물 반도체층이 아몰퍼스 실리콘층보다도 용이하게 선택적으로 제거할 수 있다는 것을 지견하고, 산화물 반도체층을 에칭 마스크로서 사용하여 단자부의 도전층을 덮는 절연막을 제거하는 공정을 포함하는 반도체 장치의 제조 방법을 상도하기에 이르렀다.
이하, 도면을 참조하여 본 발명에 따른 실시 형태의 반도체 장치의 제조 방법 및 그러한 제조 방법에 의해 제조되는 반도체 장치(여기서는 TFT 기판)의 구성을 설명한다. 본 실시 형태의 TFT 기판은 적어도 1개의 산화물 반도체 TFT가 형성되어 있으면 되며, 각종 표시 장치의 TFT 기판을 포함한다.
여기서는, 산화물 반도체 TFT를 스위칭 소자로서 구비한 액정 표시 장치의 TFT 기판(100A, 100B) 및 그 제조 방법을 예로 설명한다. TFT 기판(100A, 100B)은, 복수의 화소부를 포함하는 표시 영역(101)과, TFT 기판(100A, 100B)의 거의 외연에 위치하는 단자 영역(102)을 갖는다. 본 실시 형태에서는, 표시 영역(101)의 각 화소부에 산화물 반도체 TFT 및 보조 용량(Cs)이 형성되고, 제1 단자(예를 들면 게이트 단자) 및 제2 단자(예를 들면 소스 단자)는 단자 영역(102)에 형성된다.
도 1의 (a) 내지 (c)는 본 실시 형태의 TFT 기판(100A)을 설명하기 위한 모식적인 평면도이며, 도 2의 (a)는 도 1의 (a)의 A-A'선을 따른 모식적인 단면도이며, 도 2의 (b)는 도 1의 (a)의 B-B'선을 따른 모식적인 단면도이며, 도 2의 (c)는 도 1의 (b)의 C-C'선을 따른 모식적인 단면도이며, 도 2의 (d)는 도 1의 (c)의 D-D'선을 따른 모식적인 단면도이다. 또한, TFT 기판이 공통되는 구성 요소에는 동일한 부호를 붙인다.
우선, 도 1에 도시한 바와 같이, TFT 기판(100A)은, TFT, 제1 접속부(30a)를 갖는 게이트 배선(3a), 제2 접속부(30b)를 갖는 소스 배선(13as), 보조 용량 배선(3b), 제1 단자(40a) 및 제2 단자(40b)를 구비한다.
도 1의 (a) 및 도 2의 (a)에 도시한 바와 같이, TFT는, 게이트 배선(3a)과, 게이트 배선(3a) 상에 형성된 절연막(게이트 절연막)(5)과, 절연막(5) 상에 형성된 산화물 반도체층(7a)과, 산화물 반도체층(7a) 상에 형성된 소스 배선(13as) 및 드레인 전극(13ad)을 갖는다. 산화물 반도체층(7a), 소스 배선(13as) 및 드레인 전극(13ad) 상에 보호막(25)이 형성되어 있다. 본 실시 형태에서는, 보호막(25)은 하층에 보호막(25a)과 상층에 보호막(25b)으로 구성되어 있다. 보호막(25)에는 개구부(27')가 형성되어 있고, TFT의 드레인 전극(13ad)은 개구부(27') 내에서 보호막(25) 상에 형성된 화소 전극(29)에 전기적으로 접속되어 있다.
도 1의 (a) 및 도 2의 (b)에 도시한 바와 같이, 보조 용량(Cs)은, 보조 용량 배선(3b)과, 보조 용량 배선(3b) 상에 형성된 절연막(5)과, 절연막(5) 상에 형성된 보조 용량 전극(13cs)을 갖는다. 또한, 보조 용량 전극(13cs) 상에 보호막(25)이 형성되어 있다. 또한, 보조 용량 전극(13cs) 상의 보호막(25)에 개구부(27'')가 형성되어 있고, 보조 용량(Cs)의 보조 용량 전극(13cs)은 개구부(27'') 내에서 화소 전극(29)에 전기적으로 접속되어 있다.
도 1의 (b) 및 도 2의 (c)에 도시한 바와 같이, 제1 접속부(30a)는 게이트 배선(3a)의 일부에 형성되고, 또한, 절연막(5) 및 보호막(25)에 설치된 개구부(27a) 내에서 화소 전극(29)과 동일한 도전막으로 형성된 제1 화소 전극 배선(29a)에 전기적으로 접속되어 있다. 또한, 제1 화소 전극 배선(29a)은 보호막(25) 상에 형성되고, 또한, 개구부(27a)에 있어서의 절연막(5) 및 보호막(25)의 단부면을 덮고 있다. 또한, 제1 화소 전극 배선(29a)은 제1 접속부(30a)와 후술하는 제1 단자(40a)를 전기적으로 접속하고 있다.
제1 단자(40a)는, 게이트 배선(3a)과 동일한 도전막으로 형성된 제1 게이트 단자부(41a)와, 절연막(5) 상에 형성되고, 또한, 화소 전극(29)과 동일한 도전막으로 형성된 제1 화소 전극 배선(29a)을 갖는다. 또한, 제1 화소 전극 배선(29a)은, 절연막(5)에 설치된 개구부(27c) 내에서 제1 게이트 단자부(41a)와 접촉하고, 또한, 개구부(27c)에 있어서의 절연막(5)의 단부면을 덮고 있다. 제1 단자(40a)는 외부 배선과 TFT 기판(100A)을 전기적으로 접속하는 단자이다.
도 1의 (c) 및 도 2의 (d)에 도시한 바와 같이, 제2 접속부(30b)는, 소스 배선(13as)의 일부에 형성되고, 또한, 보호막(25)에 설치된 개구부(27b) 내에서 화소 전극(29)과 동일한 도전막으로 형성된 제2 화소 전극 배선(29b)에 전기적으로 접속되어 있다. 또한, 제2 화소 전극 배선(29b)은, 보호막(25) 상에 형성되고, 또한, 개구부(27b)에 있어서의 보호막(25)의 단부면을 덮고 있다. 또한, 제2 화소 전극 배선(29b)은 제2 접속부(30b)와 후술하는 제2 단자(40b)를 전기적으로 접속하고 있다.
제2 단자(40b)는, 게이트 배선(3a)과 동일한 도전막으로 형성된 제2 게이트 단자부(41b)와, 절연막(5) 상에 형성되고, 또한, 화소 전극(29)과 동일한 도전막으로 형성된 제2 화소 전극 배선(29b)을 갖는다. 또한, 제2 화소 전극 배선(29b)은, 절연막(5)에 설치된 개구부 내(27d)에서 제2 게이트 단자부(41b)와 접촉하고, 또한, 개구부(27d)에 있어서의 절연막(5)의 단부면을 덮고 있다. 제2 단자(40b)는 외부 배선과 TFT 기판(100A)을 전기적으로 접속하는 단자이다.
도 1의 (b), 도 1의 (c), 도 2의 (c) 및 도 2의 (d)에 도시한 바와 같이, TFT 기판(100A)은 절연막(5) 내에 설치된 개구 영역(27e)을 또한 갖는다. 개구 영역(27e)은, 제1 단자(40a)와 제1 접속부(30a)의 사이, 및, 제2 단자(40b)와 제2 접속부(30b)의 사이에 형성되어 있다. TFT 기판(100A)의 법선 방향에서 보아 제1 단자(40a)와 제1 접속부(30a)의 사이에 위치하는 제1 개구 영역(27e1)은 행 방향으로 연장되고, 제2 단자(40b)와 제2 접속부(30b)의 사이에 위치하는 제2 개구 영역(27e2)은 열 방향으로 연장되어 있다. 제1 및 제2 개구 영역(27e1, 27e2)은 어느 한쪽만이 형성되는 경우도 있고, 어느 쪽도 형성되지 않는 경우도 있다.
또한, 보조 용량 배선(3b)의 일부가, 제1 개구 영역(27e1)과 제1 단자(40a)의 사이, 및, 제2 개구 영역(27e2)과 제2단자(40b)의 사이에 형성되어 있다. 보조 용량 배선(3b)의 일부는, 어느 한쪽에만 형성되는 경우도 있고, 어느 쪽도 형성되지 않는 경우도 있다. 또한, 도 1 및 도 2에 있어서, 간단함을 위해서 표시 영역(101)에 있어서, 화소 전극(29), 보조 용량(Cs) 및 TFT를 1개씩 도시하고 있지만, TFT 기판은 통상적으로 복수의 화소부를 갖고 있고, 복수의 화소부의 각각에 화소 전극(29), 보조 용량(Cs) 및 TFT가 배치된다. 또한, 단자 영역(102)에 있어서 소스 배선(13as) 및 게이트 배선(3a)과 동일한 수의 단자(40a, 40b)가 형성된다. 이하, TFT 기판(100B)에 대해서도 마찬가지이다.
이어서, 다른 실시 형태의 TFT 기판(100B)을 도 1의 (a), 도 2의 (a), 도 2의 (b) 및 도 3을 참조하면서 설명한다. 도 3의 (a)는 TFT 기판(100B)의 게이트 단자를 설명하기 위한 모식적인 평면도이며, 도 3의 (b)는 TFT 기판(100B)의 소스 단자를 설명하기 위한 모식적인 평면도이며, 도 3의 (c)는 도 3 의 (a)의 E-E'선을 따른 모식적인 단면도이며, 도 3의 (d)는 도 3의 (b)의 F-F'선을 따른 모식적인 단면도이다.
도 1의 (a), 도 2의 (a), 도 2의 (b) 및 도 3에 도시한 바와 같이, TFT 기판(100B)은, TFT, 게이트 배선(3a), 소스 배선(13as), 보조 용량 배선(3b), 접속부(30c), 제1 단자(40c) 및 제2 단자(40d)를 구비한다.
도 1의 (a) 및 도 2의 (a)에 도시한 바와 같이, TFT 기판(100B)이 구비하는 TFT는 TFT 기판(100A)의 TFT와 동일한 구성을 갖는다.
도 1의 (a) 및 도 2의 (b)에 도시한 바와 같이, TFT 기판(100B)이 구비하는 보조 용량(Cs)은 TFT 기판(100A)의 보조 용량(Cs)과 동일한 구성을 갖는다.
도 3의 (a) 및 도 3의 (c)에 도시한 바와 같이, 제1 단자(예를 들면 게이트 단자)(40c)는, 게이트 배선(3a)의 일부에 형성된 게이트 단자부(41c)와, 화소 전극(29)과 동일한 도전막으로 형성된 화소 전극 배선(29c)을 갖는다. 화소 전극 배선(29c)은, 절연막(5) 및 보호막(25)에 설치된 개구부(27f) 내에서 게이트 단자부(41c)와 접촉하고, 또한, 개구부(27f)에 있어서의 절연막(5) 및 보호막(25)의 단부면을 덮고 있다. 제1 단자(40c)는 외부 배선과 TFT 기판(100B)을 전기적으로 접속하는 단자이다.
도 3의 (b) 및 도 3의 (d)에 도시한 바와 같이, 제2 단자(예를 들면 소스 단자)(40d)는, 소스 단자 접속 배선(41d)과, 화소 전극(29)과 동일한 도전막으로 형성된 화소 전극 배선(29d)을 구비한다. 화소 전극 배선(29d)은, 절연막(5)에 설치된 개구부(27g) 내에서 소스 단자 접속 배선(41d)과 접촉하고, 또한, 개구부(27g)에 있어서의 절연막(5)의 단부면을 덮고 있다. 제2 단자(40d)는 외부 배선과 TFT 기판(100B)을 전기적으로 접속하는 단자이다.
접속부(30c)는, 소스 단자 접속 배선(41d)과, 소스 단자 접속 배선(41d) 상에 형성된 절연막(5)과, 절연막(5) 상에 형성된 소스 배선(13as)과, 소스 배선(13as) 상에 형성된 보호막(25)과, 화소 전극(29)과 동일한 도전막으로 형성된 화소 전극 배선(29e)을 구비한다. 화소 전극 배선(29e)은, 절연막(5), 소스 배선(13as) 및 보호막(25)에 설치된 개구부(27h) 내에서 소스 단자 접속 배선(41d) 및 소스 배선(13as)과 접촉하고, 또한, 개구부(27h)에 있어서의 절연막(5), 소스 배선(13as) 및 보호막(25)의 단부면을 덮고 있다. 또한, 접속부(30c)는 소스 단자 접속 배선(41d)에 의해 상술한 제2 단자(40d)에 전기적으로 접속되어 있다.
또한, 소스 단자 접속 배선(41d) 상의 보호막(25)의 단부면 중 제2 단자(40d)측이며, 절연막(5)측의 일부에 오목부(o)가 형성되어 있다. 오목부(o)의 높이는 도 2의 (a)에 도시한 산화물 반도체층(7a)의 두께와 동일하다. 오목부(o)의 높이는 예를 들면 30nm 이상 300nm 이하이다.
게이트 배선(3a), 보조 용량 배선(3b), 제1 게이트 단자부(41a), 제2 게이트 단자부(41b), 게이트 단자부(41c) 및 소스 단자 접속 배선(41d)은, 예를 들면 TiN(질화 티타늄)/Ti(티타늄)/Al(알루미늄)(Al이 최하층)으로 형성된 적층 구조를 갖는다. 게이트 배선(3a), 보조 용량 배선(3b), 제1 게이트 단자부(41a), 제2 게이트 단자부(41b), 게이트 단자부(41c) 및 소스 단자 접속 배선(41d)의 두께는, 예를 들면 150nm 이상 600nm 이하이다. 소스 배선(13as), 드레인 전극(13ad) 및 보조 용량 전극(13cs)은, MoN(질화 몰리브덴)/Al/MoN으로 형성되고, 적층 구조를 갖는다. 소스 배선(13as), 드레인 전극(13ad) 및 보조 용량 전극(13cs)의 두께는, 예를 들면 150nm 이상 600nm 이하이다. 또한, 게이트 배선(3a), 보조 용량 배선(3b), 제1 게이트 단자부(41a), 제2 게이트 단자부(41b), 게이트 단자부(41c), 소스 단자 접속 배선(41d), 소스 배선(13as), 드레인 전극(13ad) 및 보조 용량 전극(13cs)은, 예를 들면 고융점 금속의 W(텅스텐), Ti, Ta(탄탈), Mo, 혹은, 이들의 합금 재료, 혹은, 나이트라이드 재료 중 어느 하나, 또는, Cu(구리), 혹은, Al을 사용해서 형성될 수 있다. 또한, 게이트 배선(3a), 보조 용량 배선(3b), 제1 게이트 단자부(41a), 제2 게이트 단자부(41b), 게이트 단자부(41c), 소스 단자 접속 배선(41d), 소스 배선(13as), 드레인 전극(13ad) 및 보조 용량 전극(13cs)은 단층 구조를 갖고 있어도 된다.
절연막(5)은, 예를 들면 두께가 약 400nm인 SiO2막으로 형성되어 있다. 또한, 절연막(5)은, 예를 들면 SiO2막으로 이루어지는 단층이어도 되고, SiNx막을 하층으로 하고, SiO2막을 상층으로 하는 적층 구조를 갖고 있어도 된다. SiO2막으로 이루어지는 단층의 경우, SiO2막의 두께는 300nm 이상 500nm 이하인 것이 바람직하다. SiNx막(하층) 및 SiO2막(상층)으로 이루어지는 적층 구조를 가질 경우, SiNx막의 두께는 200nm 이상 500nm 이하, SiO2막의 두께는 20nm 이상 150nm 이하인 것이 바람직하다.
산화물 반도체층(7a)은, 예를 들면 두께가 30nm 이상 300nm 이하인 In-Ga-Zn-O계 반도체(IGZO)막으로 형성되어 있다. 또한, IGZO막 대신에 다른 산화물 반도체막을 사용해서 산화물 반도체층을 형성해도 된다.
보호막(25)은, 두께 약 150nm인 SiO2막을 하층(25a)으로 하고, 두께 약 1000nm 이상 4000nm 이하인 감광성의 유기 절연막을 상층(25b)으로 하는 적층 구조를 갖는다. 이 밖에 보호막(25)의 하층(25a) 및 상층(25b)을 예를 들면 SiO2막이나 SiNx막으로 형성해도 된다. 또한, 보호막(25)은, 예를 들면 SiO2막이나 SiNx막으로 형성된 단층 구조를 가져도 된다.
화소 전극(29) 및 화소 전극 배선(29a 내지 29e)은, 예를 들면 ITO(Indium　Tin　Oxide)막 등의 투명 도전막으로 형성되어 있다.
TFT 기판(100A, 100B)이 구비하는 각각의 단자는, 각각의 단자가 갖는 화소 전극 배선이 단선을 발생하지 않고, 또한, 단자의 개구부에 있어서의 절연막의 단부면을 화소 전극 배선으로 덮고 있으므로, 외부 배선과 단자를 접속하는 TAB의 밀착성이 높다. 그 결과, TFT 기판이 높은 신뢰성을 갖고, 그러한 TFT 기판을 갖는 액정 표시 장치의 표시 품위가 안정된다.
이어서, TFT 기판(100A 및 100B)의 제조 방법을 설명한다. 또한, TFT 기판이 공통되는 구성 요소에는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
도 4 내지 도 6을 참조하여 TFT 기판(100A)의 제조 방법을 설명한다. 도 4의 (a) 내지 (e)는 TFT 기판(100A, 100B)의 TFT 및 보조 용량의 제조 공정을 설명하기 위한 모식적인 단면도이다. 도 5의 (a) 내지 (e)는 TFT 기판(100A)의 게이트 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다. 도 6의 (a) 내지 (f)는 TFT 기판(100A)의 소스 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 4의 (a), 도 5 의 (a) 및 도 6의 (a)에 도시한 바와 같이, 기판(1) 상에 게이트 배선용 도전막을 형성하고, 이것을 패터닝 함으로써, 기판(1) 중 TFT를 형성하려고 하는 영역(TFT 형성 영역)(101a)에 게이트 배선(3a), 보조 용량(Cs)을 형성하려고 하는 영역(보조 용량 형성 영역)(101b)에 보조 용량 배선(3b), 게이트 단자를 형성하려고 하는 영역(게이트 단자 형성 영역)(102c)에 제1 게이트 단자부(41a), 및 소스 단자를 형성하려고 하는 영역(소스 단자 형성 영역)(102d)에 제2 게이트 단자부(41b)를 형성한다. 또한, TFT 형성 영역(101a) 및 보조 용량 형성 영역(101b)은, 표시 영역(101) 내의 각 화소부에 각각 위치하고, 게이트 단자 형성 영역(102c)은, 예를 들면 기판의 주연에 위치하는 단자 영역(102) 중 행 방향으로 연장되는 영역에 위치하고, 소스 단자 형성 영역(102d)은, 예를 들면 기판의 주연에 위치하는 단자 영역(102) 중 열 방향으로 연장되는 영역에 위치한다. 또한, 게이트 배선(3a)은 게이트 단자 형성 영역(102c) 부근까지 연장 설치되어 있다. 게이트 배선(3a) 중 게이트 단자 형성 영역(102c) 부근에 제1 접속부(30a)가 형성된다. 또한, 게이트 단자 형성 영역(102c) 부근, 및, 소스 단자 형성 영역(102d) 부근에 보조 용량 배선(3b)의 일부가 형성된다. 이들 보조 용량 배선(3b)의 일부는, 어느 한쪽에만 형성되는 경우도 있고, 어느 쪽도 형성되지 않는 경우도 있다.
게이트 배선(3a), 보조 용량 배선(3b), 제1 및 제2 게이트 단자부(41a, 41b)는, 기판(1) 상에 스퍼터법 등에 의해, 예를 들면 두께가 150nm 이상 600nm 이하인 금속막(예를 들면 TiN/Al/Ti막)을 형성한 후, 금속막을 패터닝 함으로써 형성된다. 금속막의 패터닝은, 공지된 포토리소그래피에 의해 레지스트 마스크를 형성하고, 레지스트 마스크로 덮여 있지 않은 부분을 염소계의 가스를 이용한 드라이 에칭(RIE법: Reactive Ion Etching법)으로 제거한다. 이 후, 레지스트 마스크를 기판(1)으로부터 박리한다.
이어서, 도 4의 (b), 도 5의 (b) 및 도 6의 (b)에 도시한 바와 같이, 게이트 배선(3a), 보조 용량 배선(3b) 및 제1 및 제2 게이트 단자부(41a, 41b)를 덮도록 절연막(게이트 절연막)(5)을 형성한다. 본 실시 형태에서는, 절연막(5)으로서, 예를 들면 두께가 약 400nm인 SiO2막을 CVD법으로 형성한다.
이어서, 도 4의 (c), 도 5의 (c) 및 도 6의 (c)에 도시한 바와 같이, 절연막(5) 상이며, TFT 형성 영역(101a)에 TFT의 채널층이 되는 섬 형상의 산화물 반도체층(7a), 게이트 및 소스 단자 형성 영역(102c 및 102d)에 각각 섬 형상의 산화물 반도체층(7b, 7c)을 형성한다. 게이트 단자 형성 영역(102c)의 섬 형상의 산화물 반도체층(7b, 7c)은 제1 게이트 단자부(41a)의 주연에 형성된다. 소스 단자 형성 영역(102d)의 섬 형상의 산화물 반도체층(7b, 7c)은 제2 게이트 단자부(41b)의 주연에 형성된다.
산화물 반도체층(7a, 7b, 7c)은 이하와 같이 하여 형성할 수 있다. 우선, 스퍼터법을 이용하여, 예를 들면 두께가 30nm 이상 300nm 이하인 In-Ga-Zn-O계 반도체(IGZO)막을 절연막(5) 상에 형성한다. 이 후, 포토리소그래피에 의해 IGZO막의 소정의 영역을 덮는 레지스트 마스크를 형성한다. 이어서, IGZO막 중 레지스트 마스크로 덮어져 있지 않은 부분을 웨트 에칭으로 제거한다. 이 후, 레지스트 마스크를 박리한다. 이와 같이 하여 섬 형상의 산화물 반도체층(7a, 7b, 7c)을 얻는다. 또한, IGZO막 대신에 다른 산화물 반도체막을 사용해서 산화물 반도체층(7a, 7b, 7c)을 형성해도 된다.
이어서, 기판(1)의 표면 전체에 도전막을 형성한다. 본 실시 형태에서는, 예를 들면 스퍼터법에 의해, 예를 들면 두께가 150nm 이상 600nm 이하인 MoN/Al/Ti막 등의 금속막을 형성한다. 이 후, 예를 들면 포토리소그래피에 의해 금속막의 패터닝을 행한다. 패터닝할 때, 인산/아세트산/질산을 사용해서 MoN/Al을 에칭한다. 그 후, 염소계의 가스를 사용한 드라이 에칭(RIE법)으로 Ti를 에칭한다. 이에 의해, 도 4의 (d) 및 도 6의 (d)에 도시한 바와 같이, TFT 형성 영역(101a)에 있어서, 절연막(5) 상에 산화물 반도체층(7a) 중 채널 영역으로 되는 영역의 양측에 위치하는 영역과 각각 접촉하도록 소스 배선(13as) 및 드레인 전극(13ad)이 형성된다. 보조 용량 형성 영역(101b)에 있어서, 절연막(5) 상에 보조 용량 전극(13cs)이 형성된다. 소스 배선(13as)은 소스 단자 형성 영역(102d) 부근까지 연장 설치되고, 그 부근의 소스 배선의 일부에 제2 접속부(30b)가 형성된다.
이와 같이 하여 TFT 형성 영역(101a)에 산화물 반도체 TFT가 형성되고, 보조 용량 형성 영역(102b)에 보조 용량(Cs)이 형성된다.
이어서, TFT 및 Cs를 덮도록 기판(1)의 표면 전체에 보호막(25a)을 퇴적시킨다. 본 실시 형태에서는, 보호막(25a)으로서 SiO2막 등의 산화물막(두께: 예를 들면 약 265nm)을 CVD법으로 형성한다. 보호막(25a)은, 예를 들면 SiO2막으로 이루어지는 단층이어도 되고, SiO2막을 하층으로 하고, SiNx막을 상층으로 하는 적층 구조를 가져도 된다. SiO2막으로 이루어지는 단층의 경우, SiO2막의 두께는 50nm 이상 300nm 이하인 것이 바람직하다. SiO2막(하층) 및 SiNx막(상층)으로 이루어지는 적층 구조를 가질 경우, SiO2막의 두께는 50nm 이상 150nm 이하, SiNx막의 두께는 50nm 이상 200nm 이하인 것이 바람직하다.
이어서, 드레인 전극(13ad) 상의 개구부, 및, 보조 용량 전극(13cs) 상의 개구부가 되는 영역, 및, 게이트 및 소스 단자 영역(102c, 102d) 이외를 덮도록 보호막(25a) 상에 보호막(25b)을 형성한다. 보호막(25b)은, 예를 들면 감광성의 유기 절연막(두께: 예를 들면 약 1000nm 이상 4000nm 이하)을 포토리소그래피법으로 형성한다.
이어서, 보호막(25b)을 마스크로 하여 하층의 보호막(25a)의 패터닝을 행한다. 이에 의해, 도 4의 (e), 도 5의 (d) 및 도 6의 (e)에 도시한 바와 같이, TFT 형성 영역(101a)에 있어서, 보호막(25a)에 드레인 전극(13ad)의 표면을 노출시키는 개구부(27')가 형성된다. 또한, 보조 용량 형성 영역(101b)에 있어서, 보호막(25a)에 보조 용량 전극(13ad)의 표면을 노출시키는 개구부(27'')가 형성된다. 또한, 게이트 단자 형성 영역(102c)에 있어서, 산화물 반도체층(7b, 7c)이 마스크가 되어, 제1 게이트 단자부(41a)의 표면을 노출시키도록 개구부(27c)가 형성된다. 마찬가지로, 소스 단자 형성 영역(102d)에 있어서, 산화물 반도체층(7b, 7c)이 마스크가 되어, 제2 게이트 단자부(41b)의 표면을 노출시키도록 개구부(27d)가 형성된다.
여기서, 절연막(5)의 에칭 레이트가 산화물 반도체층(7b, 7c)의 에칭 레이트보다 크므로, 개구부(27c 및 27d) 내에 있어서, 절연막(5)의 단부면이 산화물 반도체층(7b, 7c)의 하부에 형성된다. 또한, 게이트 단자 형성 영역(102c)에 있어서 제1 접속부(30a)와 제1 게이트 단자부(41a)의 사이의 절연막(5) 중 산화물 반도체층(7b)에 덮어져 있지 않은 부분에 개구 영역(27e1)이 형성된다. 마찬가지로, 소스 단자 형성 영역(102d)에 있어서, 제2 접속부(30b)과 제2 게이트 단자부(41b)의 사이의 절연막(5) 중 산화물 반도체층(7b)에 덮어져 있지 않은 부분에 개구 영역(27e2)이 형성된다.
이어서, 도 5의 (e) 및 도 6의 (f)에 도시한 바와 같이, 게이트 및 소스 단자 형성 영역(102c 및 102d)의 산화물 반도체층(7b, 7d)을 웨트 에칭으로 제거한다. 웨트 에칭의 구체적인 조건은, 온도가 30℃ 이상 60℃ 이하이고, 농도가 5% 이상 50% 이하인 옥살산액을 사용하고, 처리 시간은 10초 이상 300초 이하이다. 또한, 옥살산액은 샤워로 산포한다. 이 조건으로 웨트 에칭하면, 절연막(5)이 에칭되지 않아 절연막(5)의 잔막 제어를 하기 쉽다.
또한, 산화물 반도체층(7b, 7c) 대신에 아몰퍼스 실리콘층을 마스크로서 사용하고, 그 후, 아몰퍼스 실리콘층을 에칭으로 제거하면 절연막(5)도 에칭된다. 절연막(5)의 에칭 레이트는 아몰퍼스 실리콘층의 에칭 레이트보다 크므로, 절연막(5)의 잔막 제어가 곤란하다. 즉, 반도체층을 에칭 마스크로서 사용하는 상기의 프로세스는, 산화물 반도체층을 아몰퍼스 실리콘층보다도 선택적으로 용이하게 제거할 수 있다는 지견에 기초하여 비로소 구현된 것이다.
이어서, 보호막(25) 상 및 개구부(17b, 17c) 내에 투명 도전막을 형성하고, 투명 도전막의 패터닝을 행한다. 본 실시 형태에서는, 예를 들면 스퍼터법으로 투명 도전막을 퇴적한다. 투명 도전막으로서, 예를 들면 ITO막(두께: 50nm 이상 200nm 이하)을 사용한다. 이어서, 공지된 포토리소그래피에 의해 ITO막의 패터닝을 공지된 방법으로 행한다. 이에 의해, 도 2의 (a) 내지 (d)에 도시한 바와 같이, 드레인 전극(13ad) 및 보조 용량 전극(13cs)과 접촉하는 화소 전극(29)과, 제1 접속부(30a) 및 제1 게이트 단자부(41a)와 접촉하는 화소 전극 배선(29a)과, 제2 접속부(30b) 및 제2 게이트 단자부(41b)와 접촉하는 화소 전극 배선(29b)이 형성된다. 화소 전극(29)은 화소마다 분리하여 배치된다. 화소 전극 배선(29a, 29b)은, 개구부(27a, 27b) 내의 절연막(5) 및 보호막(25)의 단부면, 및, 개구부(27c, 27d) 내의 절연막(5)의 단부면을 덮는다. 화소 전극 배선(29a)에 의해 제1 접속부(30a)와 제1 게이트 단자부(41a)가 전기적으로 접속된다. 마찬가지로, 화소 전극 배선(29b)에 의해 제2 접속부(30b)와 제2 게이트 단자부(41b)가 전기적으로 접속된다. 이와 같이 하여 게이트 단자 형성 영역(102c)에 게이트 단자(40a)가 형성되고, 소스 단자 형성 영역(102d)에 소스 단자(40b)가 형성된다.
또한, 상술한 TFT 기판(100A)의 제조 공정에 있어서, 단자 영역(102) 내의 산화물 반도체층(7b, 7c)을 제거하므로, 예를 들면 도 2의 (c) 및 도 2의 (d)에 도시한 개구부(27j, 27k) 내에 있어서 산화물 반도체층(7b, 7c)의 단부면이 형성되지 않고, 그 위에 형성된 화소 전극 배선(29a, 29b)에는 단선이 발생하지 않는다. 또한, 화소 전극 배선(29a, 29b)이 개구부(27c, 27d) 내의 절연막(5)의 단부면을 덮도록 형성되므로, 소스 및 게이트 단자(40a, 40b)와 외부 배선을 접속하는 TAB의 밀착성 저하에 의한 박리, 압착 면적의 변동 등의 TAB 압착 불량이 발생하지 않아 TFT 기판의 신뢰성이 향상된다. 그 결과, 예를 들면 그러한 TFT 기판을 갖는 액정 표시 장치의 표시 품위가 안정된다.
이어서, TFT 기판(100B)의 제조 방법에 대해서 도 7 및 도 8을 참조하면서 설명한다. 또한, TFT 및 보조 용량(Cs)에 대해서는, TFT 기판(100A)과 공통되므로 설명을 생략하고, 공통되는 구성 요소에는 동일한 참조 부호를 붙인다. 도 7의 (a) 내지 (c)는 TFT 기판(100B)의 게이트 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다. 도 8의 (a) 내지 (f)는 TFT 기판(100B)의 소스 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 7의 (a) 및 도 8의 (a)에 도시한 바와 같이, 기판(1) 상에 예를 들면 두께가 150nm 이상 600nm 이하인 게이트 배선용 도전막을 형성하고, 이것을 패터닝 함으로써, 기판(1) 중 게이트 단자 형성 영역(102c)에 게이트 단자부(41c)와, 소스 단자 형성 영역(102d)에 소스 단자 접속 배선(41d)을 형성한다. 또한, 게이트 단자부(41c)는 게이트 단자 형성 영역(102c)까지 연장 설치되는 도시하지 않은 게이트 배선(3a)의 일부에 형성된다.
게이트 단자부(41c) 및 소스 단자 접속 배선(41d)은, 기판(1) 상에 스퍼터법 등으로 금속막(예를 들면 TiN/Al/Ti막)을 형성한 후, 상술한 방법으로 금속막을 패터닝 함으로써 형성된다. 이 후, 레지스트 마스크를 기판(1)으로부터 박리한다.
이어서, 도 7의 (b) 및 도 8의 (b)에 도시한 바와 같이, 게이트 단자부(41c), 소스 단자 접속 배선(41d)을 덮도록 절연막(게이트 절연막)(5)을 형성한다. 절연막(5)은, 상술한 바와 같이, 예를 들면 두께가 약 400nm인 SiO2막을 CVD법으로 형성한다.
이어서, 도 8의 (c)에 도시한 바와 같이, 소스 단자 형성 영역(102d)의 절연막(5) 상에 예를 들면 두께 30nm 이상 300nm 이하인 섬 형상의 산화물 반도체층(7d, 7e)을 형성한다. 섬 형상의 산화물 반도체층(7d, 7e)은, 후술하는 개구부를 형성할 때의 마스크가 되도록 형성된다. 산화물 반도체층(7d, 7e)은 상술한 방법으로 형성된다.
도 8의 (d)에 도시한 바와 같이, 기판(1)의 표면 전체에 도전막을 형성한다. 본 실시 형태에서는, 예를 들면 스퍼터법에 의해, 예를 들면 두께가 150nm 이상 600nm 이하인 MoN/Al/Ti막 등의 금속막을 형성한다. 이 후, 상술한 방법으로 금속막의 패터닝을 행한다. 그 결과, 절연막(5) 상에 소스 배선(13as)이 형성된다. 소스 배선(13as)은 소스 단자 형성 영역(102d) 부근까지 연장 설치된다.
이 후, TFT 및 Cs를 덮도록 기판(1)의 표면 전체에 보호막(25a)을 퇴적시킨다. 본 실시 형태에서는, 보호막(25a)으로서, 상술한 바와 같이, SiO2막 등의 산화물막(두께: 예를 들면 약 265nm)을 CVD법으로 형성했다.
이어서, 도 7의 (c) 및 도 8의 (e)를 참조한다. 상술한 바와 같이, 포토리소그래피에 의해 감광성의 유기 절연막으로 보호막(25b)을 형성한다. 또한, 보호막(25b)을 마스크로 하여 절연막(5) 및 보호막(25a)을 패터닝한다. 이에 의해, 도 7의 (c) 및 도 8의 (e)에 도시한 바와 같이, 게이트 단자 형성 영역(102c)에 있어서, 게이트 단자부(41c)의 표면을 노출시키도록 절연막(5) 및 보호막(25)에 개구부(27f)가 형성되고, 표시 영역(101)에 있어서, 절연막(5) 및 보호막(25)에 형성되어, 소스 배선(13as) 및 소스 단자 접속 배선(41d)의 표면을 노출시키도록 개구부(27h)가 형성된다. 소스 단자 형성 영역(102d)에 있어서, 산화물 반도체층(7d, 7e)이 마스크가 되어 절연막(5)에 형성되고, 소스 단자 접속 배선(41d)의 표면을 노출시키도록 개구부(27g)가 각각 형성된다.
이어서, 도 8의 (f)에 도시한 바와 같이, 소스 단자 형성 영역(102d)에 있어서, 산화물 반도체층(7d, 7e)을 상술한 방법으로 제거한다. 산화물 반도체층(7d)의 제거에 의해, 개구부(27h)와 개구부(27g)의 사이에 위치하는 보호막(25)의 단부면 중 개구부(27g)측이며, 절연막(5)측의 단부면의 일부에 오목부(o)가 형성된다. 또한, 오목부(o)는 형성되지 않는 경우도 있다.
이어서, 도 3의 (c) 및 (d)에 도시한 바와 같이, 보호막(25b) 상, 및 개구부(27f, 27g, 27h) 내에 상술한 방법으로 투명 도전막을 형성하여 투명 도전막의 패터닝을 행한다. 본 실시 형태에서는, 예를 들면 스퍼터법으로 투명 도전막을 퇴적한다. 투명 도전막으로서, 예를 들면 ITO막(두께: 50nm 이상 200nm 이하)을 사용한다. 이에 의해, 게이트 단자부(41c)의 표면과 접촉하고, 개구부(27f) 내의 절연막(5) 및 보호막(25)의 단부면을 덮는 화소 전극 배선(29c)이 형성된다. 또한, 소스 단자 접속 배선(41d)의 표면, 및, 소스 배선(13as)의 표면과 접촉하고, 또한, 개구부(27h)에 있어서의 절연막(5), 소스 배선(13as) 및 보호막(25)의 단부면을 덮는 화소 전극 배선(29e)이 형성된다. 또한, 소스 단자 접속 배선(41d)의 표면과 접촉하고, 개구부(27g)에 있어서 절연막(5)의 단부면을 덮는 화소 전극 배선(29d)이 형성된다. 이와 같이 하여 접속부(30c), 게이트 단자(40c) 및 소스 단자(40d)가 형성된다. 또한, 접속부(30c)와 소스 단자(40d)는 소스 단자 접속 배선(41d)에 의해 전기적으로 접속되어 있다.
TFT 기판 100B도 TFT 기판 100A와 마찬가지로 화소 전극 배선 29c 및 29d의 단선이 발생하지 않고, 개구부 내의 절연막(5)의 단부면이 화소 전극 배선에 의해 덮여 있으므로, TAB의 압착 불량 등이 생기지 않아 TFT 기판의 신뢰성이 높다.
이하, 비교예 1 내지 3의 TFT 기판과 비교해서 본 실시 형태의 TFT 기판(100A, 100B)의 이점을 설명한다. 우선, 도 9 내지 도 11을 참조해서 비교예 1의 TFT 기판(500) 및 그 제조 방법을 설명한다. 또한, 간단함을 위해서 TFT 및 보조 용량(Cs)에 관한 설명은 생략한다. 또한, 공통되는 구성 요소에는 동일한 참조 부호를 붙인다. 도 9의 (a)는 비교예 1의 TFT 기판(500)의 게이트 단자를 설명하기 위한 모식적인 평면도이며, 도 9의 (b)는 TFT 기판(500)의 소스 단자를 설명하기 위한 모식적인 평면도이며, 도 9의 (c)는 도 9의 (a)의 G-G'선을 따른 모식적인 단면도이며, 도 9의 (d)는 도 9의 (b)의 H-H'선을 따른 모식적인 단면도이다. 도 10의 (a) 및 도 10의 (b)는 TFT 기판(500)의 게이트 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다. 도 11의 (a) 및 도 11의 (b)는 TFT 기판(500)의 소스 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
도 9에 도시하는 비교예 1의 TFT 기판(500)은, 제1 게이트 단자부(41a)의 주연의 절연막(5) 상에 산화물 반도체층(8b, 8c)이 형성되고, 제2 게이트 단자부(41b)의 주연의 절연막(5) 상에 산화물 반도체(8b, 8c)가 형성되어 있다. 산화물 반도체(8b, 8c) 상의 화소 전극 배선(29a1)과 제1 게이트 단자부(41a) 상의 화소 전극 배선(29a2)은 직접 접촉하고 있지 않다. 또한, 개구부(27j)에 있어서의 절연막(5)의 단부면은 노출되어 있다. 마찬가지로, 산화물 반도체(8b, 8c) 상의 화소 전극 배선(29b1)과 제2 게이트 단자부(41b) 상의 화소 전극 배선(29b2)은 직접 접촉하고 있지 않다. 또한, 개구부(27k)에 있어서의 절연막(5)의 단부면은 노출되어 있다. 또한, 개구부(27j, 27k) 내에 있어서 절연막(5)의 단부면이 산화물 반도체층(8b, 8c)의 하부에 형성되어 있으므로, 화소 전극 배선(29a, 29b)이 단선되어 있다. 그 결과, TFT 기판(500)은, 게이트 및 소스 단자(40e, 40f)와 외부 배선을 접속하는 TAB의 밀착성 저하에 의한 박리, 압착 면적의 변동 등의 TAB 압착 불량이 발생하기 쉬워진다.
이어서, TFT 기판(500)의 제조 방법을 간단히 설명한다.
우선, 도 10의 (a) 및 도 11의 (a)를 참조한다. TFT 기판(100A)의 제조 방법에서 설명한 바와 같이, 절연막(5)까지를 형성한다. 도 10의 (a) 및 도 11의 (a)에 도시한 바와 같이, 제1 게이트 단자부(41a)의 주연의 절연막(5) 상에 산화물 반도체층(8b, 8c)이 형성되고, 제2 게이트 단자부(41b)의 주연의 절연막(5) 상에 산화물 반도체층(8b, 8c)이 형성된다.
이어서, 도 10의 (b) 및 도 11의 (b)에 도시한 바와 같이, 산화물 반도체층(8b, 8c)을 제거하지 않고 절연막(5) 상에 보호막(25)을 형성하고, 산화물 반도체층(8b, 8c)을 마스크로 하여 절연막(5)에 제1 및 제2 게이트 단자부(41a, 41b)의 표면을 노출시키는 개구부(27j, 27k)를 각각 형성한다. 이 때, 각각의 개구부(27j, 27k) 내에 있어서, 절연막(5)의 단부면이 산화물 반도체층(8b, 8c)의 하부에 형성된다.
이어서, 도 9의 (c) 및 도 9의 (d)에 도시한 바와 같이, 산화물 반도체층(8b, 8c) 상에 화소 전극 배선(29a1, 29b1)을 형성하고, 제1 및 제2 게이트 단자부(41a, 41b) 상에 화소 전극 배선(29a2, 29b2)을 형성한다. 이 때, 각각의 개구부(27j, 27k) 내에 있어서, 절연막(5)의 단부면이 산화물 반도체층(8b, 8c)의 하부에 형성되어 있으므로, 화소 전극 배선(29a1)과 화소 전극 배선(29a2)이 직접 접촉하지 않고 형성되고, 화소 전극 배선(29b1)과 화소 전극 배선(29b2)이 직접 접촉하지 않고 형성된다. 즉, 화소 전극 배선(29a1)과 화소 전극 배선(29a2)은 단선되어 있다(화소 전극 배선 29b1과 29b2는 단선되어 있다). 또한, 각각의 개구부(27j, 27k) 내에 있어서, 절연막(5)의 단부면이 노출되어 있다.
이어서, 도 12 및 도 13을 참조해서 비교예 2의 TFT 기판(600) 및 그 제조 방법을 설명한다. 도 12의 (a)는 비교예 2의 TFT 기판(600)의 소스 단자를 설명하기 위한 모식적인 평면도이며, 도 12의 (b)는 도 12의 (a)의 I-I'선을 따른 모식적인 단면도이다. 도 13의 (a) 및 도 13의 (b)는 TFT 기판(600)의 소스 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다. 또한, 간단함을 위해서 TFT, 보조 용량(Cs) 및 게이트 단자에 관한 설명은 생략한다.
비교예 2의 TFT 기판(600)은 소스 단자 접속 배선(41d)의 주연의 절연막(5) 상에 산화물 반도체층(8d, 8e)이 형성되어 있다. 산화물 반도체층(8d, 8e) 상의 화소 전극 배선(29d1)과 소스 단자 접속 배선(41d) 상의 화소 전극 배선(29d2)은 직접 접촉하고 있지 않다. 즉, 화소 전극 배선(29d1)과 화소 전극 배선(29d2)은 단선되어 있다. 또한, 개구부(271)에 있어서, 절연막(5)의 단부면은 노출되어 있다. 따라서, TFT 기판(500)과 마찬가지로 소스 단자(40g)와 TAB의 밀착성의 문제가 생긴다.
이어서, TFT 기판(600)의 제조 방법을 간단히 설명한다.
우선, 도 13의 (a)를 참조한다. TFT 기판(100B)의 제조 방법에서 설명한 바와 같이, 절연막(5)까지를 형성한다. 도 13의 (a)에 도시한 바와 같이, 소스 단자 접속 배선(41d)의 주연의 절연막(5) 상에 산화물 반도체층(8d, 8e)이 형성된다.
이어서, 도 13의 (b)에 도시한 바와 같이, 산화물 반도체층(8d, 8e)을 제거하지 않고 절연막(5) 상에 보호막(25)을 형성하고, 산화물 반도체층(8d, 8e)을 마스크로 하여 절연막(5)에 소스 단자 접속 배선(41d)의 표면을 노출시키도록 개구부(271)를 형성한다.
이어서, 도 12의 (a) 및 도 12의 (b)에 도시한 바와 같이, 산화물 반도체층(8d, 8e) 상에 화소 전극 배선(29d1)을 형성하고, 소스 단자 접속 배선(41d) 상에 화소 전극 배선(29d2)을 형성한다. 이 때, 각각의 개구부(271) 내에 있어서, 절연막(5)의 단부면이 산화물 반도체층(8d, 8e)의 하부에 형성되어 있으므로, 화소 전극 배선(29d1)과 화소 전극 배선(29d2)이 직접 접촉하지 않고 형성된다. 또한, 개구부(271)에 있어서, 절연막(5)의 단부면이 노출된다.
이어서, 도 14 내지 도 16을 참조해서 비교예 3의 TFT 기판(700) 및 그 제조 방법을 설명한다. 도 14의 (a)는 비교예 3의 TFT 기판(700)의 게이트 단자를 설명하기 위한 모식적인 평면도이며, 도 14의 (b)는 TFT 기판(700)의 소스 단자를 설명하기 위한 모식적인 평면도이며, 도 14의 (c)는 도 14의 (a)의 J-J'선을 따른 모식적인 단면도이며, 도 14의 (d)는 도 14의 (b)의 K-K'선을 따른 모식적인 단면도이다. 도 15의 (a) 및 도 15의 (b)는 TFT 기판(700)의 게이트 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다. 도 16의 (a) 및 도 16의 (b)는 TFT 기판(700)의 소스 단자의 제조 공정을 설명하기 위한 모식적인 단면도이다.
TFT 기판(700)은, TFT 기판(500)의 제1 및 제2 게이트 단자부(41a, 41b)의 거의 전체면이 화소 전극 배선(29a2, 29b2)으로 덮어져 있는 TFT 기판이다. TFT 기판(700)도 마찬가지로 제1 및 제2 게이트 단자부(41a, 41b) 상의 절연막(5)의 단부면이 산화물 반도체층(8b)의 하부에 형성되어 있으므로, 산화물 반도체층(8b) 상의 화소 전극 배선(29a1)과 제1 게이트 단자부(41a) 상의 화소 전극 배선(29a2)은 직접 접촉하지 않고, 마찬가지로 산화물 반도체층(8b) 상의 화소 전극 배선(29b1)과 제2 게이트 단자부(41b) 상의 화소 전극 배선(29b2)은 직접 접촉하고 있지 않다. 또한, 제1 및 제2 게이트 단자부(41a, 41b) 상의 각각의 절연막(5)의 단부면은 노출되어 있다. 따라서, TFT 기판(500)과 마찬가지로 게이트 및 소스 단자(41e', 41f')와 TAB의 밀착성의 문제가 생긴다.
이어서, TFT 기판(700)의 제조 방법을 간단히 설명한다.
도 15의 (a) 및 도 16의 (a)에 도시한 바와 같이, TFT 기판(500)의 제조 방법과 동일한 제조 방법에 의해, 산화물 반도체층(8b)을 제1 및 제2 게이트 단자부(41a, 41b) 상이며 절연막(5) 상에 각각 형성한다. 단, TFT 기판(700)의 제조 방법에 있어서, 도 10의 (a) 및 도 11의 (a)에 도시한 산화물 반도체층(8c)은 형성하지 않는다.
이어서, 도 15의 (b) 및 도 16의 (b)에 도시한 바와 같이, 보호막(25)을 형성하고, 산화물 반도체층(8b)을 마스크로 하여 게이트 절연막(5)을 에칭한다. 이에 의해, 제1 및 제2 게이트 단자부(41a 및 41b)의 표면이 노출된다.
이어서, 도 14의 (c) 및 도 14의 (d)에 도시한 바와 같이, 산화물 반도체층(8b) 상에 화소 전극 배선(29a1, 29b1)을 각각 형성하고, 제1 및 제2 게이트 단자부(41a, 41b) 상에 화소 전극 배선(29a2, 29b2)을 각각 형성한다. 이 때, 제1 및 제2 게이트 단자부(41a, 41b) 상의 각각의 절연막(5)의 단부면이 산화물 반도체층(8b)의 하부에 형성되어 있으므로, 화소 전극 배선(29a1)과 화소 전극 배선(29a2)은 직접 접촉하고 있지 않고, 화소 전극 배선(29b1)과 화소 전극 배선(29b2)은 직접 접촉하고 있지 않다. 즉, 화소 전극 배선(29a1)과 화소 전극 배선(29a2)은 단선되어 있다(화소 전극 배선 29b1과 29b2는 단선되어 있다). 또한, 제1 및 제2 게이트 단자부(41a, 41b) 상의 각각의 절연막(5)의 단부면은 노출되어 있다.
비교예 1 내지 3의 TFT 기판(500 내지 700) 중 어느 것에도, 게이트·소스 단자에 있어서, 산화물 반도체층의 하부에 절연막(5)의 단부면이 형성되어 있다. 또한, 어느 TFT 기판(500 내지 700)의 단자에 있어서의 제1 및 제2 게이트 단자부(41a, 41b) 상의 절연막(5)의 단부면이 화소 전극 배선에 의해 덮어져 있지 않다. 따라서, TFT 기판(500 내지 700)은 게이트·소스 단자 내의 화소 전극 배선이 단선되어 있고, 예를 들면 외부 배선과 게이트·소스 단자를 전기적으로 접속하는 TAB의 밀착성의 문제가 생겨 TFT 기판의 신뢰성이 낮다. 이에 반하여, 상술한 본 발명의 실시 형태의 TFT 기판(100A, 100B)은, 그러한 문제가 생기지 않으므로, TFT 기판의 신뢰성이 높다. 따라서, TFT 기판(100A, 100B)을 갖는 예를 들면 액정 표시 장치의 표시 품위가 안정된다.
본 발명은, 액티브 매트릭스 기판 등의 회로 기판, 액정 표시 장치, 유기 일렉트로루미네센스(EL) 표시 장치 및 무기 일렉트로루미네센스 표시 장치 등의 표시 장치, 이미지 센서 장치 등의 촬상 장치, 화상 입력 장치나 지문 판독 장치 등의 전자 장치 등의 박막 트랜지스터를 구비한 장치에 널리 적용할 수 있다. 특히, 대형의 액정 표시 장치 등에 적절히 적용될 수 있다.
1 : 기판
3a : 게이트 배선
3b : 보조 용량 배선
5 : 절연막(게이트 절연막)
7b, 7c, 7d, 7e : 산화물 반도체층
25 : 보호막
13as : 소스 배선
13ad : 드레인 전극
13cs : 보조 용량 전극
30a, 30b, 30c : 접속부
29 : 화소 전극
101 : 표시 영역
102 : 단자 영역

Claims (18)

  1. 기판과, 상기 기판 상에 형성된 박막 트랜지스터와, 제1 접속부를 갖는 게이트 배선과, 제2 접속부를 갖는 소스 배선과, 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하는 제1 및 제2 단자를 구비한 반도체 장치로서,
    상기 박막 트랜지스터는,
    상기 게이트 배선 상에 형성된 절연막과,
    상기 절연막 상에 형성된 채널 영역과, 상기 채널 영역의 양측에 각각 위치하는 소스 영역 및 드레인 영역을 갖는 섬 형상의 산화물 반도체층과,
    상기 소스 영역에 전기적으로 접속된 상기 소스 배선과,
    상기 드레인 영역에 전기적으로 접속된 드레인 전극을 구비하고,
    상기 반도체 장치는 또한 상기 소스 배선 및 드레인 전극 상에 설치되어 상기 박막 트랜지스터를 덮는 보호막과,
    상기 보호막 상에 형성되어, 상기 드레인 전극과 접촉하도록 형성된 화소 전극을 구비하고,
    상기 제1 단자는,
    상기 게이트 배선과 동일한 도전막으로 형성된 제1 게이트 단자부와,
    상기 절연막 상에 형성되어, 상기 화소 전극과 동일한 도전막으로 형성된 제1 화소 전극 배선을 구비하고,
    상기 제1 화소 전극 배선은, 상기 절연막에 설치된 제1 개구부 내에서 상기 제1 게이트 단자부와 접촉하고, 또한, 상기 제1 개구부에 있어서의 상기 절연막의 단부면을 덮고 있고, 또한, 상기 제1 접속부에 전기적으로 접속되어 있고,
    상기 제2 단자는,
    상기 게이트 배선과 동일한 도전막으로 형성된 제2 게이트 단자부와,
    상기 절연막 상에 형성되어, 상기 화소 전극과 동일한 도전막으로 형성된 제2 화소 전극 배선을 구비하고,
    상기 제2 화소 전극 배선은, 상기 절연막에 설치된 제2 개구부 내에서 상기 제2 게이트 단자부와 접촉하고, 또한, 상기 제2 개구부에 있어서의 상기 절연막의 단부면을 덮고 있고, 또한, 상기 제2 접속부에 전기적으로 접속되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 절연막 내에 설치된 개구 영역을 또한 갖고,
    상기 개구 영역은, 상기 제1 단자와 상기 제1 접속부의 사이, 및, 상기 제2 단자와 상기 제2 접속부의 사이의 적어도 어느 한쪽에 형성되어 있는, 반도체 장치.
  3. 제2항에 있어서,
    상기 개구 영역과 상기 제1 단자의 사이, 및, 상기 개구 영역과 상기 제2 단자의 사이의 적어도 어느 한쪽에 보조 용량 배선의 일부가 형성되어 있는, 반도체 장치.
  4. 기판과, 상기 기판 상에 형성된 박막 트랜지스터, 게이트 배선, 소스 배선, 접속부, 상기 박막 트랜지스터와 외부 배선을 전기적으로 접속하는 제1 및 제2 단자를 구비한 반도체 장치로서,
    상기 박막 트랜지스터는,
    상기 게이트 배선 상에 형성된 절연막과,
    상기 절연막 상에 형성된 채널 영역과, 상기 채널 영역의 양측에 각각 위치하는 소스 영역 및 드레인 영역을 갖는 섬 형상의 산화물 반도체층과,
    상기 소스 영역에 전기적으로 접속된 상기 소스 배선과,
    상기 드레인 영역에 전기적으로 접속된 드레인 전극을 구비하고,
    상기 반도체 장치는, 또한 상기 소스 배선 및 상기 드레인 전극 상에 설치되어 상기 박막 트랜지스터를 덮는 보호막과,
    상기 보호막 상에 형성되어 상기 드레인 전극과 접촉하도록 형성된 화소 전극을 구비하고,
    상기 제1 단자는,
    상기 게이트 배선의 일부에 형성된 게이트 단자부와,
    상기 절연막 및 상기 보호막에 설치된 제1 개구부 내에서 상기 게이트 단자부와 접촉하고, 또한, 상기 화소 전극과 동일한 도전막으로 형성된 제1 화소 전극 배선을 구비하고,
    상기 제1 화소 전극 배선은, 상기 제1 개구부에 있어서의 상기 절연막 및 상기 보호막의 단부면을 덮고 있고,
    상기 접속부는,
    상기 게이트 배선과 동일한 도전막으로 형성된 소스 단자 접속 배선과,
    상기 소스 단자 접속 배선 상에 형성된 상기 절연막과,
    상기 절연막 상에 형성된 상기 소스 배선 및 상기 보호막과,
    상기 보호막 상에 형성되어, 상기 화소 전극과 동일한 도전막으로 형성된 제2 화소 전극 배선을 구비하고,
    상기 제2 화소 전극 배선은, 상기 절연막 및 상기 보호막에 설치된 제2 개구부 내에서 상기 소스 단자 접속 배선 및 상기 소스 배선에 전기적으로 접속되고,
    상기 제2 단자는,
    상기 소스 단자 접속 배선과,
    상기 소스 단자 접속 배선 및 상기 절연막 상에 형성되어, 상기 화소 전극과 동일한 도전막으로 형성된 제3 화소 전극 배선을 구비하고,
    상기 제3 화소 전극 배선은, 상기 절연막에 설치된 제3 개구부 내에서 상기 소스 단자 접속 배선과 접촉하고, 또한, 상기 제3 개구부에 있어서의 상기 절연막의 단부면을 덮고 있고,
    상기 소스 단자 접속 배선은, 상기 제2 단자와 상기 접속부를 전기적으로 접속하고 있는, 반도체 장치.
  5. 제4항에 있어서,
    상기 접속부와 상기 제2 단자의 사이에 위치하는 상기 보호막의 단부면 중 상기 제2 단자측이며, 상기 절연막측의 단부면의 일부에 오목부가 형성되어 있는, 반도체 장치.
  6. 제5항에 있어서,
    상기 오목부의 높이는 상기 산화물 반도체층의 두께와 동일한, 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 기재된 반도체 장치의 제조 방법으로서,
    (A)기판 상에 게이트 배선용 도전막을 형성하고, 이것을 패터닝함으로써 게이트 배선, 제1 및 제2 게이트 단자부를 형성하는 공정과,
    (B)상기 게이트 배선, 상기 제1 및 제2 게이트 단자부 상에 절연막을 형성하는 공정과,
    (C)상기 절연막 상에 있어서, 상기 제1 및 제2 게이트 단자부의 각각의 주연에 산화물 반도체층을 형성하는 공정과,
    (D)상기 절연막 상에 소스 배선을 형성하는 공정과,
    (E)상기 제1 및 제2 게이트 단자부를 포함하는 단자 영역 이외를 덮는 보호막을 형성하는 공정과,
    (F)상기 산화물 반도체층을 마스크로 하여 상기 절연막의 에칭을 행함으로써, 상기 제1 및 제2 게이트 단자부 상의 각각의 상기 절연막에, 상기 제1 게이트 단자부의 표면을 노출시키는 제1 개구부, 및, 제2 게이트 단자부의 표면을 노출시키는 제2 개구부를 형성함과 함께,
    상기 절연막 및 상기 보호막을 에칭함으로써 상기 게이트 배선 상의 상기 절연막 및 상기 보호막에 제3 개구부를 형성하고, 또한, 상기 보호막을 에칭함으로써 상기 소스 배선 상의 상기 보호막에 제4 개구부를 형성하는 공정과,
    (G)상기 산화물 반도체층을 에칭으로 제거하는 공정과,
    (H)상기 절연막 상에 형성되어, 상기 제1 개구부 내에서 상기 제1 게이트 단자부에 전기적으로 접속하고, 또한, 상기 제3 개구부 내에서 상기 게이트 배선에 전기적으로 접속하는 제1 화소 전극 배선과,
    상기 절연막 상에 형성되어, 상기 제2 개구부 내에서 상기 제2 게이트 단자부에 전기적으로 접속하고, 또한, 상기 제4 개구부 내에서 상기 소스 배선에 전기적으로 접속하는 제2 화소 전극 배선을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 공정(A)는, 상기 게이트 배선용 도전막을 패터닝함으로써 상기 제1 게이트 단자부와 상기 게이트 배선의 사이, 및, 상기 제2 게이트 단자부의 상기 게이트 배선측의 적어도 어느 한쪽에 보조 용량 배선의 일부를 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 공정(F)는, 상기 게이트 배선과 상기 제1 게이트 단자부의 사이, 및, 상기 소스 배선과 상기 제2 게이트 단자부의 사이의 적어도 어느 한쪽의 상기 절연막에 개구 영역을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 공정(G)는, 상기 단자 영역의 산화물 반도체층을 웨트 에칭으로 제거하는 공정을 포함하는, 반도체 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 공정(H)는, 상기 제1 개구부에 있어서의 상기 절연막의 단부면을 덮도록 상기 제1 화소 전극 배선을 형성하고, 상기 제2 개구부에 있어서의 상기 절연막의 단부면을 덮도록 상기 제2 화소 전극 배선을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  12. 제4항 내지 제6항 중 어느 한 항에 기재된 반도체 장치의 제조 방법으로서,
    (A)기판 상에 게이트 배선용 도전막을 형성하고, 이것을 패터닝 함으로써 게이트 배선 및 소스 단자 접속 배선을 형성하는 공정과,
    (B)상기 게이트 배선 및 상기 소스 단자 접속 배선 상에 절연막을 형성하는 공정과,
    (C)상기 소스 단자 접속 배선 상에, 그리고, 상기 절연막 상에 산화물 반도체층을 형성하는 공정과,
    (D)상기 절연막 상에 소스 배선을 형성하는 공정과,
    (E)상기 게이트 배선 및 상기 소스 배선을 덮는 보호막을 형성하는 공정과,
    (F)상기 산화물 반도체층을 마스크로 하여 상기 절연막의 에칭을 행함으로써, 상기 소스 단자 접속 배선 상의 상기 절연막에 상기 소스 단자 접속 배선의 표면을 노출시키는 제1 개구부를 형성하는 공정과,
    (G)상기 소스 단자 접속 배선 상의 상기 산화물 반도체층을 에칭으로 제거하는 공정과,
    (H)상기 절연막 상에 형성되어, 상기 제1 개구부 내에서 상기 소스 단자 접속 배선과 접촉하는 제1 화소 전극 배선을 형성하고,
    상기 소스 단자 접속 배선과 상기 소스 배선을 전기적으로 접속하는 공정을 포함하는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 화소 전극 배선이 상기 제1 개구부에 있어서의 상기 절연막의 단부면을 덮도록 형성되는 공정을 포함하는, 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 공정(F)는, 상기 소스 배선 상의 상기 보호막, 및, 상기 소스 단자 접속 배선 상의 상기 보호막 및 상기 절연막에 제2 개구부를 형성하는 공정과,
    상기 공정(H)는, 상기 보호막 상에 형성되어, 상기 제2 개구부 내에서 상기 소스 배선과 상기 소스 단자 접속 배선을 전기적으로 접속하는 제2 화소 전극 배선을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 공정(G)는, 상기 소스 단자 접속 배선 상의 상기 산화물 반도체층을 웨트 에칭으로 제거함으로써, 상기 소스 단자 접속 배선 상의 상기 보호막의 단부면 중 상기 제3 개구부측이며 상기 절연막측의 부분에 오목부를 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  16. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 IGZO로 형성되는, 반도체 장치.
  17. 제7항에 기재된 반도체 장치의 제조 방법으로서,
    상기 산화물 반도체층은 IGZO로 형성되는, 반도체 장치의 제조 방법.
  18. 제12항에 기재된 반도체 장치의 제조 방법으로서,
    상기 산화물 반도체층은 IGZO로 형성되는, 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR101434366B1 (ko) * 2012-08-24 2014-08-26 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치
TWI577000B (zh) * 2015-01-21 2017-04-01 群創光電股份有限公司 顯示裝置
JP7427969B2 (ja) * 2020-01-22 2024-02-06 セイコーエプソン株式会社 電気光学装置および電子機器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070048596A (ko) * 2005-11-04 2007-05-09 미쓰비시덴키 가부시키가이샤 박막 트랜지스터 어레이 기판 및 그 제조방법과, 반투과형액정 표시장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338480B1 (ko) * 1995-08-19 2003-01-24 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
KR100333273B1 (ko) * 1999-08-02 2002-04-24 구본준, 론 위라하디락사 박막트랜지스터형 액정표시장치의 어레이기판과 그 제조방법
JP2003161957A (ja) * 2001-11-26 2003-06-06 Toshiba Corp 液晶表示装置及びその製造方法
JP2003298062A (ja) 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
KR100456151B1 (ko) * 2002-04-17 2004-11-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP4072015B2 (ja) 2002-07-26 2008-04-02 シャープ株式会社 液晶表示装置用基板及びその製造方法及びそれを備えた液晶表示装置
US7279370B2 (en) * 2003-10-11 2007-10-09 Lg.Philips Lcd Co., Ltd. Thin film transistor array substrate and method of fabricating the same
KR101225440B1 (ko) * 2005-06-30 2013-01-25 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP2008170664A (ja) 2007-01-11 2008-07-24 Epson Imaging Devices Corp 液晶表示装置及びその製造方法
CN103545342B (zh) * 2008-09-19 2018-01-26 株式会社半导体能源研究所 半导体装置
KR101408715B1 (ko) * 2008-09-19 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN101740631B (zh) * 2008-11-07 2014-07-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
JP5095864B2 (ja) * 2009-12-09 2012-12-12 シャープ株式会社 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070048596A (ko) * 2005-11-04 2007-05-09 미쓰비시덴키 가부시키가이샤 박막 트랜지스터 어레이 기판 및 그 제조방법과, 반투과형액정 표시장치

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