KR101215142B1

KR101215142B1 - 고체 촬상 장치 및 촬상 시스템

Info

Publication number: KR101215142B1
Application number: KR1020107023350A
Authority: KR
Inventors: 히로끼 히야마
Original assignee: 캐논 가부시끼가이샤
Priority date: 2008-03-27
Filing date: 2009-02-26
Publication date: 2012-12-24
Also published as: RU2010143909A; RU2471286C2; US20120217379A1; US20110013046A1; CN101978603A; JP2009239694A; JP5094498B2; KR20100129321A; US8427565B2; WO2009119270A1; US8208055B2; CN101978603B; EP2272168A1

Abstract

고체 촬상 장치는, 상기 복수의 A/D 변환 회로에 공통으로, 신호 레벨들이 상이한 방향들의 전위에 대하여 변화하는 적어도 2개의 기준 신호들을 공급하기 위한 기준 신호 발생 회로를 포함하고, 상기 A/D 변환 회로는, 증폭기, 상기 아날로그 신호 및 상기 기준 신호 발생 회로로부터 공급되는 적어도 2개의 기준 신호들을 수신하는 하나의 단자, 및 상기 증폭기의 하나의 입력 단자에 접속된 다른 단자를 갖는 입력 캐패시터, 상기 증폭기의 출력 단자 및 상기 하나의 입력 단자 사이에 접속된 피드백 캐패시터, 비교 레벨과 상기 증폭기의 출력 단자로부터의 출력을 비교하기 위한 비교기, 및 상기 증폭기의 출력 단자에 접속된 하나의 단자, 및 상기 비교기의 하나의 입력 단자에 접속된 다른 단자를 갖는 접속 캐패시터를 포함한다.

Description

고체 촬상 장치 및 촬상 시스템{SOLID-STATE IMAGING APPARATUS AND IMAGING SYSTEM}

본 발명은 스캐너용으로 사용되는 고체 촬상 장치, 비디오 카메라, 디지털 스틸 카메라 등에 관한 것이다.

최근, 디지털 카메라, 디지털 캠코더, 휴대 전화용 카메라 유닛 등에 CMOS 화상 센서가 널리 사용되어 왔다. 부품들의 개수의 감소, 전력 소모의 감소 등의 요구사항들 때문에, A/D 변환 회로들을 내장하는 CMOS 화상 센서가 연구되어 왔다. CMOS 화상 센서의 포맷으로서, 픽셀 배열의 각각의 컬럼(column)에 A/D 변환 회로를 배치하는 컬럼 A/D로 지칭되는 포맷이 존재한다. 컬럼 A/D용으로 사용되는 다양한 A/D 변환 포맷들이 제안되어 왔으며, 그것들 중에서 일본 특허공개공보 제2002-232291호 및 일본 특허공개공보 제2005-348325호에 개시된 적분형(integration type) A/D 변환 포맷들이 알려져 있다. 일본 특허공개공보 제2002-232291호에 개시된 적분형 A/D 변환기와 같이, 상위 비트들 및 하위 비트들의 2단으로 변환이 수행되면, 변환 시간은 2×2^N/2에 비례하며, 그 방법은, 예를 들어, 입력 신호와 삼각파(triangular wave)를 비교하는 포맷에 비해 변환 시간을 단축할 수 있는 특징을 갖는다.

일본 특허공개공보 제2005-348325호에 개시된 A/D 변환 포맷은, 기억 유닛의 픽셀로부터의 신호를 유지하고, 후속하여 고정된 신호에 의해 충전 및 방전을 행함으로써 A/D 변환을 수행한다. 또한, 일본 특허공개공보 제2005-348325호에 개시된 A/D 변환 포맷은 상위 비트들 및 하위 비트들의 2단으로 A/D 변환을 수행하기 때문에, A/D 변환 포맷은 입력 신호와 삼각파를 비교하는 변환 포맷에 비해 A/D 변환에 필요한 시간을 단축할 수 있다.

그러나, 일본 특허공개공보 제2002-232291호에 개시된 A/D 변환기가 컬럼 A/D로서 사용되는 경우, 이하의 문제점이 발생한다. 하위 비트 변환을 위해 클럭당 캐패시터에 유지된 전하의 변화량(하위 비트 변환을 위한 단위 적분량)에 대한 상위 비트 변환을 위해 클럭당 캐패시터에 유지된 전하의 변화량(상위 비트 변환을 위한 단위 적분량)의 비에 분균일이 존재하면, 미분 선형 오차가 야기된다. 예를 들어, 12비트 A/D 변환이 상위 6비트와 하위 6비트의 단계들로 수행되면, 상위 비트 변환을 위한 단위 적분량은 이상적으로 하위 비트 변환을 위한 단위 적분량의 64배만큼 크게 필요하지만, 실제의 회로에서는 회로 등을 구성하는 소자들의 상대적인 정확도 때문에 오차가 야기된다. 예를 들어, 소자들의 상대적인 정확도는 소자들을 제조할 때 발생하는 분산에 의해 영향을 받는다.

도 8은 일본 특허공개공보 제2002-232291호의 도 5를 인용한다. 참조 번호들 중 일부는 간략화를 위해 삭제된다. 도 8에 도시된 A/D 변환기는, 계단파(staircase wave)로 변화하는 신호인 신호 Vc1을 상위 비트 변환을 위해 C5/C4의 이득으로 증폭하는 반면, 신호 Vc1과 동일한 기울기를 가지며 신호 Vc1과 극성이 반대인 신호 Vc2를 하위 비트 변환을 위해 C6/C4의 이득으로 증폭한다. 상위 비트 변환을 위한 단위 적분량은 하위 비트 변환을 위한 단위 적분량의 C5/C6배만큼 크다. 그러나, 캐패시터 소자들 C5 및 C6은 각각의 컬럼에서 상이한 것들이기 때문에, 캐패시터 소자들 C5 및 C6의 상대적인 정확도는 각각의 컬럼에서 상이하다. 이에 의해, 값 C5/C6는 각각의 컬럼에서 약간 상이하다고 생각할 수 있다. 특히, 픽셀 크기들의 감소와 연관되어 픽셀 배열의 컬럼 폭들이 감소하면, 컬럼들 내에 제공할 수 있는 캐패시터 소자들의 크기들, 즉, 캐패시터 값들이 작아지므로, 캐패시터 소자들의 상대적인 정확도가 통상적으로 악화된다. 컬럼들 사이에서 하위 비트 변환을 위한 단위 적분량에 대한 상위 비트 변환을 위한 단위 적분량의 비의 오차가 필요한 선형 정확도에 대해 무시할 수 없게 되면, 각각의 컬럼에 보정 계수를 기억하고 보정 동작들을 실행할 필요가 있다. 이것은, 변환 비트들의 개수가 증가하는 경우에 특히 선형 보정 처리가 매우 큰 부하가 되는 문제점을 야기한다.

한편, 도 9는 일본 특허공개공보 제2005-348325호의 도 6의 인용이다. 설명을 위해 참조 번호들이 새로 추가된다. 도 9의 구성에서, 고정 전압 V_DE1 또는 V_DE2와 연산 증폭기 Amp의 반전 입력 단자 (-)에서의 전위 사이의 전위차, 및 저항 R의 크기에 기초하여 저항 R을 통해 전류가 흐른다. 연산 증폭기 Amp의 반전 입력 단자에서의 전위는, 그것의 가상 접지 때문에 이상적으로 그것의 비반전 입력 단자 (+)에서의 전위와 동등하게 된다. 그러나, 실제의 회로에서, 연산 증폭기 Amp를 구성하는 소자들의 특성이 반드시 이상적인 것은 아니므로, 연산 증폭기 Amp의 2개의 입력 단자들은 상이한 전위를 갖는다. 따라서, 차는 오프셋으로 나타난다. 즉, 연산 증폭기 Amp를 구성하는 소자들에 이해 야기되는 오프셋으로 인해 이상적인 적분이 수행되지 않는다.

A/D 변환기의 해상도가 높지 않으면, 비의 그 이상적인 값과의 불일치는 중요하게 영향을 미치지 않는다. 그러나, 해상도가 높아지면, 이상적인 값과의 불일치는 무시할 수 없게 되고, 정확한 A/D 변환 결과들을 취득할 수 없는 문제점이 야기된다.

본 발명의 고체 촬상 장치는, 전술한 문제점들을 해결하는 고체 촬상 장치 및 고체 촬상 장치를 사용하는 촬상 시스템을 제공한다.

본 발명의 일 양태의 고체 촬상 장치는, 매트릭스로 배열된 복수의 픽셀을 포함하며 각각의 픽셀은 아날로그 신호를 출력하는 픽셀 영역; 상기 아날로그 신호를 디지털 신호로 A/D 변환하기 위해 상기 복수의 픽셀의 각각의 컬럼에 상응하여 각각 배열된 복수의 A/D 변환 회로를 포함하는 고체 촬상 장치이며, 상기 복수의 A/D 변환 회로에 공통으로, 신호 레벨들이 상이한 방향들의 전위에 대하여 변화하는 적어도 2개의 기준 신호들을 공급하기 위한 기준 신호 발생 회로를 포함하고, 상기 A/D 변환 회로는, 증폭기; 상기 아날로그 신호 및 상기 기준 신호 발생 회로로부터 공급되는 적어도 2개의 기준 신호들을 수신하는 하나의 단자, 및 상기 증폭기의 하나의 입력 단자에 접속된 다른 단자를 갖는 입력 캐패시터; 상기 증폭기의 출력 단자 및 상기 하나의 입력 단자 사이에 접속된 피드백 캐패시터; 비교 레벨과 상기 증폭기의 출력 단자로부터의 출력을 비교하기 위한 비교기; 및 상기 증폭기의 출력 단자에 접속된 하나의 단자, 및 상기 비교기의 하나의 입력 단자에 접속된 다른 단자를 갖는 접속 캐패시터를 포함한다.

본 발명에 따르면, A/D 변환기의 선형 정확도를 높일 수 있고, A/D 변환기의 해상도가 높아지는 경우에도 오프셋의 영향으로 인한 A/D 변환기의 A/D 변환 정확도의 악화를 감소시킬 수 있다.

본 발명의 추가의 특징들은 첨부 도면들을 참조하는 이하의 예시적인 실시예들의 설명으로부터 명확해질 것이다.

도 1a는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 블록도이다.
도 1b는 고체 촬상 장치의 등가 회로의 일부를 도시하는 도면이다.
도 2는 본 발명의 제1 및 제2 실시예들에 따른 고체 촬상 장치의 단위 픽셀의 등가 회로도이다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 타이밍 차트들이다.
도 4는 본 발명의 제1 실시예에 따른 기준 신호 발생 회로의 등가 회로도이다.
도 5a는 본 발명의 제2 실시예에 따른 고체 촬상 장치의 블록도이다.
도 5b는 고체 촬상 장치의 등가 회로의 일부를 도시하는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 고체 촬상 장치의 타이밍 차트이다.
도 7은 제3 실시예에 따른 촬상 시스템의 구성예를 도시하는 도면이다.
도 8은 일본 공개특허공보 제2002-232291호에 따른 A/D 변환 유닛을 도시하는 회로도이다.
도 9는 일본 특허공개공보 제2005-348325호의 도 6을 인용하는 도면이다.

(제1 실시예)

첨부 도면들을 참조하여 본 발명에 적용될 수 있는 제1 실시예에 따른 고체 촬상 장치를 설명한다.

먼저, 도 1a의 블록도를 참조하여 본 실시예에 따른 고체 촬상 장치의 외관을 설명한다. 고체 촬상 장치(1)는 복수의 픽셀(100)이 매트릭스로 배열된 픽셀 영역을 포함하고, 픽셀들(100) 각각은 도 2의 등가 회로에 의해 도시된 구성을 갖는다. 픽셀들(100)로부터 출력된 신호들은, 수직 출력 라인들(106)을 통해 각각의 컬럼들에 배치된 컬럼 판독 회로들(124)에 아날로그 신호들로서 입력된다. 복수의 컬럼 판독 회로(124) 각각은 적분기 회로(125) 및 비교기(126)를 포함하는 A/D 변환 회로, 및 상위 비트들의 A/D 변환 결과들과 하위 비트들의 A/D 변환 결과들을 각각 기억하는 메모리들(130, 131)을 포함한다. 적분기 회로(125)는 입력 캐패시터(108), 스위치(109), 증폭기(120), 피드백 캐패시터(121) 및 스위치(110)를 포함한다. 입력 캐패시터(108)의 하나의 단자는 픽셀로부터의 아날로그 신호 및 후술하는 기준 신호 발생 회로(140)로부터의 기준 신호를 수신하며, 입력 캐패시터(108)의 다른 단자는 증폭기(120)의 입력 단자에 접속된다. 상위 비트 메모리(130) 및 하위 비트 메모리(131)에 기억된 A/D 변환 결과들은 컬럼 선택 스위치들(114)을 통해 비트 출력 라인들(136, 137)로 각각 출력되고, 가산 유닛인 가산 회로(138)에 의해 N비트 디지털 신호로 합성된 후 출력된다. 여기에서, 가산 회로(138)가 사용되지만, 신호들의 극성에 따라 가산 회로(138) 대신에 감산 회로가 사용될 수 있다.

도 2는 픽셀들(100) 각각의 일례를 등가 회로로서 도시한다. 참조 번호 101은 취득된 전하를 축적하기 위해 입사광에 따라 광전 변환을 수행하는 포토 다이오드를 나타내며, 포토 다이오드(101)의 캐소드(cathode)는 트랜스퍼 MOS 트랜지스터(102)에 접속된다. 트랜스퍼 MOS 트랜지스터(102)가 하이(high) 레벨의 신호 PTX를 수신하면, 포토 다이오드(101)에 축적된 전하는 증폭 MOS 트랜지스터(104)의 게이트가 접속된 노드로 전달된다. 신호 PSEL에 의해 선택 MOS 트랜지스터(105)의 도전 상태가 변경되면, 증폭 MOS 트랜지스터(104)는 수직 출력 라인들(106) 각각에 배치된 정전류원(constant current source)(107)과 함께 소스 팔로워(source follower) 회로를 형성한다. 여기에서, 증폭 MOS 트랜지스터(104)의 게이트에서의 전위에 따른 전위가 수직 출력 라인(106)에 신호로서 나타난다. 참조 번호 103은 리셋 MOS 트랜지스터를 나타낸다. 리셋 MOS 트랜지스터(103)가 신호 PRES에 의해 그 도전 상태가 되면, 리셋 MOS 트랜지스터(103)는 전원 전압 VDD에 증폭 MOS 트랜지스터(104)의 게이트가 접속된 노드를 리셋한다.

도 1b의 등가 회로도 및 도 3a의 타이밍 차트를 참조하여 본 실시예의 고체 촬상 장치의 동작을 상세하게 설명한다. 각각의 신호 펄스의 참조 번호는 도 1b 또는 도 2의 각각의 단자의 참조 번호들에 대응한다. 또한, 도 3a 및 도 3b는 램프 신호 전압으로서 기준 신호 공급 배선(113)으로 공급되는 기준 신호를 도시한다. 또한, 컬럼 판독 회로들(124) 각각에 포함된 적분기 회로(125)의 출력도 도시된다. 또한, 도 1b 및 도 2에 도시된 스위치들은 하이 레벨의 입력 신호에 의해 턴 온되고, 즉, 그것들의 도전 상태들로 되고, 스위치들은 로우(low) 레벨의 입력 신호에 의해 턴 오프되고, 즉, 그것들의 비도전 상태들로 된다고 가정한다. 또한, 도 1b의 선택 스위치들(112)과 관련하여, 펄스의 하이 레벨 또는 로우 레벨에 의해 접속되는 경로들은 "H" 또는 "L"로 각각 표시된다.

픽셀 신호의 판독 동작 전에 미리 결정된 노광 시간이 경과했고, 광전 변환에 의해 취득된 전하가 포토 다이오드(101)에 축적된다고 가정한다. 또한, 증폭 MOS 트랜지스터(104)와 수직 출력 라인들(106) 사이에 입력 선택 스위치들(112)이 접속된다고 가정한다. 본 설명에서, 펄스들 PRES, PTX 및 PSEL은 수직 주사 회로(123)로부터 픽셀들(100)로 공급된다.

먼저, 시간 t1에서, 픽셀 리셋 펄스 PRES는 하이 레벨로부터 로우 레벨로 변화하고, 이에 의해, 증폭 MOS 트랜지스터(104)의 게이트의 리셋 상태를 해제한다. 이때, 리셋의 종료 직후의 전압, 즉, 다크(dark) 상태에 대응하는 전압은 게이트 전극에 접속된 플로팅 확산 영역(floating diffusion region)(이하, FD 영역으로 지칭됨)의 캐패시터(이하, CFD로 지칭됨)에 유지된다. 또한, 시간 t1에서, 적분 개시 신호 ENIT는 하이 레벨로 변화하여, RS 래치(129)를 설정한다.

계속해서, 시간 t2에서, 로우(row) 선택 펄스 PSEL은 하이 레벨로 변화하고, 증폭 MOS 트랜지스터(104)와 정전류원(107)에 의해 형성된 소스 팔로워 회로에 의해, 플로팅 확산 상태에서 유지되는, 다크 시간에 대응하는 다크 출력이 수직 출력 라인(106)에 나타난다. 한편, 펄스 RES1이 시간 t2에서 하이 레벨로 변화하면, 스위치(109)가 턴 온되므로, 적분기 회로들(125) 각각의 연산 증폭기(120)는 그것의 전압 팔로워 상태로 된다. 이때의 연산 증폭기(120)의 출력은 그것의 특유한 오프셋 성분을 각각 포함하지만, 출력은 기준 전압 VC0R과 실질적으로 동일하게 된다.

시간 t3a에서 펄스 RES1이 하이 레벨에서 로우 레벨로 변화하면, 스위치(109)는 온 상태로부터 오프 상태로 변화하고, 수직 출력 라인(106)의 다크 출력은 입력 캐패시터(108)에 의해 클램핑된다.

펄스 RES2는 펄스 RES1의 변화 직후 시간 t3b에서 하이 레벨로부터 로우 레벨로 변화하고, 스위치(111)는 턴 오프된다. 다음으로, 다크 출력의 성분 및 연산 증폭기(120)의 오프셋 성분을 포함하는 리셋 레벨이 접속 캐패시터(127a)에 유지된다. 가상 접지로 인해 비교기(126)의 양의(positive) 입력 단자 (+)에서의 전위는 음의(negative) 입력 단자 (-)의 전위와 동등하므로, 양의 입력 단자로 입력된 신호와 비교 레벨, 즉, 접속 캐패시터(127b)를 통해 음의 단자로 입력된 신호 사이의 비교를 행할 수 있다. 양의 입력 단자로 입력된 신호와 음의 입력 단자로 입력된 신호 사이의 전압차가 양이면, 비교기(126)는 양의 출력 단자로부터 하이 레벨을 출력하고 음의 출력 단자로부터 로우 레벨을 출력하도록 동작한다. 한편, 전압차가 음이면, 비교기(126)는 음의 출력 단자로부터 하이 레벨을 출력하고 양의 출력 단자로부터 로우 레벨을 출력하도록 동작한다.

계속해서, 트랜스퍼 펄스 PTX는 시간 t4로부터 시간 t5의 기간에 걸쳐 하이 레벨로 변화하여 트랜스퍼 MOS 트랜지스터(102)를 턴 온하고, 포토 다이오드(101)에 축적된 전하는 증폭 MOS 트랜지스터(104)의 게이트의 노드로 전달된다. 본 설명에서 전달되는 전하는 전자들이다. 전달되는 전하의 절대값을 Q로 표시하면, 증폭 MOS 트랜지스터(104)의 게이트 전위는 Q/CFD만큼 낮아지고, 게이트 전위가 낮아짐에 따라 수직 출력 라인(106)의 전위도 변화한다. 이때의 수직 출력 라인의 전위는 조명 상태 출력으로 지칭된다. 소스 팔로워 회로의 이득을 Gsf로 나타내면, 다크 출력으로부터 수직 출력 라인(106)의 전위 Vv1의 변화량 ΔVv1은 이하의 수학식으로 표현될 수 있다.

수직 출력 라인(106)의 전위 변화는 연산 증폭기(120), 입력 캐패시터(108) 및 피드백 캐패시터(121)를 포함하는 반전 증폭기 회로에 의해 증폭되고, 이하의 수학식에 의해 표현된 신호 Vs는 피드백 캐패시터(121)에 유지된다.

여기에서, C0는 입력 캐패시터(108)의 캐패시턴스 값을 나타내고, Cf는 피드백 캐패시터(121)의 캐패시턴스 값을 나타낸다. 또한, 반전 증폭기 회로의 이득은 -C0/Cf이다.

다음으로, 시간 t6에서, 동작은 신호 Vs의 A/D 변환을 수행하는 단계로 진입한다. 먼저, 입력 선택 스위치(112)는 기준 신호 공급 배선(113) 측으로 절환된다. 기준 신호인, 상위 비트 변환을 위한 계단식 램프 업 신호(stepwise ramp-up signal)는 기준 신호 발생 회로(140)로부터 기준 신호 공급 배선(113)으로 공급된다. 여기에서, 후술하는 신호 ADCK와 동기하여 계단식으로 단조롭게 변화하는 신호 레벨을 갖는 신호가 램프 업 신호로서 사용되지만, 예를 들어, 계단식이 아니라 서서히 단조롭게 변화하는 신호 레벨을 갖는 신호가 램프 업 신호로서 사용될 수 있다. 또한, 단조롭게 변화하는 것은, 예를 들어, 레벨이 계단식으로 증가하는 경우 신호의 레벨이 낮아지는 방향으로 변화하지 않는다는 것을 의미한다. 즉, 신호가 단조롭게 변화하는 경우, 그것은 레벨이 시간의 경과에 따라 변화하지 않는 구간을 포함할 수 있다. 기준 신호 발생 회로(140)는 도 4에 도시된 바와 같은 캐패시터 적분기 및 스위치들을 포함한다. 상위 비트의 변환시에 펄스 USEL은 하이 레벨이 되고, 펄스 LSEL은 로우 레벨이 되며, 이에 의해 신호 ADCK의 매 구간 (Cr1/Cr3)×VREF만큼 증가하는 램프 업 신호가 발생한다. 한편, 하위 비트의 변환시에 펄스 LSEL은 하이 레벨이 되고 펄스 USEL은 로우 레벨이 되어, (Cr2/Cr3)×VREF만큼 감소하는 다른 기준 신호인 램프 다운 신호가 발생한다. 즉, 램프 다운 신호 및 램프 업 신호의 신호 레벨들이 변화하는 방향들은 서로 상이하다. 또한, 캐패시터 Cr3의 전하는 펄스 RES1의 하이 레벨을 인가하여 초기화되도록 리셋될 수 있다. 컬럼 판독 회로(124)에 공급되는 펄스 RES1과 동일한 펄스를 입력하는 경우가 여기에 도시되지만, 컬럼 판독 회로(124)에 입력된 것과 상이한 펄스가 기준 신호 발생 회로(140)에 입력될 수 있다. 여기에서, 신호 ADCK와 동기하여 계단식으로 단조롭게 변화하는 신호 레벨을 갖는 신호가 램프 다운 신호로서 사용되지만, 예를 들어, 계단식이 아니라 서서히 단조롭게 변화하는 신호 레벨을 갖는 신호가 램프 업 신호로서 사용될 수 있다. 또한, 단조롭게 변화하는 것은, 예를 들어, 레벨이 계단식으로 증가하는 경우 레벨이 낮아지는 방향으로 변화하지 않는다는 것을 의미한다. 즉, 시간의 경과에 따라 레벨이 변화하지 않는 구간이 포함될 수 있다.

상위 비트들의 변환을 위한 램프 업 신호가 시간 t6로부터 적분기 회로(125)에 입력되면 적분이 개시된다. 상위 비트들의 변환을 위한 램프 업 신호는 -(C0/Cf)의 이득으로 반전 증폭되고, 적분기 회로(125)의 출력은 결과적으로 신호 ADCK의 매 클럭 (C0/Cf)×(Cr1/Cr3)×VREF만큼 낮아진다. 적분기 회로(125)의 출력은 접속 캐패시터(127a)를 통해 비교기(126)의 양의 입력 단자로 입력된다. 시간 t3b에서 샘플링된 리셋 레벨은 접속 캐패시터(127a)에 유지되므로, 적분기 회로(125)의 출력으로부터 리셋 레벨을 추론함으로써 취득된 변화된 레벨만이 비교기(126)로 입력된다. 즉, 적분기 회로(125)를 구성하는 소자들이 이상적인 특성을 갖지 않는 경우에도, 적분기 회로(125)의 오프셋 성분들은 비교기(126)에 입력되지 않으므로 높은 정확도를 갖는 A/D 변환이 수행될 수 있다. 접속 캐패시터(127a)를 통해 비교기(126)의 양의 입력 단자에 입력된 신호의 변화된 레벨은 접속 캐패시터(127b)를 통해 비교기(126)의 음의 입력 단자에 입력된 기준 전압과 비교된다. 다음으로, 적분기 회로(125)의 출력이 리셋 레벨보다 작아지는 경우, 시간 t7에서 래치 신호 latch1이 출력된다. 래치 신호 latch1은 상위 비트 메모리(130)로 송신되고, 그때 상위 비트들용 카운터(132)로부터 상위 비트 메모리(130)로 공급된 카운터 값이 상위 비트 메모리(130)에 취해진다. 동시에, 적분기 회로(125)의 적분 동작을 중지하기 위해 래치 신호 latch1도 RS 래치(129)의 리셋 단자에 공급된다. 이때의 카운터 값이 CU라고 가정하면, 출력은 적분 동작 중에 CU×(C0/Cf)×(Cr1/Cr3)×VREF만큼 낮아지고, CU×(C0/Cf)×(Cr1/Cr3)×VREF-Vs가 피드백 캐패시터(121)에 잔류 전압으로서 유지되는 상태가 야기된다. 적분 동작이 중지되는 시간은 각각의 컬럼에서 픽셀 신호 Vs에 따라 상이하다. 펄스 USEL은 모든 컬럼들의 적분 동작들이 종료된 후에 로우 레벨로 되고, 상위 비트들용 카운터가 중지된다.

계속해서, 시간 t8에서, 펄스 LSEL은 하이 레벨로 변화하고, 펄스 USEL은 로우 레벨로 변화하고, 하위 비트들의 A/D 변환을 수행하는 단계가 개시된다. 하위 비트의 변환을 위한 램프 다운 신호는 상위 디지털 비트들의 변환을 수행하기 위한 램프 업 신호의 극성과 반대의 극성을 가지며, 기준 신호 발생 회로(140)로부터 적분기 회로(125)로 (Cr2/Cr3)×VREF만큼 감소하는 레벨이 공급된다. 적분 개시 신호 ENINT가 다시 입력되고, 적분기 회로(125)에서의 적분 동작이 개시된다. 하위 비트들의 변환들을 위한 램프 다운 신호는 -(C0/Cf)의 이득으로 반전 증폭되고, 적분기 회로(125)의 출력은 신호 ADCK의 매 클럭 (C0/Cf)×(Cr2/Cr3)×VREF만큼 증가한다. 비교기(126)에서, 접속 캐패시터(127a)에 유지된 리셋 레벨로부터 적분기 회로(125)의 출력의 변화된 레벨은 접속 캐패시터(127b)를 통해 비교기(126)로 입력된 기준 레벨과 비교된다. 다음으로, 적분기 회로(125)의 출력이 기준 전압보다 크게 되는 시간 t9에서, 래치 신호 latch2가 출력된다. 래치 신호 latch2는 하위 비트 메모리(131)로 송신되고, 그때 하위 비트들용 카운터(133)로부터 하위 비트 메모리(131)로 공급된 카운터 값이 하위 비트 메모리(131)에 취해진다. 동시에, 적분기 회로(125)의 적분 동작을 중지하기 위해 래치 신호 latch2도 RS 래치(129)의 리셋 단자에 공급된다. 적분 동작의 중지는 필수적인 것은 아니다. 또한, 이 시점에서, 잔류는 하위 비트 변환을 위한 단위 적분량보다, 즉, 1LSB에 대응하는 적분량보다 작게 된다.

상위 N/2 비트들과 하위 N/2 비트들의 2개의 단계들에 의해 N비트 데이터의 A/D 변환을 수행하는 경우, 하위 비트 변환을 위한 단위 적분량에 대한 상위 비트 변환을 위한 단위 적분량의 비는 이상적으로 2^N/2이다. 한편, 본 실시예의 회로에서 하위 비트 변환을 위한 단위 적분량에 대한 상위 비트 변환을 위한 단위 적분량의 비는 이하의 수학식에 의해 결정된다.

즉, 각각의 컬럼에 제공된 캐패시터들 C0 및 Cf의 값들에 관계없이, 기준 신호 발생 회로(140)에서 Cr1 및 Cr2의 캐패시턴스 값들 사이의 비에 의해서만 비가 결정된다. 따라서, 통상적으로 문제가 되었던 컬럼들 사이의 오차들이 감소할 수 있다. 캐패시터 소자들의 크기가 커짐에 따라, 즉, 캐패시턴스 값들이 커짐에 따라 캐패시터들의 상대적인 정확도가 향상되는 일반적인 경향이 있다. 크기들이 픽셀 피치에 의해 제한되는 컬럼 판독 회로(124)에 배치된 캐패시터들 C0 및 Cf, 기준 신호 발생 회로(140)에 배치된 캐패시터들 Cr1 및 Cr2의 캐패시턴스 값들은 쉽게 커질 수 있으며 A/D 변환의 정확도를 향상시킬 수 있다는 점에서 유리하다.

또한, A/D 변환의 해상도 N이 상대적으로 작으면, 캐패시터들 Cr1 및 Cr2를 키움으로써 보정의 실행을 제거할 수도 있다. 이 경우, 변환된 N비트 디지털 값은 가산 회로(138)에 의해 상위 비트 메모리(130) 및 하위 비트 메모리(131)에 기억된 A/D 변환 결과들을 함께 가산함으로써 취득될 수 있다. 하위 비트들용 카운터 회로(133)가 업 카운터이면, 감산 처리가 수행된다. 대안으로, 하위 비트들용 카운터 회로(133)는 가산(또는 감산) 회로(138)에 의해 가산(또는 감산) 처리를 수행하기 위해 다운 카운터로서 구성될 수 있다.

또한, 본 실시예에 특유한 특징은 컬럼 판독 회로(124)의 적분기 회로(125)에 의해 C0/Cf의 이득으로 픽셀 신호 Vs를 또한 증폭하는 것이므로, C0/Cf의 비의 영향들은 A/D 변환 후의 결과에 나타나지 않는다. 즉, 컬럼들 사이에 작은 이득 오차들을 갖는 뛰어난 화상 신호를 취득할 수 있다.

또한, 본 실시예에서 카운터 회로들(132, 133)은 복수의 컬럼에 대해 통상적으로 사용되지만, 카운터 회로들(132, 133)은 각각의 컬럼에 독립적으로 배치될 수 있다.

예를 들어, 상위 비트 변환시에 상위 비트들용 카운터 회로(132)의 클럭 입력에 보통의 신호 ADCK가 공급되고, 하위 비트 변환시에 클럭 입력에 하위 비트들용 카운터 회로(133)의 캐리 신호가 공급되도록 고체 촬상 장치가 구현되면, 잔류의 감산이 수행될 수 있다.

도 3a의 경우 신호 ADCK와 동기하여 계단식으로 변화하는 신호가 기준 신호로서 입력되지만, 기준 신호는, 예를 들어, 도 3b에 도시된 기울기를 가지며 변화하는 신호일 수 있다.

(제2 실시예)

도 5a 및 도 5b를 참조하여 본 발명에 적용될 수 있는 제2 실시예에 따른 고체 촬상 장치를 설명한다. 본 실시예의 고체 촬상 장치는 상대적으로 높은 해상도의 컬럼 A/D 포맷에 적합하다. 도 5a는 고체 촬상 장치의 외관을 도시하는 블록도이고, 도 5b는 고체 촬상 장치의 등가 회로의 일부를 도시한다. 기준 신호 발생 회로(140)에 의해 비가 결정되는, 하위 비트 변환 기간 동안의 단위 적분량에 대한 상위 비트 변환 기간 동안의 단위 적분량의 비를 측정하기 위한 측정 회로(150)를 더 포함하고, 측정 결과에 기초하여 보정을 실행하기 위한 보정 회로(151)를 더 포함한다는 점에서, 제2 실시예는 제1 실시예와 상이하다. 또한, 하위 비트 메모리(131a)는 제1 실시예의 컬럼 판독 회로(124)의 N/2 비트들로부터 (N/2)+1 비트들로 변화하고, 여분의 비트가 추가된다. 측정 회로(150)는 픽셀 신호를 판독하는 컬럼 판독 회로(124) - 회로(124)는 제1 실시예와 관련하여 기술됨- 의 구성과 유사한 구성을 갖지만, 측정 회로(150)는 입력 선택 스위치들(112) 없이 기준 신호만을 수신하도록 구성된다. 또한, 측정 회로(150)는 상위 비트 메모리(130)를 생략한다. 또한, 측정 회로(150)는 래치 신호 latch1을 발생하는 회로를 포함하지 않지만, 래치 신호 latch3를 발생하기 위해 새롭게 추가된 1비트 카운터(152)를 포함한다. 또한, 여기에서는 픽셀의 구성이 제1 실시예와 동일하다는 가정에서 설명한다.

도 6은 측정 회로(150)를 포함하는 고체 촬상 장치의 동작 타이밍을 도시한다. 측정 회로(150)는 본 실시예에서 보통의 픽셀 신호를 판독하는 컬럼 판독 회로(124)의 동작과 병렬로 측정을 수행한다. 시간 t1으로부터 시간 t6까지의 픽셀 신호 판독 기간에서, 측정 회로(150)는 펄스 RES1에 기초한 적분기 회로(125)의 리셋 동작, 및 펄스 RES2에 기초한 비교기(126)에 의한 리셋 레벨의 샘플링만을 수행한다. 시간 t6에서, 상위 비트 변환용 기준 신호가 입력되고, 컬럼 판독 회로(124)와 유사하게 적분이 개시되지만, 적분 동작은 1 클럭 후에 시간 t10에서 1비트 카운터(152)에 의해 중지된다. 따라서, 상위 비트 변환용 단위 적분량과 정확히 동등한 전하가 피드백 캐패시터(121)에 유지된다.

계속해서, 시간 t8로부터 단계가 개시된 하위 비트들의 변환 단계에서 적분된 상위 비트 변환용 단위 적분량에 A/D 변환이 행해진다. 상위 비트 변환 기간에서의 단위 적분량이 이상적인 값인 (N/2)×LSB를 초과하는 경우에 대비하여, 하위 비트 메모리(131a)는 컬럼 판독 회로(124)의 하위 비트 메모리(131)의 N/2 비트들에 추가된 여분의 비트를 포함하는 (N/2+1) 비트들로 변경된다.

A/D 변환의 결과는 래치 신호 latch2가 출력되는 시간 t9에서 하위 비트 메모리(131a)에 기입되고, 보정 회로(151)에도 입력된다. 컬럼 판독 회로(124)로부터의 하위 비트들의 A/D 변환 결과가 보정 회로(151)에 입력되고, 그 보정은 측정 회로(150)로부터의 측정 결과에 기초하여 수행된다. 보정 후의 하위 비트들의 A/D 변환 결과는 가산 회로(138)에서 상위 비트들의 A/D 변환 결과와 합성되어 A/D 변환 출력, 즉, 디지털 출력이 된다.

본 실시예의 특유한 특징들을 설명한다. 본 실시예에서, 측정 회로(150)는 하위 비트 변환을 위한 적분량에 대한 상위 비트 변환을 위한 적분량의 비의 오차를 측정하며, 오차는 기준 신호 발생 회로(140)에 의해 발생한다. 보정 회로(151)는 A/D 변환 결과를 보정하여, 높은 선형 정확도를 갖는 A/D 변환 출력을 취득할 수 있게 한다.

또한, 본 실시예의 고체 촬상 장치에서, 컬럼 판독 회로(124)가 A/D 변환을 수행하는 기간 및 측정 회로(150)가 측정을 수행하는 측정 기간은 서로 중첩된다. 따라서, 예를 들어, 하위 비트 변환을 위한 단위 적분량에 대한 상위 비트 변환에서의 단위 적분량의 비가 온도에 의존하여 변화하면, 온도에 의존하여 나타나는 영향들이 순차적으로 보정될 수 있다. 따라서, A/D 변환은 환경의 변화들에 대하여 높은 정확도로 안정하게 수행될 수 있다. 또한, 하위 비트 변환을 위한 적분량에 대한 상위 비트 변환을 위한 적분량의 비의 측정은, 물론 전원 기동 직후 또는 촬영(photographing)의 개시의 초기 단계에서 실행될 수 있고, 비는 적분 시간을 2 클럭 이상만큼 연장함으로써 측정될 수 있다.

또한, 본 실시예에서 컬럼 판독 회로(124)로부터의 디지털 신호의 보정이 수행되지만, 기준 신호 발생 회로(140)의 보정을 수행할 수도 있다. 예를 들어, 도 4에 도시된 바와 같이 구성된 기준 신호 발생 회로(140)에서, 캐패시터 Cr2 또는 Cr1의 값을 미세하게 조정할 수 있는 캐패시터 어레이를 제공하고 그 접속을 제어함으로써, 하위 비트 변환을 위한 단위 적분량에 대한 상위 비트 변환을 위한 단위 적분량의 비를 보정할 수 있다.

또한, 접속 캐패시터(127b)는 도 1b 및 도 5에 도시된 구성예들의 비교기(126)의 음의 입력 단자에 접속된다. 이 접속 캐패시터(127b)는 접속 캐패시터(127a)와 동등한 캐패시턴스 값을 가지며, 음의 입력 단자와 양의 입력 단자 사이의 대칭을 조정하도록 배치된다. 따라서, 대칭이 매우 필요하지 않으면, 접속 캐패시터(127b)는 생략될 수 있다.

본 실시예에서 계단식으로 변화하는 기준 신호를 예시적으로 설명하였지만, 기준 신호는 제1 실시예와 유사하게 기울기를 가지며 변화하는 것일 수 있다.

(제3 실시예)

도 7은 본 발명에 적용되는 전술한 실시예들 각각의 고체 촬상 장치를 사용하는 촬상 시스템(1000)의 구성을 도시하는 도면이다. 1001은 렌즈의 보호로서 사용된 배리어를 나타내고, 배리어는 또한 메인 스위치로서 기능하며, 1002는 고체 촬상 장치(1004)의 대상의 광학 화상을 제공하기 위한 광학계인 렌즈를 나타낸다. 렌즈(1002)를 통과하는 광량은 다이어프램(1003)에 의해 변화될 수 있다. 고체 촬상 장치(1004)(전술한 실시예들 각각에 설명된 고체 촬상 장치에 대응함)는 렌즈(1002)에 의해 형성된 광학 화상을 화상 데이터로 변환한다. 신호 처리 유닛(1007)은 고체 촬상 장치(1004)로부터 출력된 화상 데이터의 다양한 보정들 및 데이터의 압축을 수행한다. 타이밍 발생기(1008)는 다양한 타이밍 신호들을 신호 처리 유닛(1007)으로 출력한다. 또한, 회로들(1007, 1008) 각각은 고체 촬상 장치(1004)와 동일한 칩에 형성될 수 있다. 촬상 시스템(1000)은, 촬상 시스템(1000) 전체 및 다양한 동작들을 제어하기 위한 전체 제어 산술 연산 유닛(1009), 화상 데이터를 일시적으로 기억하기 위한 메모리 유닛(1010), 및 기록 매체의 기록 또는 판독을 수행하기 위해 기록 매체(1011)를 제어하는 인터페이스 유닛을 포함한다. 또한, 촬상 시스템(1000)은 반도체 메모리 등이 착탈가능한 화상 데이터의 기록 또는 판독을 수행하기 위한 기록 매체(1012), 및 외부 컴퓨터 등과 통신을 수행하기 위한 외부 인터페이스(I/F) 유닛(1013)을 포함한다.

다음으로, 도 7에 도시된 촬상 시스템(1000)의 동작을 설명한다. 배리어(1001)가 개방되면, 주전원이 턴 온된 다음, 전체 제어 산술 연산 유닛(1009) 등의 제어 시스템의 전원이 다음으로 턴 온된다. 또한, 고체 촬상 장치(1004) 등의 촬영 시스템 회로의 전원이 계속해서 턴 온된다.

다음으로, 노광량을 제어하는 동작이 수행된다. 전체 제어 산술 연산 유닛(1009)은 다이어프램(1003)을 개방하고, 이때의 고체 촬상 장치(1004)로부터 출력된 신호가 신호 처리 유닛(1007)에 입력된다. 신호 처리 유닛(1007)은 전체 제어 산술 연산 유닛(1009)이 신호에 기초하여 노광을 취득하기 위한 연산을 수행하게 한다. 대상의 밝기는 연산의 결과에 기초하여 결정되며, 전체 제어 연산 유닛(1009)은 다이어프램을 제어한다. 예를 들어, 전체 제어 산술 연산 유닛(1009)에 미리 기억된 데이터와 연산 결과의 비교에 의해 판정이 수행될 수 있다.

다음으로, 전체 제어 산술 연산 유닛(1009)은, 고체 촬상 장치(1004)로부터 출력된 신호에 기초하여 촬상 시스템(1000)으로부터 대상까지의 거리를 취득하는 연산을 수행하기 위해 고주파 성분들을 추출한다. 그 후에, 전체 제어 산술 연산 유닛(1009)은 렌즈(1002)를 구동하고, 렌즈(1002)가 그 상태에서 초점이 맞는지(in-focus)의 여부를 판정한다. 전체 제어 산술 연산 유닛(1009)이 렌즈(1002)의 초점이 맞지 않다고 판정하면, 전체 제어 산술 연산 유닛(1009)은 거리 측정을 수행하기 위해 렌즈(1002)를 다시 구동한다. 예를 들어, 전체 제어 산술 연산 유닛(1009)에 미리 기억된 데이터의 비교에 의해 판정이 수행될 수 있다.

다음으로, 초점이 맞다는 판정 후에 메인 노광이 개시된다. 노광이 종료되면, 고체 촬상 장치(1004)로부터 출력된 화상 신호는 신호 처리 유닛(1007)에 의해 처리된 다음, 전체 제어 산술 연산 유닛(1009)에 의해 메모리 유닛(1010)에 유지된다. 그 후에, 메모리 유닛(1010)에 유지된 데이터는 전체 제어 산술 연산 유닛(1009)의 제어에 의해 기록 매체(1011)를 제어하는 I/F 유닛을 통해 반도체 메모리 등의 착탈가능한 기록 매체(1012)에 기록된다. 또한, 데이터는 외부 I/F 유닛(1013)을 통해 컴퓨터 등에 직접 입력될 수 있다.

전술된 실시예들은 모두 실례의 것들이며, 실시예들의 구체적인 구성들은 본 발명의 사상 및 범주를 벗어나지 않고 변경될 수 있다.

(그외의 실시예들)

전술된 실시예들에 기술된 기준 신호 발생 회로(140)는 도 4에 도시된 구성을 갖는 것에 한정되는 것은 아니다. 회로는, 그것이 서로 상이한 방향들로 변화하는 신호 레벨들을 갖는 적어도 2개의 기준 신호들을 공급할 수 있는 한 임의로 구성될 수 있다. 즉, 3개 이상의 상이한 기준 신호들을 발생하는 회로가 채택될 수 있다.

또한, 이하의 경우가 고려된다. 즉, A/D 변환 회로의 해상도는 N비트이고, N비트 중 상위 m비트는 하나의 기준 신호에 기초하여 A/D 변환이 행해지며, N비트 중 하위 n비트는 다른 기준 신호에 기초하여 A/D 변환 동작이 행해진다. 여기에서, N=m+n이다. 이때, 단위 시간당, 즉, 상위 m비트의 A/D 변환을 위해 사용되는 기준 신호의 단계당 변화량에 대하여 하위 n비트의 A/D 변환을 위해 사용되는 기준 신호의 단위 시간당 기준 신호의 변화량은 1/2ⁿ이다.

또한, 전술된 실시예들에서 하나의 기준 신호 발생 회로가 통상적으로 모든 A/D 변환기들에 기준 신호를 공급하는 구성만이 기술되었지만, 예를 들어, 복수의 기준 신호 발생 회로가 제공될 수 있으며, 각각의 기준 신호 발생 회로들은 복수의 상이한 A/D 변환기에 기준 신호들을 공급할 수 있다. 구체적으로, 픽셀들의 홀수 컬럼들 및 짝수 컬럼들에 접속되는 상이한 기준 신호 발생 회로들을 제공하거나, 또는 픽셀 영역들의 좌측 및 우측에 접속되는 상이한 기준 신호 발생 회로들을 제공하는 것을 고려할 수 있다.

예시적인 실시예들을 참조하여 본 발명을 설명하였지만, 본 발명은 개시된 실시예들에 제한되는 것이 아님을 이해해야 한다. 이하의 청구범위의 범주는 모든 그러한 변경들 및 등가 구조물들 및 기능들을 포함하도록 최광의로 해석되어야 한다.

본 출원은 2008년 3월 27일에 출원된 일본 특허출원 제2008-084109호의 이익을 주장하며, 본 명세서에 그 전체가 참조로서 포함된다.

123: 수직 주사 회로
125: 적분기 회로
126: 비교기
132: 상위 비트용 카운터
133: 하위 비트용 카운터
138: 가산 유닛
161: 보정 회로

Claims

매트릭스로 배열된 복수의 픽셀을 포함하며 각각의 픽셀은 아날로그 신호를 출력하는 픽셀 영역;
상기 아날로그 신호를 디지털 신호로 A/D 변환하기 위해 상기 복수의 픽셀의 각각의 컬럼에 상응하여 각각 배열된 복수의 A/D 변환 회로를 포함하는 고체 촬상 장치이며,
신호 레벨이 상이한 전위 방향으로 변화하는 적어도 2개의 기준 신호들을 상기 복수의 A/D 변환 회로에 공통으로 공급하기 위한 기준 신호 발생 회로
를 포함하고,
상기 A/D 변환 회로는,
증폭기;
상기 아날로그 신호 및 상기 기준 신호 발생 회로로부터 공급되는 적어도 2개의 기준 신호들을 수신하는 하나의 단자, 및 상기 증폭기의 하나의 입력 단자에 접속된 다른 단자를 갖는 입력 캐패시터;
상기 증폭기의 출력 단자와 상기 하나의 입력 단자 사이에 접속된 피드백 캐패시터; 및
비교 레벨과 상기 증폭기의 출력 단자로부터의 출력을 비교하기 위한 비교기
를 포함하는 고체 촬상 장치.
제1항에 있어서,
상기 아날로그 신호 및 상기 적어도 2개의 기준 신호들은 상기 피드백 캐패시터의 캐패시턴스에 대한 상기 입력 캐패시터의 캐패시턴스의 비에 의해 결정된 이득으로 증폭되어 상기 증폭기로부터 출력되는 고체 촬상 장치.
제1항에 있어서,
상기 증폭기의 출력 단자에 접속된 하나의 단자, 및 상기 비교기의 하나의 입력 단자에 접속된 다른 단자를 갖는 접속 캐패시터를 더 포함하고,
상기 접속 캐패시터는 상기 증폭기의 오프셋 성분을 포함하는 신호를 유지하도록 구성되는 고체 촬상 장치.
제2항에 있어서,
상기 증폭기의 출력 단자에 접속된 하나의 단자, 및 상기 비교기의 하나의 입력 단자에 접속된 다른 단자를 갖는 접속 캐패시터를 더 포함하고,
상기 접속 캐패시터는 상기 증폭기의 오프셋 성분을 포함하는 신호를 유지하도록 구성되는 고체 촬상 장치.
제3항에 있어서,
상기 비교기는 비교 레벨을 공급하기 위해 캐패시터를 통해 전원에 접속된 다른 입력 단자를 갖는 고체 촬상 장치.
제4항에 있어서,
상기 비교기는 비교 레벨을 공급하기 위해 캐패시터를 통해 전원에 접속된 다른 입력 단자를 갖는 고체 촬상 장치.
제1항에 있어서,
상기 A/D 변환 회로는 N비트의 해상도를 가지며 N=m+n이고,
상기 아날로그 신호는, m비트의 상위 비트들이 상기 기준 신호 발생 회로로부터 공급된 2개의 기준 신호들 중 하나에 기초하여 변환되고, n비트의 하위 비트들이 상기 기준 신호 발생 회로로부터 공급된 2개의 기준 신호들 중 다른 하나에 기초하여 변환되도록 A/D 변환이 행해지는 고체 촬상 장치.
제7항에 있어서,
단위 시간당 하나의 기준 신호의 변화량에 대한 단위 시간당 다른 하나의 기준 신호의 변화량의 비는 1/2ⁿ인 고체 촬상 장치.
제1항에 있어서,
상기 기준 신호 발생 회로는 적어도 제1 캐패시터, 제2 캐패시터, 제3 캐패시터 및 연산 증폭기를 포함하고,
상기 제1 캐패시터의 하나의 단자와 상기 제2 캐패시터의 하나의 단자는 상기 연산 증폭기의 하나의 입력 단자에 접속되고,
상기 제3 캐패시터는 상기 연산 증폭기의 하나의 입력 단자와 상기 연산 증폭기의 출력 단자 사이에 접속되고,
상기 기준 신호 발생 회로는, 상기 제1 캐패시터의 캐패시턴스와 상기 제3 캐패시터의 캐패시턴스의 비에 기초하여 시간에 대하여 그 신호 레벨이 변하는 2개의 기준 신호들 중 하나를 생성하고, 상기 제2 캐패시터의 캐패시턴스와 상기 제3 캐패시터의 캐패시턴스의 비에 기초하여 시간에 대하여 그 신호 레벨이 변하는 2개의 기준 신호들 중 하나를 생성하도록 구성되고,
제1 캐패시터의 다른 단자와 제2 캐패시터의 다른 단자에 인가되는 전압은 동일한 고체 촬상 장치.
제9항에 있어서,
상기 제1 커패시터의 다른 단자와 상기 제2 커패시터의 다른 단자는 공통 전원에 접속되는 고체 촬상 장치.
제1항 내지 제10항 중 어느 한 항에 있어서,
기준 신호 발생 회로로부터 공급된 2개의 각각의 기준 신호들에 기초하여, 피드백 캐패시터에 유지된 전하의 단위 시간당 변화량을 측정하는 측정 회로; 및
상기 측정 회로에 의한 측정 결과에 기초하여, A/D 변환 회로로부터의 출력을 보정하기 위한 보정 유닛
을 더 포함하는 고체 촬상 장치.
제1항 내지 제10항 중 어느 한 항에 있어서,
기준 신호 발생 회로로부터 공급된 2개의 기준 신호들에 기초하여, 피드백 캐패시터에 유지된 전하의 단위 시간당 변화량을 측정하는 측정 회로; 및
상기 측정 회로에 의한 측정 결과에 기초하여, 기준 신호 발생 회로로부터의 출력을 보정하기 위한 보정 유닛
을 더 포함하는 고체 촬상 장치.
제11항에 있어서,
상기 측정 회로에 의한 측정 기간은 상기 A/D 변환 회로에 의한 변환 동작의 기간과 적어도 부분적으로 중첩되는 고체 촬상 장치.
제12항에 있어서,
상기 측정 회로에 의한 측정 기간은 상기 A/D 변환 회로에 의한 변환 동작의 기간과 적어도 부분적으로 중첩되는 고체 촬상 장치.
제1항 내지 제10항 중 어느 한 항에 따른 고체 촬상 장치;
픽셀 영역에 화상을 형성하기 위한 광학계; 및
상기 고체 촬상 장치로부터 출력된 신호를 처리하기 위한 신호 처리 유닛
을 포함하는 화상 시스템.
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