KR101131221B1 - Receiving system receving radio frequency signal to convert into baseband signal, digital down converter and method of digital down converting - Google Patents
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Abstract
본 발명은 무선 주파수(radio frequency) 신호를 수신하여 기저 대역 신호로 변환하는 수신 시스템에 관한 것이다. 본 발명의 수신 시스템은 수신된 무선 주파수 신호를 디지털화하는 아날로그-디지털 변환기, 그리고 디지털화된 신호를 기저 대역 신호로 변환하는 디지털 다운 컨버터로 구성된다. 디지털 다운 컨버터는 디지털화된 신호 및 디지털화된 신호의 반송파들 중 선택된 반송파 주파수에 대응하는 디지털 정현파를 곱하는 곱셈기, 곱셈기의 출력을 저역 통과 필터링하는 제 1 저역 통과 필터, 제 1 저역 통과 필터의 출력을 다운샘플링하는 제 1 데시메이터, 제 1 데시메이터의 출력을 저역 통과 필터링하는 제 2 저역 통과 필터, 그리고 제 2 저역 통과 필터의 출력을 다운샘플링하는 제 2 데시메이터로 구성된다.The present invention relates to a receiving system for receiving a radio frequency signal and converting it into a baseband signal. The receiving system of the present invention consists of an analog-to-digital converter for digitizing a received radio frequency signal, and a digital down converter for converting the digitized signal into a baseband signal. The digital down converter downgrades the output of the digitized signal and the carrier of the digitized signal to multiply the digital sine wave corresponding to the selected carrier frequency, the first low pass filter to low pass filter the output of the multiplier, and the first low pass filter. A first decimator to sample, a second low pass filter to low pass filter the output of the first decimator, and a second decimator to downsample the output of the second low pass filter.
Description
본 발명은 무선 주파수 신호를 수신하여 기저 대역 신호로 변환하는 수신 시스템, 디지털 다운 컨버터, 그리고 디지털 다운 컨버팅 방법에 관한 것이다.The present invention relates to a receiving system for receiving a radio frequency signal and converting it into a baseband signal, a digital down converter, and a digital down converting method.
본 발명은 방송통신위원회의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호 : 2008-S-005-02, 과제명 : HFC 망에서의 IP기반 초고속 멀티미디어 전송기술 개발].The present invention is derived from the research conducted as part of the IT growth engine technology development project of the Korea Communications Commission [Task Management Number: 2008-S-005-02, Title: Development of IP-based ultra-high speed multimedia transmission technology in HFC network ].
무선 주파수(RF, radio frequency) 신호는 약 3KHz 내지 300GHz 대역에 대응하는 주파수를 갖는 신호를 나타낸다. 무선 주파수 신호는 휴대전화망, 초고속 인터넷망, 디지털 케이블 방송망 등과 같은 통신 망에서 정보를 전달하기 위하여 사용된다.A radio frequency (RF) signal represents a signal having a frequency corresponding to about 3 KHz to 300 GHz band. Radio frequency signals are used to transmit information in communication networks such as cellular telephone networks, high-speed Internet networks, digital cable broadcasting networks, and the like.
무선 주파수 신호가 수신되면, 수신된 신호는 RF 튜너로 제공된다. RF 튜너에서, 수신된 신호는 기저 대역 신호로 변환된다. 이후에, 변환된 기저 대역 신호가 디지털화 및 복조된다. 그런데, 무선 주파수 수신 시스템에서, RF 튜너는 시스 템 복잡도를 상승시키는 주요 원인이다. 따라서, RF 튜너의 수를 감소시키는 방법, 그리고 감소된 수의 RF 튜너를 갖는 수신 시스템이 요구되고 있다.When a radio frequency signal is received, the received signal is provided to an RF tuner. In the RF tuner, the received signal is converted to a baseband signal. Thereafter, the converted baseband signal is digitized and demodulated. However, in a radio frequency reception system, the RF tuner is a major cause of increasing system complexity. Accordingly, there is a need for a method of reducing the number of RF tuners and a receiving system having a reduced number of RF tuners.
본 발명의 목적은, 감소된 복잡도를 갖는 무선 주파수 신호의 수신 시스템, 디지털 다운 컨버터, 그리고 디지털 다운 컨버팅 방법을 제공하는 데에 있다.It is an object of the present invention to provide a radio frequency signal receiving system, a digital down converter, and a digital down converting method having a reduced complexity.
무선 주파수(radio frequency) 신호를 수신하여 기저 대역 신호로 변환하는 본 발명의 실시 예에 따른 수신 시스템은, 상기 수신된 무선 주파수 신호를 디지털화하는 아날로그-디지털 변환기; 그리고 상기 디지털화된 신호를 기저 대역 신호로 변환하는 디지털 다운 컨버터를 포함하고, 상기 디지털 다운 컨버터는 상기 디지털화된 신호 및 상기 디지털화된 신호의 반송파들 중 선택된 반송파 주파수에 대응하는 디지털 정현파를 곱하는 곱셈기; 상기 곱셈기의 출력을 저역 통과 필터링하는 제 1 저역 통과 필터; 상기 제 1 저역 통과 필터의 출력을 다운샘플링하는 제 1 데시메이터; 상기 제 1 데시메이터의 출력을 저역 통과 필터링하는 제 2 저역 통과 필터; 그리고 상기 제 2 저역 통과 필터의 출력을 다운샘플링하는 제 2 데시메이터를 포함한다.
실시 예로서, 상기 제 1 데시메이터의 제 1 데시메이션율 및 상기 제 2 데시메이터의 제 2 데시메이션율의 곱은 상기 디지털 다운 컨버터의 다운 컨버팅율에 대응한다.
실시 예로서, 상기 제 1 데시메이터는 복수의 데시메이션율들을 제공하도록 구성되고, 수신 신호의 대역폭에 따라 상기 복수의 데시메이션율들 중 하나가 활성화된다.
실시 예로서, 상기 제 1 저역 통과 필터는 상기 제 1 데시메이터의 복수의 데시메이션율들에 각각 대응하는 복수의 통과 대역들을 제공하도록 구성되고, 상기 수신 신호의 대역폭에 따라 상기 복수의 통과 대역들 중 하나가 선택된다.
본 발명의 다른 실시 예에 따른 디지털 다운 컨버터는 입력 신호를 제 1 통과 대역으로 저역 필터링하고 그리고 저역 필터링의 결과를 제 1 비율로 데시메이션하도록 구성되는 제 1 저역 필터 및 데시메이터; 그리고 상기 제 1 저역 필터 및 데시메이터의 출력을 제 2 통과 대역으로 저역 필터링하고 그리고 제 2 비율로 데시메이션하도록 구성되는 제 2 저역 필터 및 데시메이터를 포함하고, 상기 제 1 비율 및 상기 제 2 비율의 곱을 목표 다운 컨버팅 비율로 제공한다.
실시 예로서, 제 1 저역 필터 및 데시메이터는 상기 입력 신호의 대역폭에 따라 상기 제 1 통과 대역 및 상기 제 1 비율을 가변하도록 구성된다.
실시 예로서, 상기 제 2 저역 필터 및 데시메이터는 체인 구조로 연결된 적어도 두 개의 저역 필터 및 데시메이터들을 포함한다.
실시 예로서, 상기 제 1 통과 대역은 상기 제 1 비율에 따른 데시메이션 시에 엘리어싱(alising)이 발생되는 것을 방지하도록 설정되고, 그리고 상기 제 2 통과 대역은 상기 제 2 비율에 따른 데시메이tus시에 엘리어싱(alising)이 발생되는 것을 방지하도록 설정된다.
본 발명의 실시 예에 따른 디지털 다운 컨버팅 방법은 목표 신호를 수신하는 단계; 그리고 상기 수신된 목표 신호를 저역 통과 필터링하고 그리고 데시메이션하는 동작을 적어도 두 번 수행하는 단계를 포함하고, 상기 적어도 두 번 수행되는 데시메이션들의 데시메이션 비율들의 곱은 상기 디지털 다운 컨버팅의 목표 비율에 대응하고, 상기 적어도 두 번 수행되는 저역 통과 필터링들의 통과 대역들은 상기 적어도 두 번 수행되는 데시메이션들 동안 엘리어싱(alising)의 발생을 방지하도록 설정된다.
실시 예로서, 상기 목표 신호를 수신한 후에, 상기 목표 신호의 대역폭에 따라 상기 적어도 두 번 수행되는 데시메이션들의 데시메이션 비율들 및 상기 적어도 두 번 수행되는 저역 통과 필터링들의 통과 대역들을 각각 선택하는 단계를 더 포함한다.A reception system according to an embodiment of the present invention for receiving a radio frequency signal and converting the signal into a baseband signal comprises: an analog-digital converter for digitizing the received radio frequency signal; And a digital down converter for converting the digitized signal into a baseband signal, the digital down converter comprising: a multiplier for multiplying a digital sine wave corresponding to a selected carrier frequency of the digitized signal and carriers of the digitized signal; A first low pass filter for low pass filtering the output of the multiplier; A first decimator for downsampling the output of the first low pass filter; A second low pass filter for low pass filtering the output of the first decimator; And a second decimator for downsampling the output of the second low pass filter.
In an embodiment, the product of the first decimation rate of the first decimator and the second decimation rate of the second decimator corresponds to the down converting rate of the digital down converter.
In an embodiment, the first decimator is configured to provide a plurality of decimation rates, and one of the plurality of decimation rates is activated according to the bandwidth of the received signal.
In example embodiments, the first low pass filter is configured to provide a plurality of pass bands corresponding to a plurality of decimation rates of the first decimator, respectively, and the plurality of pass bands according to a bandwidth of the received signal. One of them is selected.
According to another embodiment of the present invention, a digital down converter includes: a first low pass filter and a decimator configured to low pass filter an input signal to a first pass band and to decimate a result of the low pass filtering at a first ratio; And a second low pass filter and a decimator configured to low pass filter the outputs of the first low pass filter and the decimator to a second pass band and to decimate at a second rate, wherein the first rate and the second rate Gives the product of as the target down-converting ratio.
In an embodiment, the first low pass filter and the decimator are configured to vary the first pass band and the first ratio according to the bandwidth of the input signal.
In an embodiment, the second low pass filter and the decimator may include at least two low pass filters and decimators connected in a chain structure.
In an embodiment, the first passband is set to prevent aliasing from occurring during decimation according to the first ratio, and the second passband is decimated according to the second ratio. It is set to prevent the occurrence of aliasing at the time.
Digital down converting method according to an embodiment of the present invention comprises the steps of receiving a target signal; And performing at least two times the low pass filtering and decimating the received target signal, wherein the product of the decimation ratios of the decimations performed at least twice corresponds to a target ratio of the digital down converting. And the pass bands of the low pass filterings performed at least twice are set to prevent the occurrence of aliasing during the decimations performed at least twice.
In exemplary embodiments, after receiving the target signal, selecting the decimation ratios of the at least two decimations performed and the passbands of the at least two low pass filterings respectively according to the bandwidth of the target signal. It further includes.
본 발명에 의하면, 무선 주파수 신호가 디지털화된 후에 기저 대역 신호로 변환된다. 따라서, RF 튜너에 의한 복잡도가 감소된 수신 시스템, 디지털 다운 컨버터, 그리고 디지털 다운 컨버팅 방법이 제공된다.According to the present invention, the radio frequency signal is converted into a baseband signal after being digitized. Thus, there is provided a receiving system, a digital down converter, and a digital down converting method with reduced complexity by an RF tuner.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명 의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. . Identical components will be referred to using the same reference numerals. Similar components will be referred to using similar reference numerals.
도 1은 본 발명의 실시 예에 따른 케이블 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 케이블 시스템(10)은 케이블 망(100), 제 1 내지 제 3 수상기들(200a~200c), 그리고 방송부(300)를 포함한다.1 is a block diagram showing a
케이블 망(100)은 케이블에 기반하여 형성되는 망이다. 케이블 망(100)은 케이블 망(100)에 연결되는 구성 요소들 사이에 채널을 제공한다.The
제 1 내지 제 3 수상기들(200a~200c)은 케이블 망(100)에 각각 연결된다. 제 1 내지 제 3 수상기들(200a~200c)은 케이블 망(100)을 통해 방송되는 콘텐츠를 수신하고, 수신된 방송 콘텐츠를 출력하도록 구성된다.The first to
방송부(300)는 케이블 망(100)에 연결된다. 방송부(300)는 방송 콘텐츠를 케이블 망(100)을 통해 방송한다. 방송되는 콘텐츠는 제 1 내지 제 3 수상기들(200a~200c)에 전달된다.The
예시적으로, 방송부(300) 및 제 1 내지 제 3 수상기들(200a~200c)은 양방향 통신을 수행할 것이다. 예를 들면, 방송부(300)로부터 제 1 내지 제 3 수상기들(200a~200c)로 전달되는 신호는 하향 링크 신호일 것이다. 예를 들면, 하향 링크 신호는 방송 신호를 포함할 것이다. 예를 들면, 제 1 내지 제 3 수상기들(200a~200c)로부터 방송부(300)로 전달되는 신호는 상향 링크 신호일 것이 다. 예를 들면, 상향 링크 신호는 채널 가입 신호 및 채널 선택 신호 등을 포함할 것이다.For example, the
도 2는 도 1의 케이블 망(100)에 의해 제공되는 채널의 주파수 특성을 보여주는 다이어그램이다. 도 2에서, 가로 축은 주파수를 나타내며, 단위는 MHz 이다. 세로 축은 신호의 크기를 나타낸다.2 is a diagram showing the frequency characteristics of the channel provided by the
도 2를 참조하면, 케이블 망(100)에 의해 제공되는 채널의 총 대역폭은 5MHz 내지 65MHz에 대응하는 것으로 도시되어 있다. 케이블 망(100)에 의해 제공되는 채널의 총 대역폭은 케이블 망(100)의 특성, 데이터 전송 규약 등에 따라 변화될 수 있으며, 구체적인 수치로 한정되지 않는다.2, the total bandwidth of the channel provided by the
케이블 망(100)은 총 대역폭 내에서 복수의 채널들을 제공할 것이다. 예시적으로, 총 대역폭 내에 제 1 내지 제 4 채널들(CH1~CH4)이 도시되어 있다. 그러나, 케이블 망(100)은 제 1 내지 제 4 채널들(CH1~CH4)을 제공하는 것으로 한정되지 않는다.The
도 2에서, 제 1 내지 제 4 채널들(CH1~CH4)의 대역폭은 동일한 것으로 도시되어 있다. 그러나, 케이블 망(100)은 상이한 대역폭들을 갖는 채널들을 제공할 수 있다. 예를 들면, 케이블 망(100)에 의해 제공되는 채널의 대역폭은 5.12MHz, 2.56MHz, 1.28MHz, 0.64MHz, 0.32MHz, 그리고 0.16MHz 중 하나일 수 있다. 예시적으로, 상술된 대역폭들 각각은 채널의 심볼률을 나타낼 것이다.In FIG. 2, the bandwidths of the first to fourth channels CH1 to CH4 are shown to be the same. However, the
예시적으로, 채널의 대역폭은 심볼률 및 roll-off 팩터(factor)의 합일 수 있다. 예를 들면, roll-off 팩터는 채널간 간섭을 방지하기 위한 보호 대역으로 동 작할 것이다. 예를 들면, roll-off 팩터는 심볼률에 대한 비율로 정의될 것이다. 예시적으로, roll-off 팩터가 0.25인 경우, 채널의 대역폭은 6.4MHz, 3.2MHz, 1.6MHz, 0.8MHz, 0.4MHz, 그리고 0.2MHz 중 하나일 수 있다. 이하에서, 채널의 대역폭은 심볼률 또는 roll-off 팩터가 고려된 대역폭 중 하나를 나타낼 것이다.In exemplary embodiments, the bandwidth of the channel may be a sum of a symbol rate and a roll-off factor. For example, the roll-off factor will act as a guard band to prevent interchannel interference. For example, the roll-off factor may be defined as the ratio of symbol rate. For example, when the roll-off factor is 0.25, the bandwidth of the channel may be one of 6.4 MHz, 3.2 MHz, 1.6 MHz, 0.8 MHz, 0.4 MHz, and 0.2 MHz. In the following, the bandwidth of the channel will represent either the symbol rate or the bandwidth considering the roll-off factor.
도 3은 도 1의 케이블 시스템(10)에서 사용되는 수신 시스템(400)을 보여주는 블록도이다. 예를 들면, 수신 시스템(400)은 방송부(300)의 수신 시스템일 수 있으며, 또는 제 1 내지 제 3 수상기들(200a~200c) 각각의 수신 시스템일 수 있다. 간결한 설명을 위하여, 도 3의 수신 시스템(400)은 상향 신호의 수신 시스템인 것으로 가정한다. 즉, 수신 시스템(400)은 방송부(300)의 수신 시스템인 것으로 가정한다.3 is a block diagram illustrating a
도 3을 참조하면, 수신 시스템(400)은 증폭기(410), AD(Analog to Digital) 변환기(420), 제 1 내지 제 m 디지털 다운컨버터들(500_1~500_m), 제 1 내지 제 m 매치필터들(430_1~430_m), 제 1 내지 제 m 동조 및 복조기들(440_1~440_m), 그리고 제 1 내지 제 m 채널 디코더들(450_1~450_m)을 포함한다.Referring to FIG. 3, the
증폭기(410)는 케이블 망(100)으로부터 무선 주파수(RF) 신호를 수신한다. 증폭기(410)는 수신된 무선 주파수(RF) 신호를 증폭한다. 증폭된 무선 주파수(RF) 신호는 AD 변환기(420)로 전달된다.The
AD 변환기(420)는 증폭기(410)로부터 수신되는 무선 주파수(RF) 신호를 디지털화한다. 예를 들면, AD 변환기(420)는 미리 설정된 샘플링 비율(sampling rate)에 기반하여, 수신되는 무선 주파수(RF) 신호를 샘플링한다. AD 변환기(420)의 출 력 신호를 샘플 신호(s[n])라 부르기로 한다. 예시적으로, AD 변환기(420)는 양자화(quantization)를 추가적으로 수행할 수 있다. 이때, 샘플 신호(s[n])는 무선 주파수(RF) 신호가 샘플링 및 양자화 된 신호일 것이다.
도 2에서, 케이블 망(100)에 의해 지원되는 총 대역폭은 5MHz 내지 65MHz 에 대응하는 것으로 가정하였다. AD 변환기(420)의 샘플링 비율(Fs)이 130MHz 이상이면, 엘리어싱(aliasing)이 방지될 것이다. 예시적으로, AD 변환기의 샘플링 비율(Fs)은 163.84MHz인 것으로 가정한다.In FIG. 2, it is assumed that the total bandwidth supported by the
제 1 내지 제 m 디지털 다운컨버터들(500_1~500_m)은 AD 변환기(420)의 출력(s[n])을 수신한다. 예시적으로, 제 1 내지 제 m 디지털 다운컨버터들(500_1~500_m)은 케이블 망(100)에 의해 지원되는 채널들에 각각 대응할 것이다. 예를 들면, 케이블 망(100)에서 제 1 내지 제 4 채널들(CH1~CH4)이 제공될 때, 제 1 내지 제 4 디지털 다운컨버터들(500_1~500_4)이 수신 시스템(400)에 제공될 것이다.The first to m th digital down converters 500_1 to 500_m receive the output s [n] of the
예시적으로, 제 1 디지털 다운컨버터(500_1)는, 수신되는 샘플 신호(s[n])의 제 1 채널(CH1)에 대응하는 신호 성분을 포함하는 신호를 추출한다. 예시적으로, 제 1 디지털 다운컨버터(500_1)는 제 1 채널(CH1)에 대응하는 신호 성분을 포함하는 신호를 기저 대역 신호로서 추출한다. 예시적으로, 제 1 디지털 다운컨버터(500_1)는 샘플 신호(s[n])를 다운샘플링하여 정보량을 감소시키는 동작을 추가적으로 수행할 것이다. 즉, 제 1 디지털 다운 컨버터(500_1)는 제 1 채널(CH1)에 대응하며, 샘플 신호(s[n]) 보다 감소된 정보량을 갖는 기저 대역 신 호를 출력할 것이다. 예시적으로, 제 1 디지털 다운컨버터(500_1)의 출력 신호는 제 1 채널(CH1) 성분 이외의 인접 채널 성분을 포함할 수 있다.In exemplary embodiments, the first digital down converter 500_1 extracts a signal including a signal component corresponding to the first channel CH1 of the received sample signal s [n]. In exemplary embodiments, the first digital down converter 500_1 extracts a signal including a signal component corresponding to the first channel CH1 as a baseband signal. In exemplary embodiments, the first digital down converter 500_1 may further perform an operation of downsampling the sample signal s [n] to reduce the amount of information. That is, the first digital down converter 500_1 corresponds to the first channel CH1 and outputs a baseband signal having a reduced amount of information than the sample signal s [n]. For example, the output signal of the first digital down converter 500_1 may include adjacent channel components other than the first channel CH1 component.
마찬가지로, 제 i 디지털 다운컨버터(500_i)는, 제 i 채널(CHi)에 대응하며, 샘플 신호(s[n]) 보다 감소된 정보량을 갖는 기저 대역 신호를 출력할 것이다. 예시적으로, 제 i 디지털 다운컨버터(500_i)의 출력 신호는 제 i 채널(CHi) 성분 이외의 인접 채널 성분을 포함할 수 있다.Similarly, the i-th digital down converter 500_i may output a baseband signal corresponding to the i-th channel CHi and having a reduced amount of information than the sample signal s [n]. In exemplary embodiments, the output signal of the i-th digital down converter 500_i may include adjacent channel components other than the i-th channel CHi component.
제 1 내지 제 m 매치 필터들(430_1~430_m)은 제 1 내지 제 m 디지털 다운컨버터들(500_1~500_m)의 출력들을 각각 수신한다. 제 1 내지 제 m 매치 필터들(430_1~430_m) 각각은 대응하는 채널에 매칭되지 않는 채널 성분들을 수신 신호로부터 필터링할 것이다. 예를 들면, 제 i 매치 필터(430_i)는 수신 신호로부터 제 i 채널(CHi) 이외의 채널 성분들을 제거할 것이다. 또한, 제 1 내지 제 m 매치 필터들(430_1~430_m) 각각은 수신되는 신호의 잡음을 억제하여 출력할 것이다. 예를 들면, 제 1 내지 제 m 매치 필터들(430_1~430_m)은 SRRC (square root raised cosine) 필터들일 것이다.The first to m th match filters 430_1 to 430_m respectively receive outputs of the first to m th digital downconverters 500_1 to 500_m. Each of the first to m th match filters 430_1 to 430_m may filter channel components that do not match the corresponding channel from the received signal. For example, the i th match filter 430_i may remove channel components other than the i th channel CHi from the received signal. In addition, each of the first to m th match filters 430_1 to 430_m may suppress and output noise of a received signal. For example, the first to m th match filters 430_1 to 430_m may be square root raised cosine (SRRC) filters.
제 1 내지 제 m 동기 및 복조기들(440_1~440_m)은 제 1 내지 제 m 매치 필터들(430_1~430_m)의 출력들을 각각 수신한다. 제 1 내지 제 m 동기 및 복조기들(440_1~440_m) 각각은 수신되는 신호의 동기(synchronization) 및 복조(demodulation)를 수행한다.The first to m th sync and demodulators 440_1 to 440_m respectively receive outputs of the first to m th match filters 430_1 to 430_m. Each of the first to m th synchronization and demodulators 440_1 to 440_m performs synchronization and demodulation of the received signal.
제 1 내지 제 m 채널 디코더들(450_1~450_m)은 제 1 내지 제 m 동기 및 복조기들(440_1~440_m)의 출력들을 각각 수신한다. 제 1 내지 제 m 채널 디코더들(450_1~450_m) 각각은 수신되는 신호를 채널 디코딩할 것이다.The first to m th channel decoders 450_1 to 450_m respectively receive outputs of the first to m th synchronization and demodulators 440_1 to 440_m. Each of the first to m th channel decoders 450_1 to 450_m may channel decode the received signal.
상술한 바와 같이, 케이블 망(100)으로부터 수신되는 무선 주파수(RF) 신호는 디지털화되고, 제 1 내지 제 m 디지털 다운컨버터들(500_1~500_m)에 의해 기저 대역 신호로 변환된다. 수신 시스템(400)에서 RF 튜너가 요구되지 않으므로, 수신 시스템(400)의 시스템 복잡도가 감소된다.As described above, the radio frequency (RF) signal received from the
예시적으로, 증폭기(410), AD 변환기(420), 제 1 내지 제 m 매치 필터들(430_1~430_m), 제 1 내지 제 m 동기 및 복조기들(440_1~440_m), 그리고 제 1 내지 제 m 채널 디코더들(450_1~450_m)은 이 분야에 통상적인 기술을 가진 자들에게 알려진 구성 요소들일 것이다.For example, the
도 4는 도 3의 제 1 내지 제 m 디지털 다운컨버터들(500_1~500_m) 중 하나를 보여주는 블록도이다. 도 4를 참조하면, 디지털 다운컨버터(500_k)는 수치 제어 발진기(510, NCO, Numerically Controlled Oscillator), 위상 변환기(520), 제 1 및 제 2 곱셈기들(530, 540), 제 1 및 제 2 스위치들(550, 560), 직교 위상 신호처리기(570), 그리고 동위상 신호처리기(580)를 포함한다.FIG. 4 is a block diagram illustrating one of the first to m th digital down converters 500_1 to 500_m of FIG. 3. Referring to FIG. 4, the digital down converter 500_k includes a numerically controlled oscillator 510 (NCO, Numerically Controlled Oscillator), a
예시적으로, 디지털 다운컨버터(500_k)는 제 4 채널(CH4)에 대응하는 것으로 가정한다. 제 4 채널(CH4)의 반송파 주파수는 40.96MHz인 것으로 가정한다. 그러나, 디지털 다운컨버터(500_k)에 대응하는 채널 및 반송파 주파수는 한정되지 않는다.For example, it is assumed that the digital down converter 500_k corresponds to the fourth channel CH4. It is assumed that the carrier frequency of the fourth channel CH4 is 40.96 MHz. However, the channel and carrier frequency corresponding to the digital down converter 500_k are not limited.
수치 제어 발진기(510)는 미리 설정된 주파수를 갖는 정현파(예를 들면, 디지털 정현파)를 생성하도록 구성된다. 예를 들면, 수치 제어 발진기(510)는 수신되 는 샘플 신호(s[n])의 반송파(carrier wave)의 주파수에 대응하는 정현파(예를 들면, 디지털 정현파)를 생성할 것이다. 예시적으로, 제 4 채널(CH4)의 반송파 주파수가 40.96MHz이므로, 수치 제어 발진기(510)는 40.96MHz의 주파수를 갖는 정현파(예를 들면, 디지털 정현파)를 생성할 것이다. 생성된 정현파(예를 들면, 디지털 정현파)는 제 2 곱셈기(540) 및 위상 변환기(520)에 전달된다.The numerically controlled
위상 변환기(520)는 수치 제어 발진기(510)로부터 정현파(예를 들면, 디지털 정현파)를 수신한다. 위상 변환기(520)는 수신된 정현파(예를 들면, 디지털 정현파)의 위상을 변환한다. 예를 들면, 위상 변환기(520)는 수신된 정현파(예를 들면, 디지털 정현파)의 위상을 90도 변환한다. 예를 들면, 위상 변환기(520)는 수신된 정현파(예를 들면, 디지털 정현파)의 위상을 90도 지연한다. 위상 변환된 정현파(예를 들면, 디지털 정현파)는 제 1 곱셈기(530)로 전달된다.
제 1 곱셈기(530)는 샘플 신호(s[n]) 및 위상 변환된 정현파(예를 들면, 디지털 정현파)를 곱한다. 제 2 곱셈기(540)는 샘플 신호(s[n]) 및 정현파(예를 들면, 디지털 정현파)를 곱한다. 즉, 제 1 곱셈기(530)는 샘플 신호(s[n])의 제 4 채널(CH4) 성분이 기저 대역에 대응하도록 샘플 신호(s[n])를 변환하며, 변환된 신호의 직교 위상(quadrature phase) 성분을 출력한다. 제 1 곱셈기(530)의 출력은 직교 위상 천이 신호(Q1[n])라 부르기로 한다.The
제 2 곱셈기(540)는 샘플 신호(s[n])의 제 4 채널(CH4) 성분이 기저 대역에 대응하도록 샘플 신호(s[n])를 변환하며, 변환된 신호의 동위상(in-phase) 성분을 출력한다. 제 2 곱셈기(540)의 출력은 동위상 천이 신호(I1[n])라 부르기로 한다. 직교 위상 천이 신호(Q1[n]) 및 동위상 천이 신호(I1[n])는 각각 제 1 및 제 2 스위치들(550, 560)로 전달된다.The
제 1 및 제 2 스위치들(550, 560) 각각은 제 4 채널(CH4)의 대역폭(bandwidth)에 따라 신호 전달 경로를 스위칭한다. 제 1 및 제 2 스위치들(550, 560)의 스위칭 동작은 직교 위상 신호처리기(570) 및 동위상 신호처리기(580)를 참조하여 더 상세하게 설명된다.Each of the first and
직교 위상 신호처리기(570)는 제 1 스위치(550)를 통해 직교 위상 천이 신호(Q1[n])를 수신한다. 직교 위상 신호처리기(570)는 제 1 내지 제 3 저역 통과 필터들(571~573), 그리고 제 1 내지 제 3 데시메이터들(574~576)을 포함한다.The quadrature
제 1 저역 통과 필터(571)는 Fs/8에 대응하는 통과 대역을 가지며, 제 1 데시메이터(574)는 1/8 다운샘플링을 수행한다. 제 2 저역 통과 필터(572)는 Fs/16에 대응하는 통과 대역을 가지며, 제 2 데시메이터(575)는 1/16 다운샘플링을 수행한다. 제 3 저역 통과 필터(573)는 Fs/32에 대응하는 통과 대역을 가지며, 제 3 데시메이터(576)는 1/32 다운샘플링을 수행한다.The first
직교 위상 신호처리기(570)는 수신되는 신호(Q1[n])로부터 불필요한 정보들을 제거한다. 예를 들면, 직교 위상 신호처리기(570)는 다운샘플링을 수행한다.The quadrature
제 4 채널(CH4)의 대역폭은 5.12MHz, 2.56MHz, 1.28MHz, 0.64MHz, 0.32MHz, 그리고 0.16MHz 중 하나일 수 있다. 그런데, 직교 위상 천이 신호(Q1[n])의 샘플링 비율(Fs)은 163.84MHz로 설정되어 있다. 제 4 채널(CH4)의 대역폭과 비교할 때, 샘플링 비율(Fs)이 매우 높다.The bandwidth of the fourth channel CH4 may be one of 5.12 MHz, 2.56 MHz, 1.28 MHz, 0.64 MHz, 0.32 MHz, and 0.16 MHz. By the way, the sampling rate Fs of the quadrature phase shift signal Q1 [n] is set to 163.84 MHz. Compared with the bandwidth of the fourth channel CH4, the sampling rate Fs is very high.
제 4 채널(CH4)의 대역폭에 따라 적절한 샘플링 비율(Fs)을 조절함으로써, 제 4 채널(CH4) 정보를 유지하면서 샘플링 비율(Fs)을 감소시키는 것이 가능하다. 샘플링 비율(Fs)이 감소되면, 디지털 신호 처리 회로의 데이터 연산량이 감소될 수 있다. 즉, 제 4 채널(CH4) 정보를 유지하면서, 데이터 연산량이 감소될 수 있다.By adjusting the appropriate sampling rate Fs according to the bandwidth of the fourth channel CH4, it is possible to reduce the sampling rate Fs while maintaining the fourth channel CH4 information. When the sampling rate Fs is reduced, the amount of data computation of the digital signal processing circuit can be reduced. That is, while maintaining the fourth channel CH4 information, the amount of data computation can be reduced.
예시적으로, 제 4 채널(CH4)에서, 심볼 당 4 샘플로 샘플링 비율(Fs)이 조절되는 것으로 가정한다. 그러나, 샘플링 비율(Fs)은 심볼 당 4 샘플로 조절되는 것으로 한정되지 않는다.For example, it is assumed that in the fourth channel CH4, the sampling rate Fs is adjusted to 4 samples per symbol. However, the sampling rate Fs is not limited to being adjusted to 4 samples per symbol.
제 4 채널(CH4)의 대역폭이 5.12MHz일 때 샘플링 비율(Fs)이 심볼 당 4 샘플로 조절되면, 조절된 샘플링 비율(Fs')은 5.12 * 4 MHz, 즉 20.48MHz에 대응한다. 즉, 샘플링 비율(Fs)이 163.84MHz 로부터 1/8인 20.48MHz로 조절된다. 이때, 원 신호(예를 들면, 직교 위상 천이 신호(Q1[n]))의 주파수 성분들 중 20.48MHz 보다 높은 성분들로 인해 엘리어싱(alising)이 발생될 수 있다. 따라서, 다운샘플링이 수행되기 전에, 20.48MHz과 같거나 그보다 낮은 통과 대역을 갖는 저역 통과 필터링이 수행된다.If the sampling rate Fs is adjusted to 4 samples per symbol when the bandwidth of the fourth channel CH4 is 5.12 MHz, the adjusted sampling rate Fs' corresponds to 5.12 * 4 MHz, i.e. 20.48 MHz. That is, the sampling rate Fs is adjusted from 163.84 MHz to 20.48 MHz, which is 1/8. In this case, aliasing may occur due to components higher than 20.48 MHz among frequency components of the original signal (for example, the quadrature phase shift signal Q1 [n]). Thus, before downsampling is performed, low pass filtering with a pass band equal to or lower than 20.48 MHz is performed.
제 4 채널(CH4)의 대역폭이 5.12MHz에 대응할 때, 제 1 스위치(550)는 제 1 저역 통과 필터(571)를 선택한다. 제 1 저역 통과 필터(571)는 Fs/8, 즉 20.48MHz 의 통과 대역을 갖는 저역 통과 필터링을 수행한다. 제 1 저역 통과 필터(571)의 출력(Q2[n])는 제 1 데시메이터(574)로 전달된다. 제 1 데시메이터(574)는 수신되는 신호를 1/8 다운샘플링한다. 즉, 제 1 데시메이터(574)는 심볼 당 4 샘플에 대응하는 20.48MHz의 샘플링 비율을 갖는 신호(Q5[n])를 출력한다.When the bandwidth of the fourth channel CH4 corresponds to 5.12 MHz, the
제 1 데시메이터(564)의 출력 신호(Q5[n])의 대역폭은 20.48MHz 이다. 제 4 채널(CH4)의 대역폭은 5.12MHz 이다. 따라서, 출력 신호(Q5[n])는 제 4 채널(CH4)의 성분 및 인접한 다른 채널의 성분을 포함할 수 있다. 출력 신호(Q5[n])는 매치 필터(430_k)로 전달된다. 인접한 다른 채널의 성분은 매치 필터(430_k)에 의해 제거될 것이다.The bandwidth of the output signal Q5 [n] of the first decimator 564 is 20.48 MHz. The bandwidth of the fourth channel CH4 is 5.12 MHz. Therefore, the output signal Q5 [n] may include a component of the fourth channel CH4 and a component of another adjacent channel. The output signal Q5 [n] is passed to the match filter 430_k. Components of other adjacent channels will be removed by match filter 430_k.
제 4 채널(CH4)의 대역폭이 2.56MHz에 대응할 때, 제 1 스위치(550)는 제 2 저역 통과 필터(572)를 선택한다. 제 2 저역 통과 필터(572)는 Fs/16, 즉 10.24MHz의 통과 대역을 갖는 저역 통과 필터링을 수행한다. 제 2 저역 통과 필터(572)의 출력(Q3[n])는 제 2 데시메이터(575)로 전달된다. 제 2 데시메이터(575)는 수신되는 신호를 1/16 다운샘플링한다. 즉, 제 2 데시메이터(575)는 심볼 당 4 샘플에 대응하는 10.24MHz의 샘플링 비율을 갖는 신호(Q6[n])를 출력한다.When the bandwidth of the fourth channel CH4 corresponds to 2.56 MHz, the
제 2 데시메이터(565)의 출력 신호(Q6[n])의 대역폭은 10.24MHz 이다. 제 4 채널(CH4)의 대역폭은 2.56MHz 이다. 따라서, 출력 신호(Q6[n])는 제 4 채널(CH4)의 성분 및 인접한 다른 채널의 성분을 포함할 수 있다. 출력 신호(Q6[n])는 매치 필터(430_k)로 전달된다. 인접한 다른 채널의 성분은 매치 필터(430_k)에 의해 제거될 것이다.The bandwidth of the output signal Q6 [n] of the second decimator 565 is 10.24 MHz. The bandwidth of the fourth channel CH4 is 2.56 MHz. Accordingly, the output signal Q6 [n] may include a component of the fourth channel CH4 and a component of another adjacent channel. The output signal Q6 [n] is passed to the match filter 430_k. Components of other adjacent channels will be removed by match filter 430_k.
제 4 채널(CH4)의 대역폭이 1.28MHz에 대응할 때, 제 1 스위치(550)는 제 3 저역 통과 필터(573)를 선택한다. 제 3 저역 통과 필터(573)는 Fs/32, 즉 5.12MHz의 통과 대역을 갖는 저역 통과 필터링을 수행한다. 제 3 저역 통과 필터(573)의 출력(Q4[n])는 제 3 데시메이터(576)로 전달된다. 제 3 데시메이터(576)는 수신되 는 신호를 1/32 다운샘플링한다. 즉, 제 3 데시메이터(576)는 심볼 당 4 샘플에 대응하는 5.12MHz의 샘플링 비율을 갖는 신호(Q7[n])를 출력한다.When the bandwidth of the fourth channel CH4 corresponds to 1.28 MHz, the
제 3 데시메이터(576)의 출력 신호(Q7[n])의 대역폭은 5.12MHz 이다. 제 4 채널(CH4)의 대역폭은 1.28MHz 이다. 따라서, 출력 신호(Q7[n])는 제 4 채널(CH4)의 성분 및 인접한 다른 채널의 성분을 포함할 수 있다. 출력 신호(Q7[n])는 매치 필터(430_k)로 전달된다. 인접한 다른 채널의 성분은 매치 필터(430_k)에 의해 제거될 것이다.The bandwidth of the output signal Q7 [n] of the
예시적으로, 직교 위상 신호처리기(570)의 출력들(Q5[n], Q6[n], Q7[n])은 스위치 회로(미도시)에 전달될 것이다. 스위치 회로는 제 1 스위치(500)에 의해 선택된 신호 경로와 동일한 신호 경로를 선택하도록 구성될 것이다. 그리고, 선택된 신호 경로로부터의 출력이 매치 필터(430_k)로 전달될 것이다.In exemplary embodiments, the outputs Q5 [n], Q6 [n], and Q7 [n] of the
동위상 신호처리기(580)는 동위상 천이 신호(I1[n])를 입력받는 것을 제외하면 직교 위상 신호처리기(570)와 동일하게 구성된다. 동위상 신호처리기(580)의 제 1 저역 통과 필터(581) 및 제 1 데시메이터(584)는 직교 위상 신호처리기(570)의 제 1 저역 통과 필터 및 제 1 데시메이터(574)에 대응한다. 동위상 신호처리기(580)의 제 2 저역 통과 필터(582) 및 제 2 데시메이터(585)는 직교 위상 신호처리기(570)의 제 2 저역 통과 필터(572) 및 제 2 데시메이터(575)에 대응한다. 그리고, 동위상 신호처리기(580)의 제 3 저역 통과 필터(583) 및 제 3 데시메이터(586)는 직교 위상 신호처리기(570)의 제 3 저역 통과 필터(573) 및 제 3 데시메이터(576)에 대응한다. 따라서, 동위상 신호처리기(580)의 상세한 설명은 생략 된다.The in-phase signal processor 580 is configured in the same manner as the quadrature
상술한 바와 같이, 디지털 다운컨버터(500_k)는 샘플 신호(s[n])의 채널 성분들 중 선택된 채널 성분을 기저 대역 신호로 변환한다. 그리고, 각 기저 대역 신호는 샘플 신호(s[n]) 보다 낮은 샘플링 비율을 갖도록 조절된다. 따라서, 감소되는 샘플링 비율에 대응하는 만큼, 디지털 처리 회로의 연산량이 감소될 수 있다.As described above, the digital down converter 500_k converts the selected channel component among the channel components of the sample signal s [n] into a baseband signal. Each baseband signal is then adjusted to have a lower sampling rate than the sample signal s [n]. Thus, the amount of computation of the digital processing circuit can be reduced by corresponding to the reduced sampling rate.
도 4에서, 직교 위상 신호처리기(570) 및 동위상 신호처리기(580)는 각각 3개의 대역폭에 대응하는 저역 통과 필터들 및 데시메이터들을 갖는 것으로 도시되어 있다. 그러나, 대응하는 채널(예를 들면, CH4)이 가질 수 있는 대역폭에 따라, 직교 위상 다운컨버너(570) 및 동위상 신호처리기(580)의 저역 통과 필터 및 데시메이터의 수는 조절될 수 있다.In FIG. 4,
예시적으로, 대응하는 채널(예를 들면, CH4)에 0.64MHz의 대역폭이 추가적으로 지원될 때, 직교 위상 신호처리기(570) 및 동위상 신호처리기(580) 각각은 Fs/64에 대응하는 대역폭을 갖는 저역 통과 필터와 1/64 다운샘플링을 수행하는 데시메이터를 더 포함할 것이다. 대응하는 채널(예를 들면, CH4)에 0.32MHz의 대역폭이 추가적으로 지원될 때, 직교 위상 신호처리기(570) 및 동위상 신호처리기(580) 각각은 Fs/128에 대응하는 대역폭을 갖는 저역 통과 필터와 1/128 다운샘플링을 수행하는 데시메이터를 더 포함할 것이다. 대응하는 채널(예를 들면, CH4)에 0.16MHz의 대역폭이 추가적으로 지원될 때, 직교 위상 신호처리기(570) 및 동위상 신호처리기(580) 각각은 Fs/256에 대응하는 대역폭을 갖는 저역 통과 필터와 1/256 다운샘플링을 수행하는 데시메이터를 더 포함할 것이다.In exemplary embodiments, when a bandwidth of 0.64 MHz is additionally supported for a corresponding channel (eg, CH4), each of the
도 5는 본 발명의 제 2 실시 예에 따른 직교 위상 신호처리기(670)를 보여주는 블록도이다. 도 5를 참조하면, 직교 위상 신호처리기(670)는 제 1 필터부(671), 제 1 데시메이터부(673), 제 2 필터부(675), 그리고 제 2 데시메이터부(677)를 포함한다.5 is a block diagram illustrating a quadrature
예시적으로, 0.64MHz, 0.32MHz, 그리고 0.16MHz의 대역폭들에 대응하는 직교 위상 신호처리기(670)가 도시되어 있다. 예를 들면, 제 1a 저역 통과 필터(F1a), 제 1a 데시메이터(D1a), 제 1b 저역 통과필터(F1b), 그리고 제 1b 데시메이터(D1b)로 구성되는 신호 경로는 0.64MHz의 대역폭에 대응할 것이다. 제 2a 저역 통과 필터(F2a), 제2a 데시메이터(D2a), 제 2b 저역 통과 필터(F2b), 그리고 제 2b 데시메이터(D2b)로 구성되는 신호 경로는 0.32MHz의 대역폭에 대응할 것이다. 제 3a 저역 통과 필터(F3a), 제3a 데시메이커(D3a), 제 3b 저역 통과 필터(F3b), 그리고 제 3b 데시메이터(D3b)로 구성되는 신호 경로는 0.16MHz의 대역폭에 대응할 것이다.Illustratively, quadrature
예시적으로, 직교 위상 신호처리기(670)에 수신되는 신호는 심볼 당 4 샘플들을 갖도록 변환될 것이다.As an example, the signal received by
제 4 채널(CH4)의 대역폭이 0.16MHz에 대응할 경우, 심볼 당 4 샘플들을 갖도록 조절된 샘플링 비율은 0.64MHz일 것이다. 즉, 1/256 다운샘플링이 수행될 것이다. 엘리어싱(alising)을 방지하기 위하여, 1/256 다운샘플링이 수행되기 전에 Fs/256, 즉 0.64MHz 저역 필터링이 수행될 것이다. 0.64MHz 저역 필터링은 매우 높은 필터 탭 수를 요구한다. 예시적으로, 0.64MHz 저역 통과 필터는 10362 개의 탭들을 가질 것이다.If the bandwidth of the fourth channel CH4 corresponds to 0.16 MHz, the sampling rate adjusted to have 4 samples per symbol would be 0.64 MHz. That is, 1/256 downsampling will be performed. In order to prevent aliasing, Fs / 256, i.e. 0.64 MHz low pass filtering will be performed before 1/256 downsampling is performed. 0.64MHz lowpass filtering requires a very high number of filter taps. As an example, a 0.64 MHz low pass filter would have 10362 taps.
높은 탭 수로 인해 필터의 복잡도가 증가하는 것을 방지하기 위하여, 다단계 필터링 및 다운샘플링 방법 및 장치가 제공된다. 예시적으로, 도 5에서, 입력 신호에 두 번의 데시메이션이 수행되는 것으로 도시되어 있다. 입력 신호의 샘플링 비율을 Fs, 그리고 첫 번째 데시메이션이 수행된 신호의 샘플링 비율을 Fs' 라 부르기로 한다.In order to prevent the complexity of the filter from increasing due to the high number of taps, a multistage filtering and downsampling method and apparatus are provided. For example, in FIG. 5, two decimations are performed on the input signal. The sampling rate of the input signal is called Fs, and the sampling rate of the first decimated signal is called Fs'.
제 3a 데시메이터(D3a)에 의하여, 입력 신호는 1/16 다운샘플링된다. 다운샘플링된 신호의 샘플링 비율은 Fs'(예를 들면, Fs/16) 이다. 다운샘플링 이전에 제 3a 저역 통과 필터(F3a)에 의하여 Fs/16 저역 통과 필터링이 수행되므로, 엘리어싱(alising)은 방지된다.By the third decimator D3a, the input signal is 1/16 downsampled. The sampling rate of the downsampled signal is Fs' (e.g., Fs / 16). Since Fs / 16 low pass filtering is performed by the 3a low pass filter F3a before downsampling, aliasing is prevented.
이후에, 제 3b 데시메이터(D3b)에 의하여 1/16 다운샘플링이 수행된다. 다운샘플링 이전에 제 3b 저역 통과 필터(F3b)에 의하여 Fs'/16 저역 통과 필터링이 수행되므로, 엘리어싱(alising)은 방지된다.Thereafter, 1/16 downsampling is performed by the third b decimator D3b. Since Fs' / 16 low pass filtering is performed by the third b low pass filter F3b before downsampling, aliasing is prevented.
제 3a 데시메이터(D3a) 및 제 3b 데시메이터(D3b)의 다운샘플링이 조합되면, 제 3a 데시메이터(D3a) 및 제 3b 데시메이터(D3b)에 의해 1/256 다운샘플링이 수행되는 것으로 이해될 수 있다. 1/256 다운샘플링으로 인한 엘리어싱(alising)은 Fs/16의 통과 대역을 갖는 제 3a 저역 통과 필터(F3a) 및 Fs'/16의 통과 대역을 갖는 제 3b 저역 통과 필터(F3b)에 의해 방지된다.It is to be understood that when downsampling of the 3a decimator D3a and the 3b decimator D3b is combined, 1/256 downsampling is performed by the 3a decimator D3a and the 3b decimator D3b. Can be. Alising due to 1/256 downsampling is prevented by a 3a low pass filter F3a with a pass band of Fs / 16 and a 3b low pass filter F3b with a pass band of Fs' / 16. do.
Fs/16의 통과 대역을 갖는 제 3a 저역 통과 필터(F3a) 및 Fs'/16의 통과 대역을 갖는 제 3b 저역 통과 필터(F3b)는 648 탭으로 구현될 수 있다. 즉, 제 3a 및 제 3b 저역 통과 필터들(F3a, F3b)의 탭들의 수의 합은 1296 이다. Fs/256, 즉 0.64MHz의 대역폭을 갖는 저역 통과 필터의 탭 수 10362와 비교하면, 제 3a 및 제 3b 저역 통과 필터들(F3a, F3b)의 탭들의 수의 합이 훨씬 더 작다. 따라서, 저역 통과 필터들의 총 복잡도가 많이 감소한다.The third a low pass filter F3a having a pass band of Fs / 16 and the third b low pass filter F3b having a pass band of Fs' / 16 may be implemented with 648 taps. That is, the sum of the number of taps of the 3a and 3b low pass filters F3a and F3b is 1296. Compared to the number of taps 10362 of the low pass filter having a bandwidth of Fs / 256, that is, 0.64 MHz, the sum of the number of taps of the third and third low pass filters F3a and F3b is much smaller. Thus, the total complexity of the low pass filters is greatly reduced.
상술한 바와 같이, 본 발명에 의하면, 저역 통과 필터링 및 다운샘플링이 단계적으로 수행된다. 따라서, 저역 통과 필터들의 복잡도가 감소한다. 상술된 실시 예에서, 저역 통과 필터링 및 다운 샘플링은 각각 두 단계를 통해 수행되는 것으로 설명되었다. 그러나, 저역 통과 필터링 및 다운 샘플링은 각각 두 단계를 통해 수행되는 것으로 한정되지 않는다. 예를 들면, 저역 통과 필터링 및 다운 샘플링은 적어도 세 단계들을 통해 수행될 수 있다.As described above, according to the present invention, low pass filtering and downsampling are performed in stages. Thus, the complexity of the low pass filters is reduced. In the above-described embodiment, low pass filtering and down sampling have been described as being performed in two steps, respectively. However, low pass filtering and down sampling are not limited to being performed in two steps, respectively. For example, low pass filtering and down sampling can be performed in at least three steps.
마찬가지로, 제 4 채널(CH4)의 대역폭이 0.32MHz에 대응할 때, Fs/8의 대역폭을 갖는 제 2a 저역 통과 필터(F2a), 1/8 다운샘플링을 수행하는 제 2a 데시메이터(D1a), Fs'/16의 대역폭을 갖는 제 2b 저역 통과 필터(F2b), 그리고 1/16 다운샘플링을 수행하는 제 2b 데시메이터(D2b)가 선택된다. 제 2a 및 제 2b 데시메이터(D2a, D2b)에 의해 총 1/128의 다운샘플링이 수행되며, 제 2a 데시메이터(D2a) 및 제 2b 저역 통과 필터(F2b)에 의해 Fs/128, 즉 1.28MHz의 대역폭을 갖는 다운샘플링이 수행된다. 따라서, 심볼 당 4 샘플들을 가지며 엘리어싱(alising)의 영향을 받지 않은 신호가 출력된다.Similarly, when the bandwidth of the fourth channel CH4 corresponds to 0.32 MHz, the second a low pass filter F2a having a bandwidth of Fs / 8, the second a decimator D1a performing F / 8 downsampling, and the Fs A second b lowpass filter F2b having a bandwidth of '/ 16, and a second b decimator D2b performing 1/16 downsampling are selected. A total of 1/128 downsampling is performed by the 2a and 2b decimators D2a and D2b, and Fs / 128, or 1.28 MHz, by the 2a decimator D2a and the 2b low pass filter F2b. Downsampling with a bandwidth of is performed. Thus, a signal having 4 samples per symbol and unaffected by aliasing is output.
제 4 채널(CH4)의 대역폭이 0.64MHz에 대응할 때, Fs/8의 대역폭을 갖는 제 1a 저역 통과 필터(F1a), 1/8 다운샘플링을 수행하는 제 1a 데시메이터(D1a), Fs'/8의 대역폭을 갖는 제 1b 저역 통과 필터(F1b), 그리고 1/8 다운샘플링을 수행하는 제 1b 데시메이터(D1b)가 선택된다. 제 1a 및 제 1b 데시메이터(D1a, D1b)에 의해 총 1/64의 다운샘플링이 수행되며, 제 1a 데시메이터(D1a) 및 제 1b 저역 통과 필터(F1b)에 의해 Fs/64, 즉 2.56MHz의 대역폭을 갖는 다운샘플링이 수행된다. 따라서, 심볼 당 4 샘플들을 가지며 엘리어싱(alising)의 영향을 받지 않은 신호가 출력된다.When the bandwidth of the fourth channel CH4 corresponds to 0.64 MHz, the first a low pass filter F1a having a bandwidth of Fs / 8, the first a decimator D1a performing 1/8 downsampling, and Fs' / A first b lowpass filter F1b having a bandwidth of eight and a first b decimator D1b performing 1/8 downsampling are selected. A total of 1/64 downsampling is performed by the 1a and 1b decimators D1a and D1b, and the Fs / 64, i.e., 2.56 MHz, by the 1a decimator D1a and the 1b low pass filter F1b. Downsampling with a bandwidth of is performed. Thus, a signal having 4 samples per symbol and unaffected by aliasing is output.
예시적으로, 직교 위상 신호처리기(670)의 출력들은 스위치 회로(미도시)에 전달될 것이다. 스위치 회로는 제 1 스위치(500)에 의해 선택된 신호 경로와 동일한 신호 경로를 선택하도록 구성될 것이다. 그리고, 선택된 신호 경로로부터의 출력이 매치 필터(430_k)로 전달될 것이다.In exemplary embodiments, the outputs of the
도 4를 참조하여 설명된 바와 같이, 직교 위상 신호처리기(570) 및 동위상 신호처리기(580)는 동일하게 구성된다. 따라서, 직교 위상 예시적으로, 직교 위상 신호처리기(670)에 동위상 천이 신호(I1[n])가 입력될 때, 직교 위상 신호처리기(670)는 동위상 신호처리기로 동작할 것이다.As described with reference to FIG. 4, the
도 6은 본 발명의 제 3 실시 예에 따른 직교 위상 신호처리기(770)를 보여주는 블록도이다. 도 6을 참조하면, 직교 위상 신호처리기(770)는 제 1 저역 통과 필터(771), 제 1 스위치(772), 제 1 내지 제 3 데시메이터들(774~776)을 포함하는 데시메이터부(773), 제 2 스위치(777), 제 2 저역 통과 필터(778), 그리고 제 4 데시메이터(779)를 포함한다.6 is a block diagram illustrating a quadrature
제 1 저역 통과 필터(771)는 Fs/8, 즉 20.48MHz에 대응하는 통과 대역을 갖는다. 제 1 저역 통과 필터(771)에서 Fs/8 저역 필터링이 수행되므로, 제 1 저역 통과 필터(771) 후단에서 1/8 이하의 다운샘플링이 수행되어도 엘리어싱(alising)은 발생되지 않을 것이다.The first
제 1 스위치(772)는 제 4 채널(CH4)의 대역폭에 따라, 제 1 내지 제 3 데시메이터들(774~776) 중 하나를 선택한다. 예시적으로, 제 제 4 채널(CH4)의 출력의 대역폭이 5.12MHz, 2.56MHz, 그리고 1.28MHz일 때, 제 1 스위치(772)는 제 1 내지 제 3 데시메이터들(774~776)을 각각 선택할 것이다.The
제 1 데시메이터(774)는 필터링된 신호(S1[n])를 1/2 다운샘플링한다. 대운샘플링된 신호(S2[n])는 제 2 스위치(777)로 전달된다. 제 2 데시메이터(775)는 필터링된 신호(S1[n])를 1/4 다운샘플링한다. 다운샘플링된 신호(S3[n])는 제 2 스위치(777)로 전달된다. 제 3 데시메이터(776)는 필터링된 신호(S1[n])를 1/8 다운샘플링한다. 다운샘플링된 신호(S4[n])는 제 2 스위치(777)로 전달된다.The
제 2 스위치(777)는 제 1 내지 제 3 데시메이터들(774~776)의 출력들(S2[n]~S4[n]) 중 하나를 선택한다. 예를 들면, 제 2 스위치(777)는 제 1 스위치(772)가 선택한 데시메이터를 선택할 것이다. 선택된 신호(S5[n])는 제 2 저역 통과 필터(778)로 전달된다.The
제 2 저역 통과 필터(778)는 선택된 신호(S5[n])를 Fs'/4의 통과 대역으로 필터링한다. 따라서, 제 2 저역 통과 필터(778) 후단에서 1/4 이하의 다운샘플링이 수행되어도, 엘리어싱(alising)은 발생되지 않는다.The second
제 1 데시메이터(774)의 다운샘플링율 1/2를 고려하면, 제 2 저역 통과 필터(778)는 필터링된 신호(S1[n])를 Fs/8, 즉 20.48MHz로 필터링하는 것으로 이해될 수 있다. 제 2 데시메이터(774)의 다운샘플링율 1/4를 고려하면, 제 2 저역 통과 필터(778)는 필터링된 신호(S1[n])를 Fs/16, 즉 10.24MHz로 필터링하는 것으로 이해될 수 있다. 제 3 데시메이터(774)의 다운샘플링율 1/8을 고려하면, 제 2 저역 통과 필터(778)는 필터링된 신호(S1[n])를 Fs/32, 즉 5.12MHz로 필터링하는 것으로 이해될 수 있다. 즉, 데시메이터부(773)의 데시메이션율을 가변함으로써, 제 2 저역 통과 필터(778)의 통과 대역이 가변되는 것과 같은 효과가 획득될 수 있다. 따라서, 직교 위상 신호처리기(770)에 복수의 필터들이 요구되지 않는다. 또한, 대응하는 채널(예를 들면, CH4)의 대역폭이 가변되어도, 필터들의 탭들(또는 탭들의 수)이 유지될 수 있다.Considering the downsampling rate 1/2 of the
제 4 데시메이터(779)는 필터링된 신호(S6[n])를 1/4 다운샘플링한다. 다운샘플링된 신호는 심볼 당 4 샘플을 갖는다. 다운샘플링된 신호(S7[n])는 매치 필터(430_k)로 전달된다.The
도 7은 도 6의 직교 위상 신호처리기(700)의 동작 특성을 보여주는 테이블이다. 도 6 및 도 7을 참조하면, 대응하는 채널(예를 들면, CH4)의 심볼율이 5.12MHz일 때, 채널의 대역폭은 6.4MHz로 설정된다. 채널의 심볼율이 5.12MHz일 때, 제 1 및 제 2 스위치들(772, 777)은 제 1 데시메이터(774)를 선택한다.FIG. 7 is a table illustrating operating characteristics of the quadrature signal processor 700 of FIG. 6. 6 and 7, when the symbol rate of the corresponding channel (e.g., CH4) is 5.12 MHz, the bandwidth of the channel is set to 6.4 MHz. When the symbol rate of the channel is 5.12 MHz, the first and
예시적으로, 채널의 대역폭은 심볼율에 보호 대역(roll-off factor)이 추가된 대역폭이다. 제 1 저역 통과 필터(771)는 Fs/8 필터링을 수행한다. 제 1 데시메이터(774)는 1/2 다운샘플링을 수행한다. 제 2 저역 통과 필터(778)는 Fs'/4 필터링을 수행한다. 제 1 데시메이터(774)의 다운샘플링율 1/2이 반영되면, 제 2 저역 통과 필터(778)는 Fs/8 필터링을 수행하는 것으로 이해된다. 제 4 데시메이터(779)는 1/4 데시메이션을 수행한다.For example, the bandwidth of the channel is a bandwidth having a roll-off factor added to the symbol rate. The first
제 1 저역 통과 필터(771)에 의해 Fs/8, 즉 20.48MHz 필터링이 수행되고, 제 2 저역 통과 필터(778)에 의해 Fs/8, 즉 20.48MHz 필터링이 수행된다. 즉, 제 1 데 시메이터(774)가 선택된 때에, 20.48MHz의 대역폭을 갖는 저역 통과 필터링이 수행된다.Fs / 8, or 20.48 MHz, filtering is performed by the first
제 1 데시메이터(774)에 의해 1/2 다운샘플링이 수행되고, 제 4 데시메이터(779)에 의해 1/4 데시메이션이 수행된다. 즉, 제 1 데시메이터(774)가 선택된 때에, 직교 위상 신호처리기(770)는 Fs/8, 즉 20.48MHz의 샘플링 비율을 갖는 신호를 출력한다. 1/8 다운샘플링이 수행되기 전에 Fs/8 저역 통과 필터링이 수행되므로, 출력 신호는 엘리어싱(alising)의 영향을 받지 않으며, 심볼 당 4 샘플들을 갖는다.Half downsampling is performed by the
대응하는 채널(예를 들면, CH4)의 심볼율이 2.56MHz일 때, 채널의 대역폭은 3.2MHz로 설정된다. 채널의 심볼율이 2.56MHz일 때, 제 1 및 제 2 스위치들(772, 777)은 제 2 데시메이터(775)를 선택한다.When the symbol rate of the corresponding channel (e.g., CH4) is 2.56 MHz, the bandwidth of the channel is set to 3.2 MHz. When the symbol rate of the channel is 2.56 MHz, the first and
제 1 저역 통과 필터(771)는 Fs/8 필터링을 수행한다. 제 2 데시메이터(775)는 1/4 다운샘플링을 수행한다. 제 2 저역 통과 필터(778)는 Fs'/4 필터링을 수행한다. 제 2 데시메이터(775)의 다운샘플링율 1/4이 반영되면, 제 2 저역 통과 필터(778)는 Fs/16 필터링을 수행하는 것으로 이해된다. 제 4 데시메이터(779)는 1/4 데시메이션을 수행한다.The first
제 1 저역 통과 필터(771)에 의해 Fs/8, 즉 20.48MHz 필터링이 수행되고, 제 2 저역 통과 필터(778)에 의해 Fs/16, 즉 10.24MHz 필터링이 수행된다. 즉, 제 1 데시메이터(774)가 선택된 때에, 10.24MHz의 대역폭을 갖는 저역 통과 필터링이 수행된다.Fs / 8, or 20.48 MHz, filtering is performed by the first
제 1 데시메이터(774)에 의해 1/4 다운샘플링이 수행되고, 제 4 데시메이터(779)에 의해 1/4 데시메이션이 수행된다. 즉, 제 1 데시메이터(774)가 선택된 때에, 직교 위상 신호처리기(770)는 Fs/16, 즉 10.24MHz의 샘플링 비율을 갖는 신호를 출력한다. 1/16 다운샘플링이 수행되기 전에 Fs/16 저역 통과 필터링이 수행되므로, 출력 신호는 엘리어싱(alising)의 영향을 받지 않으며, 심볼 당 4 샘플들을 갖는다.Quarter downsampling is performed by the
대응하는 채널(예를 들면, CH4)의 심볼율이 1.28MHz일 때, 채널의 대역폭은 1.6MHz로 설정된다. 채널의 심볼율이 1.28MHz일 때, 제 1 및 제 2 스위치들(772, 777)은 제 3 데시메이터(776)를 선택한다.When the symbol rate of the corresponding channel (e.g., CH4) is 1.28 MHz, the bandwidth of the channel is set to 1.6 MHz. When the symbol rate of the channel is 1.28 MHz, the first and
제 1 저역 통과 필터(771)는 Fs/8 필터링을 수행한다. 제 3 데시메이터(776)는 1/8 다운샘플링을 수행한다. 제 2 저역 통과 필터(778)는 Fs'/4 필터링을 수행한다. 제 3 데시메이터(775)의 다운샘플링율 1/8이 반영되면, 제 2 저역 통과 필터(778)는 Fs/32 필터링을 수행하는 것으로 이해된다. 제 4 데시메이터(779)는 1/4 데시메이션을 수행한다.The first
제 1 저역 통과 필터(771)에 의해 Fs/8, 즉 20.48MHz 필터링이 수행되고, 제 2 저역 통과 필터(778)에 의해 Fs/32, 즉 5.12MHz 필터링이 수행된다. 즉, 제 1 데시메이터(774)가 선택된 때에, 5.12MHz의 대역폭을 갖는 저역 통과 필터링이 수행된다.Fs / 8, or 20.48 MHz, filtering is performed by the first
제 1 데시메이터(774)에 의해 1/8 다운샘플링이 수행되고, 제 4 데시메이터(779)에 의해 1/4 데시메이션이 수행된다. 즉, 제 1 데시메이터(774)가 선택된 때에, 직교 위상 신호처리기(770)는 Fs/32, 즉 5.12MHz의 샘플링 비율을 갖는 신호를 출력한다. 1/32 다운샘플링이 수행되기 전에 Fs/32 저역 통과 필터링이 수행되므로, 출력 신호는 엘리어싱(alising)의 영향을 받지 않으며 심볼 당 4 샘플들을 갖는다.1/8 downsampling is performed by the
상술한 바와 같이, 본 발명에 의하면, 무선 주파수(RF) 신호가 디지털화 된다. 디지털화된 신호의 채널 성분들 중 목표 채널 성분이 기저 대역 신호로 변환된다. 목표 채널 성분 외의 다른 주파수 성분들이 필터링된다. 그리고, 감소된 정보량에 대응하는 만큼, 샘플링 율이 조절된다. 따라서, 낮은 복잡도를 갖는 다양한 형태의 디지턱 다운컨버터가 제공된다.As described above, according to the present invention, radio frequency (RF) signals are digitized. The target channel component of the channel components of the digitized signal is converted into a baseband signal. Frequency components other than the target channel component are filtered out. And, the sampling rate is adjusted as corresponding to the reduced amount of information. Accordingly, various types of digital downconverters having low complexity are provided.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope and spirit of the present invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be determined by the claims equivalent to the claims of the present invention as well as the claims of the following.
도 1은 본 발명의 실시 예에 따른 케이블 시스템을 보여주는 블록도이다.1 is a block diagram illustrating a cable system according to an exemplary embodiment of the present invention.
도 2는 도 1의 케이블 망에 의해 제공되는 채널의 주파수 특성을 보여주는 다이어그램이다.2 is a diagram showing the frequency characteristics of the channel provided by the cable network of FIG.
도 3은 도 1의 케이블 시스템에서 사용되는 수신 시스템을 보여주는 블록도이다.3 is a block diagram illustrating a receiving system used in the cable system of FIG. 1.
도 4는 도 3의 제 1 내지 제 m 디지털 다운컨버터들 중 하나를 보여주는 블록도이다.4 is a block diagram illustrating one of the first to m th digital downconverters of FIG. 3.
도 5는 본 발명의 제 2 실시 예에 따른 직교 위상 신호처리기를 보여주는 블록도이다.5 is a block diagram illustrating a quadrature signal processor according to a second embodiment of the present invention.
도 6은 본 발명의 제 3 실시 예에 따른 직교 위상 신호처리기를 보여주는 블록도이다.6 is a block diagram illustrating a quadrature phase signal processor according to a third embodiment of the present invention.
도 7은 도 6의 직교 위상 신호처리기의 동작 특성을 보여주는 테이블이다.FIG. 7 is a table illustrating operating characteristics of the quadrature signal processor of FIG. 6.
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Date | Code | Title | Description |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20150226 Year of fee payment: 4 |
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FPAY | Annual fee payment |
Payment date: 20160226 Year of fee payment: 5 |
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FPAY | Annual fee payment |
Payment date: 20170224 Year of fee payment: 6 |
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LAPS | Lapse due to unpaid annual fee |