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KR101120285B1 - 스트레스 완충 반도체 부품 및 그의 제조 방법 - Google Patents

스트레스 완충 반도체 부품 및 그의 제조 방법 Download PDF

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KR101120285B1
KR101120285B1 KR1020107004412A KR20107004412A KR101120285B1 KR 101120285 B1 KR101120285 B1 KR 101120285B1 KR 1020107004412 A KR1020107004412 A KR 1020107004412A KR 20107004412 A KR20107004412 A KR 20107004412A KR 101120285 B1 KR101120285 B1 KR 101120285B1
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헨드릭 호크스텐바크
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엔엑스피 비 브이
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Abstract

본 발명은 반도체 기판(52)과, 반도체 기판(520에 전기적으로 접속된 I/O 패드(54)와, I/O 패드(54)와 전기적으로 접속되어 스트레스를 흡수하는 스트레스 완충 소자(74)와, 스트레스 완충 소자(74)에 전기적으로 접속된 언더범프 금속화부(underbump metallization)(70)와, 언더범프 금속화부(70)에 전기적으로 접속된 솔더볼(60)과, 솔더볼(60)과 반도체 기판(52) 사이의 금속 소자(61)와, 반도체 기판(52)과 금속 소자(61)를 보호하고 I/O 패드(54)를 적어도 부분적으로 노출시키는 패시베이션층(56,58)을 가지며, 스트레스 완충 소자(74)와 패시베이션층(56,58)간의 인터페이스의 거칠기는 상부 금속층(61)과 패시베이션층(56,58) 사이의 인터페이스의 거칠기보다 낮은 반도체 부품을 위한 스트레스 완충 패키지(49)에 관한 것이다. 또한, 본 발명은 반도체 부품을 위한 스트레스 완충 패키지(49)를 제조하는 방법에 관한 것이다.

Description

스트레스 완충 반도체 부품 및 그의 제조 방법{REDUCED BOTTOM ROUGHNESS OF STRESS BUFFERING ELEMENT OF A SEMICONDUCTOR COMPONENT}
본 발명은 일반적으로 청구항 제1항의 전제부에 따른 스트레스 완충 반도체 부품에 관한 것이다. 또한 본 발명은 스트레스 완충 반도체 부품을 제조하는 방법에 관한 것이다.
본 발명은 소위 CSP(Chip Scale Package)와 주로 관련된다. 사실상 이들은 개별적 패키지 캐리어(separate package carrier)를 가진 캡슐화(encapsulation)된 패키지가 아니라, 패시베이션층의 최상부상에 스트레스 완화 구조체를 가진 반도체 부품이다. 예를 들어, 다이오드, 트랜지스터, MEMS(Micro-Electro-Mechanical Element) 또는 캐패시터와 같은 전기 소자를 포함하는 반도체 기판은, 추가의 캐리어를 이용하지 않고, 예를 들어, 솔더볼(solder ball)에 의해 인쇄 회로 기판(PCB)과 같은 보드(board)에 고착된다. CSP는 레지스터, 캐패시터 및/또는 코일을 포함하는 수동 필터와 통상적으로 조합되는, 소위, 파워 트랜지스터(power transistor)와 정전 방전(Electrostatic discharge : ESD) 다이오드에 특히 이용된다. 또한, CSP는, 크기와 관련이 있는 애플리케이션을 위한 제한된 개수의 I/O를 가진 전기 회로에 특히 이용된다. FM 라디오를 위한 오디오 회로가 그 예이다. 이것은 증폭기와 튜너 및 추가로 요구될 수 있는 임의 회로를 가진 반도체로서, 그의 전체가 이동 전화기에서 라디오 기능을 수행할 수 있다. 이동 전화기에서 이용할 수 있는 공간이 좁다는 부분적인 이유 때문에, 패키지의 크기는 이 경우에 아주 중요하다.
일반적으로, CSP의 솔더볼은, 그 솔더볼에 대응하는 전극을 구비한 머더보드(motherboard) 또는 PCB상에 직접 실장된다. 솔더볼은 전자 장치를 획득하기 위해 보드상에 납땜된다. 상술한 납땜 동안에 및 그 장치의 이용중에, 보드의 재질과, 예를 들어 반도체의 실리콘간의 열적 팽창 차이의 결과로서 스트레스가 발생할 것이다. 이러한 스트레스는, 특히, 솔더볼내에 발생하며, 또한 솔더볼과 하부 구조체의 계면에서 발생한다. 어떠한 조치도 취하지 않으면, 특히, TMCL(Thermal Cycling) 및 강하 테스트(fall test)동안에 전자 장치에 불충분한 신뢰성을 초래할 것이다. 이에 따라 이하에서 설명할 스트레스 완충 패키지가 제공되었는데, 거기에서는 스트레스를 흡수하는 스트레스 완충 수단이 I/O 패드와 솔더볼 사이에 제공된다.
미국특허문헌 US2004/0082101에는 절연 스트레스 흡수 수지층을 이용하는 CSP가 개시된다. 도 1에 관련 패키지(10)가 도시된다. 스트레스 흡수 수지층(12)은 에폭시 수지 또는 폴리이미드 수지와 같은 열경화성 수지로 이루어진 것으로, 0.01 - 8Gpa의 탄성율을 가지며, 그러므로 비교적 가요적이다. 수지층이 패시베이션층(14)상에 코팅되고 난 이후, 홀이 에칭되어 소위 I/O 패드를 노출시킨다. 그 다음, 홀에 가요성 도전층(18)이 충진된다. 그 도전층은 구리, 납, 주석, 니켈, 팔라디윰(palladium), 은 또는 금 중 적어도 하나의 분말 재질을 포함한다. 최종적으로, 솔더볼(20)이 도전층(18)상에 배치된다. 스트레스 흡수층(12) 및 도전층(18)은 함께 스트레스 완충 수단(22)을 형성한다. 그 층(12)은 40-600ppm/K의 열적 팽창 계수를 가진 탄성 재질로 이루어진다. US2004/0082101에 도시된 모든 실시 예의 경우, 적어도 열 기계적 관점(thermomechanical point of view)에서 지속되는 스트레스 완충 수단(22)을 획득한다. 스트레스 흡수층(12)과 도전층(18)이 가요적이기 때문에, 솔더볼들 중 하나에서 발생하는 스트레스가 스트레스 완충 수단(22)을 통해 인접 솔더볼에 전달될 수 있다.
US2004/0082101에 설명된 방법은 리소그래피, 에칭, 플라즈마 표면 처리, 스크린 프린팅(screen printing)과 같은 다수의 어렵고 비싼 단계들을 포함한다. 또한, 도전층(18)은, 특히 웨이퍼 팹(wafer fab)에서 반도체를 제조할 때 문제를 나타내는 재질을 포함한다. 구리 또는 금과 같은 재질을 이용하면, 그 실리콘내의 전자 회로가 영향을 받는다.
다른 알려진 해법이 도 2에 도시되는데, 거기에서는 폴리이미드의 스트레스 흡수층(32)이 패시베이션층(34)의 최상부상에 제공되는 패키지(30)가 도시된다. 개구부가 그 층(32)에 존재하며, 입면도로 본다면 그 개구부는 패시베이션층내의 개구부와 적어도 부분적으로 일치한다. 스트레스 흡수층(32) 위에 및 개구부(I/O 패드(40)와의 컨택트를 위해)내에 부분적으로 UBM(UnderBump Metallization)(36)이 존재한다. UBM은 뒤집힌 카우보이 모자(upside-down cowboy hat) 형상을 가진다. UBM은 패시베이션층내의 개구부와 완충층을 완전하게 충진하지 못하며, 그에 따라 공동이 형성된다. 그 결과, 그 공동내에 솔더볼(38)이 부분적으로 존재한다. 이 해법에서는, 스트레스 흡수층(32)과 UMB층을 포함하는 스트레스 완충 수단이 열 기계적으로 지속된다. 사실, UBM 층은 스트레스 흡수층 및 솔더볼의 재질에 비해 하드층(hard layer)으로서, 일반적으로 니켈을 포함하고, 주변의 폴리이미드층을 통해 인접한 UBM 구조체에서 발생하는 스트레스를 전달할 것이다.
TMCL동안에 온냉 단계의 변경이 발생한다. 이것은, 예를 들어, 문헌 GB 2,135,525 및 EP 0 064 854호에 설명되어 있다. 또한 BGA(Ball Grid Array) 패키지에 대한 것도 이미 알고 있다. 일반적으로, TMCL의 가장 큰 문제는 패키지의 중심(즉 중립점이라고 하는 반도체의 중심)으로부터 가장 멀리 있는 솔더볼에서 발생한다고 알려져 있다. 아무튼, TMCL에 있어서, 보드는 반도체보다 더 연장된다. 반도체의 좌측 에지는 우측으로 끌어당겨지고, 그에 따라, 우측 에지도 가열시 반도체의 중심에 대해 상대적으로 우측으로 끌어당겨진다. 반도체와 보드간의 움직임의 차이는 대략 그 중심에서보다 반도체의 에지에서 훨씬 크다.
본 발명의 목적은, 예를 들어, 열적 사이클링 및 강하 테스트를 보다 양호하게 견딜 수 있는 신뢰성있는 스트레스 완충 부품과 같은 신뢰성있는 CSP(Chip Scale Package)를 제공하는 것이다.
이 목적은 스트레스 완충 소자와 패시베이션층간의 인터페이스의 거칠기(roughness)가 상부 금속층과 패시베이션층간의 인터페이스의 거칠기보다 낮다는 것을 특징으로 하는 패키지를 제공하는 것에 의해 달성된다.
본 출원에 있어서, 용어 "거칠기(roughness)" 및 "인터페이스 거칠기"는 인터페이스내의 스텝(step)들의 수 및/또는 인터페이스내의 스텝들의 평균 기울기(stepness) 또는 경사도(slope)를 의미한다. 즉, 스텝들의 수가 높거나 스텝들의 평균 기울기 또는 경사도가 높을 수록, 인터페이스의 거칠기가 높아진다. 이러한 측면에 있어서, 스텝들은 특히 반도체 기판상에 트레이스를 상호 접속시키거나 금속 소자들에 의해 생성된 스텝들이다. 소정 스텝의 기울기 또는 경사도는 특히 그 스텝의 에지 또는 층뒤판(riser)의 기울기 또는 경사도를 의미한다.
본 발명은 볼 또는 범프(bump) 아래에 상호 접속 트레이스나 더미 금속과 같은 활성 소자 및/또는 금속 소자를 가질 때의 문제점을 상술한 종래 기술 문헌의 그 어디에서도 알지 못하거나 언급하고 있지 않다는 견해를 포함한다. 이러한 추가적인 소자에 대한 스트레스는 상술한 종래 기술에 설명되어 있지 않다.
이들 추가적인 소자들은 볼 아래에 배치되는 것이 바람직한데, 그 이유는 이것이 반도체당 표면적을 감소시킬 수 있고 단일 웨이퍼나 배치(batch)로부터 더욱 많은 생성물을 획득할 수 있다는 사실 때문이다. 솔더볼의 감소와 조합되지 않은 I/O 패드의 이러한 감소는 반도체의 이와 같은 사용할 수 없는 부분의 감소를 제공한다. 이것은 예를 들어 US 6,118,180로부터 알 수 있다. 이 문헌은 그러한 플립 플롭 기술에 이용될 반도체 칩상의 금속 레이아웃(metal layout)을 도시하고 있다. 이 참조문헌에서는 솔더볼 아래에 표면 금속 본딩 패드, 금속 영역 및 UBM을 포함하는 반도체 칩상에 금속 레이아웃을 제공함에 의해 감소된 칩 피치(chip pitch)와 호환되는 플립 칩 금속 레이아웃을 갖기를 원한다. 도 3에는 금속 레이아웃이 도시된다. 도 3a에는 단면도가 도시되며 도 3b에는 대응하는 평면도가 도시된다. 표면 금속 I/O 패드는 참조 번호 402를 가진다. 그 도면에는 상호 접속 트레이스(404)와 더미 금속 소자(430)가 도시된다. UBM은 참조 번호 408을 가진다. UBM(408)의 상부에는 솔더 범프(412)가 존재한다.
도 3a에서 특히 알 수 있는 바와 같이, 상호 접속 트레이스(404)와 더미 금속 소자(430)는 상기 본딩 패드(402)에 인접하여 정의되고 상기 본딩 패드(402)로부터 약 1.0 및 3.0 ㎛만큼 이격된다. UBM(408) 및 심지어 볼(412)이 상기 표면 금속 패드(402)와 상기 인접한 금속 소자(404,430)의 적어도 일부분을 과도하게 덮는다. 그러나 이 문헌은, TCML 또는 드롭 테스트(drop test)가 적용될 때 구조체내에 유도되는 스트레스에 대해 언급하고 있지 않다. 이 문헌에서는 UBM(480) 아래에 스트레스 버퍼가 없으며, TMCL 동안 또는 드롭 테스트동안 솔더볼과 하부 구조체의 인터페이스에서 및 솔더볼내에서 발생하는 상기 스트레스를 스트레스 버퍼가 흡수할 수 있었다.
비록 이러한 종래 기술이 볼 아래에 더미 금속(430)을 이용하여 패시베이션층의 표면을 보다 평탄하게 하지만, 이러한 종래 기술은 볼 아래에 그러한 더미 금속을 가질 때의 문제점을 알지 못하거나 언급하고 있지 않다. 더미 금속(430) 및 상호 접속 트레이스(404)에 의해 유발되는 스트레스 또는 볼 아래의 임의의 다른 가능한 추가적인 소자에 의해 유발되는 부정적인 영향이 이 종래 기술에서는 전혀 언급하고 있지 않다. 따라서, 이 종래 기술에서는 이러한 문제점에 대한 해법이 전혀 언급되거나 제안되지 않았다.
본 발명은 평탄화된 상부 패시베이션 표면을 제공하며, 그러므로, 본 발명은 상호 접속 구조물에 상부 금속층이 조합된 구조물에 의해 유발되는 스트레스로 인한 취성(brittleness)과 가능성있는 박리로 인해 발생되는 패시베이션층의 크랙(crack)을 피한다. 그러한 스트레스는, 상호 접속 구조물이 비교적 낮은 유전 상수를 가진 유전체를 포함하는 전기 회로와 특히 관련이 있다. 그러한 층은, 본질적으로 낮은 K 물질로서 알려진 예를 들어 SiLK™ 및 BCB(benzocyclobuteen)로서, 본질적으로 중합체인 경우도 있으며, 상호 접속 구조물내에서 금속층과 비교적 약한 접착을 이룬다. 종래의 패키징된 반도체 부품에 비해 CSP 패키지의 취약성이 높기 때문에, 이것은 신뢰성 우려로 나타난다. 보다 구체적으로, 본 발명은 C65로서 알려진 프로세스에서 전기 회로를 위한 CSP-패키지를 고안하는 과정에서 생성되었다. 이것은, 가장 작은 특성 트랜지스터의 채널 길이가 65㎚인 CMOS 프로세스이다. 그러한 작은 트랜지스터는 밀도가 높으며, 종종 많은 금속층들을 가진 상호 접속 구조체를 이끈다. 이들 금속층의 하부는 높은 분해능을 가지기 때문에 및 낮은 K 재질 또는 에어갭(airgap)의 이용으로 인해, 전체 금속화 구조체가 기계적으로 약하게 된다.
패시베이션층은, 일반적으로, 상부 금속층내의 소자, 통상적으로는 상호 접속, 인덕터 또는 다른 소자의 상부상에 정의된 제 1 부분을 포함한다. 그것은, 그러한 소자에 인접한 제 2 부분을 추가로 포함한다. 평탄화층이 평탄화되지 않으면, 제 1 및 제 2 부분의 상부 표면은 소정 각도를 포함할 것이다. 본 발명에 따르면, 이 각도는 50도 미만이 적당하다. 이러한 방식에서는, 측방향으로 힘과 스트레스가 방출될 수 있다. 각도가 커져서 사실상 패이베이션층이 커지면, 측방향으로의 그 힘은 상부 금속층내의 그 소자에 전달될 것이다. 이 상부 금속층이 상호 접속 구조체의 일부이기 때문에, 스트레스가 상호 접속 구조체를 통해 방출되는 큰 위험이 존재하며, 즉 기계적으로 약하게 되어, 크랙이 발생할 기회가 커진다.
본 발명은 TMCL 및 드롭 테스트동안 제한된 보드 레벨 신뢰성(BLR)을 가진 종래 기술의 문제점을 해결한다. 또한, 보다 큰 범프 어레이로는 신뢰성이 감소되기 때문에, 종래 기술의 제한된 BLR이 누군가가 이용할 가능성이 있는 최대 어레이 크기를 감소시켰던 문제점이 본 발명에 의해 극복된다. 본 발명의 특정의 예방 조치없이도, 주로 솔더볼이 기판의 반도체와 PCB간의 열적 팽창 차이를 흡수할 것이다. 종래 기술에서는, 제한된 BLR이 웨이퍼 레벨 패키징의 가능한 최대 어레이 크기를 7×7의 어레이 크기 및 0.5㎜의 범프 피치로 제한하였다. 이것은 아날로그 장치, 집적 이산 및 FM 라디오 장치에 대한 WLP의 응용을 제한하였다. 본 발명으로 인해, 이제 패시브 집적 장치 및 DSP(Digital Signal Processing) 장치에 WLP를 이용할 수 있게 되었다.
본 발명의 실시 예의 다른 인식은, 스트레스 완충 소자를 보다 작은 개별 소자들로 분할하여, 특히, 각 솔더볼마다 개별적인 스트레스 완충 소자를 제공함에 의해 신뢰도를 향상시킬 수 있다는 것이다. 각각의 스트레스 완충 소자는 전기 소자와 관련 보드간의 열적 확장 차이의 결과로서 솔더볼내에 및 하부 구조체내에 발생된 스트레스의 적어도 상당 부분을 흡수하여, 패키지내의 전자 접속의 조기 파손 및 기능 장애를 방지한다.
스트레스 완충 소자가 접속되지 않은 경우에, 바람직하게 보다 개선된 신뢰성이 획득될 수 있는데, 이는 패시베이션층을 제공함에 의해 이루어진다. 이것이 의미하는 것은, 다른 것들 중에서, 바람직하게 스트레스 완충 소자의 상부 및 측부 또는 적어도 측부의 일부가 그러한 실시 예에서 패시베이션층과의 인터페이스를 갖지 않는다는 것이다.
(열 기계적 관점에서) 개별적인 스트레스 완충 소자는 종래 기술이 제공하지 못했던 스트레스 완화 및 변형에 대한 적어도 2개의 추가적인 메카니즘을 제공한다.
전술한 바와 같이, 반도체와 보드간의 움직임에 있어서의 차이는 중심 부근에서 보다도 반도체의 에지에서 더 크다. 그러므로, 하나의 솔더볼에서의 스트레스량은 다른 솔더볼에서보다 더 크다. 스트레스 완충 수단이 분할되지 않아 열 기계적으로 지속되면, 하나의 솔더볼에 의해 생성된 스트레스가 인접 솔더볼에 전달되고, 그 경우에 스트레스가 예측하지 못했던 위치에서 축적되고 그에 따라 크랙이 국소적으로 형성됨을 알 수 있을 것이다. 이것은, 예를 들어, 솔더볼과 관련 접속 구조체간의 인터페이스에서 발생한다. 인접 솔더볼에서 발생되는 스트레스는, 예를 들어, 그들간에 배치된 솔더볼에 전달되는데, 이것은 상기 스트레스를 서로간에 증대시키는 방식으로 이루어진다. 본 발명의 실시 예에 따른 분할된 스트레스 버퍼를 가진 해법은 스트레스가 그와 같이 집중하여 발생하는 것을 방지한다.
스트레스 완충 소자와 솔더볼의 조합은 2개의 직렬 접속 스프링으로서 간주된다. 그 스프링은 특정 열적 사이클링 상황에 의거하여 그들 자신을 최적으로 조정할 수 있으며, 그에 따라 두번째의 바람직한 메카니즘을 제공한다. 그러한 조정은, 기판으로부터 반도체로의 매 접속마다 다르다. 즉, 솔더볼과 스트레스 완충 소자의 매 조합마다 다르다.
본 발명의 그러한 실시 예에 따른 해법이 종래 기술과 다른 점은, 바람직하게 스트레스 완충 소자가 그 자체로 인접하는 스트레스 완충 소자들과 열 기계적으로 독립적이다라는 사실이다.
I/O 패드의 최상부 및 UBM 아래의 스트레스 완충 소자로는, Al층, Cu층 또는 Al이나 Cu에 상당하게 기반한 합금이 적당하다. 보다 바람직하게, 그것은 적어도 0.5미크론, 보다 바람직하게는 적어도 1.0미크론의 두께를 갖는다. Al 또는 Cu를 이용하면 상호 접속 구조체의 제조와 호환성을 갖는다. 또한, 상당한 두께를 가진 그러한 층을 이용하면 각 I/O 패드가 반도체 기판에 수직한 방향 및 측방향으로 스트레스를 흡수할 수 있게 된다.
Al층을 적용하는 또 다른 장점은, 통상적으로 NiAu로 된 UBM이 마스크 단계가 없는 무전해 침착 프로세스에 적용될 수 있다는 것이다. 마스크 단계는 패키징 프로세스 중 가장 비싼 단계이다.
또 다른 측면은, 독립적인 버퍼 소자를 가진 본 발명의 실시 예에 따른 구조가 스트레스 완충 수단에 있어서의 재 분산과 조합하여 사용하는데 적합할 것 같지 않다는 사실이다. 그러한 재분산 트랙은 패시베이션층에 대한 추가적인 접속을 제공하며, 기판에 대한 접속과 조합되면 솔더볼을 수용하는 범프 패드와 재분산 트랙간의 접속이 이루어지지 않게 된다.
상술한 바와 같이, 본 발명의 일부 실시 예에서는, 개별적이고 열 기계적인 별도의 스트레스 완충 수단이 각 I/O 패드마다 제공되는 것이 바람직하다. 그러나, 서로 인접하게 배열된 여러개의 솔더볼을 포함하는 그룹에 대해 하나의 스트레스 완충 수단을 사용하거나 추가 접속층에 의해 다수의 솔더볼에 대해 스트레스 완충 소자를 상호 접속하는 것을 배제하는 것은 아니다. 특히, 이것은 반도체의 중심 라인 근처에 배치된 솔더볼에 대해 달성된다. 그래서, 다수의 열 기계적으로 아주 단순한 솔더볼의 이러한 접속 및 고착이 재분산을 실행할 수 있게 할 것으로 보인다.
바람직하게, 전기적으로 도전성인 재질의 스트레스 완충 소자가 이용되어, 사실상 I/O 패드에 솔더볼을 전기적으로 접속시키는 기능이 발생된 스트레스를 흡수하는 기능과 조합된다. 스트레스 완충 소자가 패터닝된 개별 소자이기 때문에, 이것은 어떠한 쇼트-회로 문제도 나타내지 않는다.
바람직하게, 스트레스 완충 수단과 솔더볼은, 유사한 탄성, 가소성 및 열적 팽창 계수를 갖도록 선택된다. 영률(Young's modulus)의 경우, 그 둘은 10-100GPa, 바람직하게는 20-80GPa, 보다 바람직하게는 25-75GPa의 계수를 가진것이 바람직하다. 가소성 값에 대해 유사한 효과가 획득되는데, 그 둘에 대한 바람직한 값은 20-250MPa의 가소성 한계(plasticity limit)를 가지며, 이 값의 범위의 폭은 좁은 것이 보다 바람직하다. 20-25 ppm/K의 열적 팽창 계수를 가진 알루미늄 합금(탄성율 60GPa, 가소성 한계 200MPa)과 소위 SAC 솔더(32GPa의 탄성율과 20MPa의 가소성 한계를 가진 주석-은-구리-솔더)의 스트레스 완충 소자의 조합으로 양호한 결과를 획득하였다.
바람직하게, 스트레스 완충 소자는 니켈(이 본딩 재질은 언더범프 금속화부(Underbump metallisation)라고 함)과 같은 솔더를 위한 본딩 재질로 코팅된다. 바람직하게, 니켈은, 특히 SAC와 같은 고-주석 솔더의 이용과 조합하여 상당한 두께를 가진다. 사실, 이 솔더는 Ni를 천천히 용해시키는 경향이 있다. Ni층이 완전히 소모되면, 솔더볼은 더이상 접착되지 않을 것이고, 접속의 수명이 종료된다. 적어도 0.4㎛, 보다 바람직하게는 0.8㎛의 두께를 가진, 심지어는 그보다 더 두꺼운 Ni층에 의해 바람직한 결과가 달성되었다. 이 접속에 있어서, 니켈의 견고성 및 탄성 한계는 알루미늄(합금) 및 솔더의 그것보다 훨씬 높다는 것을 알아야 한다. 예를 들어, 니켈은 161GPa의 탄성율을 가진다.
상기 Ni층은 통상적으로 염제로 도핑되어, 니켈이 용해되는 것을 방지한다. 이를 위해 Ni내에 8%의 바나듐(Vanadium)을 이용할 수 있다. 바람직하게, NiAu 전극의 경우에 5-10%의 인이 첨가된다. 본딩 재질로 된 층의 필요한 두께는, 물론, 솔더볼 및 특정 유형의 폴더(folder)의 직경과, 이용중에 전자 장치가 노출되는 조건에 의존한다.
각 스트레스 완충 소자의 상부층 또는 측면, 적어도 하부 패시베이션층과의 인터페이스를 갖지 않은 측면 부분상에 본딩층이 존재하는 방식으로 본딩층이 제공되는것이 바람직하다. 가시적으로는 솔더가 상기 측면상에서 연장될 수 있는 것으로 결과한다. 이에 따라, 본딩층이 단지 스트레스 완충 소자의 상부측상에만 존재하는 경우보다는 솔더와 하부 표면간의 콘택트의 각도가 달라지게 될 것이다. 보다 바람직한 콘택트의 달라진 각도는 측방향, 즉, 기판과 평행한 방향으로의 솔더볼의 변형에 긍정적인 영향을 미친다.
그러나, 본딩 재질로 전체 스트레스 완충 소자를 코팅하면 소자의 부식에 대한 저항이 증가하게 됨을 알 것이다. 부식문제는 특히 Al에서 빈번하게 발생한다. 본딩 재질에 의해 달성되는 실(seal)은, 예를 들어, 세척 단계와 같은 추가적인 어셈블리 동안 및 이용중에 표면이 노출되는 모든 유형의 환경적 요소와 수분으로부터 강력한 저항성을 제공한다.
스트레스 완충 소자의 상부측과 측면들에 예를 들어 UBM과 같은 본딩 재질을 적용하는 바람직한 방식은 당업자라면 알고 있는 바와 같이 무전해 판금 기술에 의해 이루어진다. 한편, Ni을 적용하기 위해 스퍼터링 기술이 이용될 경우, Ni은 스트레스 완충 소자의 상부측에만 적용된다.
알루미늄 스트레스 완충 소자가 이용될 경우, 명백히 최소 및 최대 두께가 유지될 것이다. Al층이 너무 두꺼우면, 완충층이 너무 연성으로 되어 벗겨지게 될 것이다. Al층이 너무 얇으면, 그 층은 너무 경직되어 또한 벗겨지게 될 것이다. 적절한 범위는 1-5㎛의 두께이다. 명백히, 본 명세서에서 이용된 용어 "두께"는 패시베이션층의 상부측으로부터 연장되는 스트레스 완충 소자의 일부의 두께를 지칭함을 알아야 한다. 당업자에게 명백한 바와 같이, 상기 최대 및 최소값은 이용된 재질에 좌우된다. Al-Mg와 같은 Al의 합금은 일반적으로 보다 경직성이 강하여 훨씬 두꺼운 두께를 필요로 한다. 스트레스 완충 소자가 가능한 다른 물질들로 된 여러개의 서브층(sublayer)를 포함하는 것을 배제하는 것은 아니다.
필요한 팽창 또는 변형과 반도체의 중심 라인으로부터의 스트레스 거리간의 관계 및 그에 따른 스트레스 부하와 반도체의 중심 라인까지의 거리간의 관계의 견지에서, 반도체의 중심 라인까지의 거리가 감소됨에 따라 스트레스 완충 소자의 경직성이 감소되게 함으로써 향상된 신뢰성을 더욱 향상시킬 수 있다. 물론, 이와 같은 변경은 단지 한계 범위내에서만 이용될 수 있다. 그러한 변경은 7*7보다 큰 매트릭스 및/또는 보다 큰 반도체 표면을 가진 칩 사이즈 패키지(chip size package)에 대한 해법을 제공한다.
상술한 바와 같이, 전기적 도전성 및 열 기계적인 개별 스트레스 완충 소자를 이용할 경우에 재분산이 항상 가능한 것은 아니다. 상기에서 설명했던 실시 예와는 달리, 훨씬 간단한 다른 가능성이 존재한다. 즉, 상기 스트레스 완충 소자가 반대 기판이나 보드에 기계적으로 접속되지 않은 경우에는 재분산을 위해 스트레스 완충 소자를 이용할 수 있다. 이것이 의미하는 것은, 그러한 재분산 부분의 종단이 거기에 있는 개구부를 통해 패시베이션층 아래의 금속으로 리드백(lead back)되어야 한다는 것이다.
재분산(상호 접속)에 대한 그러한 이용에 추가하여, 이러한 가능성은, 또한, 예를 들어, 스트레스 완충 소자내의 코일의 정의에 아주 적합하다. Al의 두께로 인해 이층은 이 목적에 아주 적합하게 된다.
완전성을 위해, 니켈로 된 UBM를 이용하면 솔더볼과 스트레스 완충 소자 사이의 평판이 기계적으로 단단하게 됨을 알아야 한다. 본 발명의 그러한 실시 예에 따른 해법은 그러한 단단한 평판없이 직렬 접속된 스프링 시스템(그 경우, 반도체 근처의 스프링은 변형될 수 있음)에 기초하여 기능할 것으로 여겨진다.
특히, WO2005/115679호로부터, 솔더 재질은 개별적인 본딩층을 이용하지 않고 Al에 대해 접착될 수 있다고 알려져 있음을 알 것이다. 이 재질은, 물론, 본 발명과 조합하여 바람직하게 이용될 수 있다. 이러한 이용은, 결국은 추가적인 보호를 제공하기 위해 본딩층이 이용되는 경우에 바람직하다.
본 발명에 따른 CSP-패키지의 중요한 장점은, 솔더볼의 직경이 비례적으로 감소되지 않고도, 패시베이션층 아래의 I/O 패드가 작은 직경을 가질 수 있다는 것이다. 이것은 도면에 보다 상세하게 설명되어 있다. 종래 기술의 해법에 비해, 도 2에 도시된 바와같이, 모든 I/O 패드에 대해 120*120㎛에서 10*10㎛까지의 감소가 가능할 것으로 보인다. 그러므로, 이것은 10배를 초과하는 감소이다.
또한 이 감소로 인해 반도체당 표면적이 감소할 수 있게 되고, 단일 웨이퍼는 배치로부터 더 많은 생성물을 획득할 수 있게 된다. 또한, 이 감소로 인해 CSP내의 솔더볼 아래에 상호 접속 또는 더미 금속과 같은 활성 소자 및/또는 금속 소자를 정의할 수 있게 된다. 도 2의 실시 예에 따른 종래 기술에서 이용된 큰 I/O 패드는 특히 폴리이미드의 약한 본드 때문에 필요했지만, 그것은 하부에 존재하는 활성 소자 및/또는 금속 소자와 조합될 수 없는 기계적 스트레스를 이끈다. 솔더볼의 감소와 조합되지 않은 I/O 패드 감소는 반도체의 이와 같은 사용되지 않은 부분의 바람직한 감소를 제공한다. 결론적으로, 이러한 해법은 이동 전화 및 다른 휴대형 제품에 이용하는데 아주 적합하여 거기에 이용될 수 밖에 없다.
또한, 본 발명에 따른 I/O 패드의 직경은 US2004/0082101의 도 1에 도시된 I/O 패드의 직경보다 작을 것이다. 도전층(18)에 의한 보드와 반도체간의 접속의 적절한 낮은 저항성을 획득하기 위해, 패시베이션층을 통과하는 개구부의 직경은 알맞게 커야만 할 것이다. 사실, 원하는 가요성을 획득하기 위해 가요성의 비도전성 재질에 도전성 파우더가 제공되어 층(18)의 전체적인 전기적 저항성을 증가시킬 것이다. 전체적인 전기적 저항성은, 예를 들어, 알루미늄을 포함하는 본 발명에 따른 스트레스 완충 소자의 전기적 저항성보다 낮을 것이다.
본 발명의 기본적인 사상은 표준 웨이퍼 재질 및 기술과 함께 이용할 수 있는 보다 단순한 패키지 구조를 제공하는 것으로, 그 구조에서는 바람직하게 스트레스 버퍼가 평탄화층으로서 작용하는 제 1 패시베이션층을 이용하여 평탄화된 웨이퍼 표면의 최상부상에 존재하는 알루미늄이다. 제 1 패시베이션층은, 바람직하게, SOG(Spin-On-Glass) 및 그에 후속하는 CMP(Chemical Mechanical Polishing)에 의해 평탄화되는 SiO2로 이루어짐이 바람직하다. 이러한 유형의 평탄화는 실리콘이 없는 활성 영역상에 범프를 배치하는 장점을 가진다. 스트레스 버퍼의 최상부상의 UBM은, 바람직하게, 무전해 NiAu층이다. 솔더볼은 UBM의 최상부상에 간단히 배치된다.
본 발명은 첨부된 도면을 참조하여 이하에서 보다 상세하게 설명될 것이다.
도 1,2,3a 및 3b는 상술한 종래 기술의 알려진 장치를 도시한 도면,
도 4는 바람직한 실시 예에 따른 CSP 패키지의 단면의 일부를 도시한 도면,
도 5 및 도 6은 제 1 패시베이션층의 평탄화가 없는 스트레스 완충층 및 제 2 페시베이션층간의 인터페이스를 나타내는 도면.
도 7 내지 도 9는 본 발명의 실시 예에 따른 패키지의 다른 바람직한 실시 예의 제 1 패시베이션층의 평탄화가 이루어진 스트레스 완충층과 제 2 패시베이션층간의 인터페이스를 나타내는 도면.
도 10은 도 4의 실시 예의 패키지와 유사한 세부를 나타낸 도면.
도면에서의 부품은 축적이나 강조하여 도시된 것은 아니며 본 발명의 원리를 명확하게 도시하도록 배치되었다. 실질적으로 또는 기능적으로 동일하거나 유사한 특징은 동일한 참조 부호가 부여될 것이다.
도 1,2,3a 및 도 3b는 상술한 종래 기술의 장치를 나타낸 도면이다.
도 4는 반도체 기판(52)상에 상호 접속 구조(50)를 포함하는 스트레스 완충 반도체 부품 또는 CSP(Chip Scale Package)를 도시한다. 이 상호 접속 구조(50)는 하나 이상의 금속층을 포함한다. 다수의 I/O 패드(54)가 상호 접속 구조(50)의 금속층들 중의 상부 금속층(61)에 정의된다. 제 1 패시베이션층(56)은 이 상부 금속층(61)의 최상부에 제공된다. 제 1 패시베이션층은 구조체(50)의 활성 영역을 보호하고, I/O 패드(54)를 노출시킨다. 바람직하게, 제 1 패시베이션층(56)은 SiO2를 포함한다. 일반적으로, 실리콘 질화물로 된 추가적인 제 2 패시베이션층(58)이 제 1 패시베이션층(56)의 최상부상에 제공된다. 제 2 패시베이션층(58)은, 바람직하게, 40㎚보다 더 두꺼워서 핀홀(pinhole)을 피한다.
제 1 패시베이션층(56)은 상호 접속 구조체의 일부인, 상부 금속층(610)내의 소자들을 보호한다. 그 구조체 또는 층(61)은 도 5 및 도 6에 도시된 바와 같이 불규칙한 상측을 가진다. 이 불규칙한 상측은 많은 금속층을 가진 상호 접속 구조체(50)를 가진 집적 회로(IC)에서는 흔한 일이다. 특히, 몰딩 화합물, 예를 들어, 글래스-에폭시 재질로 오버몰딩(overmoulding)된 와이어본딩(wirebonded) 칩의 경우, 불규칙한 상측이 바람직하다. 즉, 그것은 몰딩 화합물과 칩간에 보다 양호한 접착을 이끈다. 따라서, 그러한 불규칙한 상부가 CSP에 대해 바람직하지 않은 것도 본 발명의 일부이다. 그러한 개선된 IC내의 상호 접속 구조체(61)는 통상 구리로 이루어지며 이중 다마신으로 알려진 프로세스를 겪는다.
솔더볼(60)은 그 끝에 전극(64)을 구비한 보드(62)에 구조체(50) 또는 다른 전기 소자를 전기적으로 접속시키는 작용을 한다. I/O 패드(54)와 솔더볼(60)은 UBM(70)과 스트레스 완충 소자(74)에 의해 전기적으로 접속된다. UBM(70)의 외측 상부 및 측면-페이싱(facing) 표면은 소위 본드 패드(66)를 형성하여, UBM(70)상에 솔더볼(60)을 배치할 수 있게 해준다.
각 스트레스 완충 소자(74)는 패시베이션층(56,58)의 개구부내에 제공되는 제 1 부분(68)과 제 2 패시베이션층(58)의 표면으로부터 연장되는 제 2 부분(72)으로 구축된다. 제 1 부분(68)은 해당 I/O 패드(54)와 접촉하고, 제 2 부분(72)은 UBM(70)을 통해 해당 솔더볼(60)에 전기적으로 접속된다. 표면(76)에 수평인 방향으로의 제 1 부분(68)의 치수는 제 2 부분(72)의 대응하는 방향으로의 치수보다 훨씬 작다. 이것은 도 4에 명백히 도시되어 있다. 이러한 측면의 주요한 장점은, 적어도 솔더볼(60)의 직경을 조정할 필요없이 상대적으로 작은 I/O 패드(54)를 이용할 수 있다는 것이다. 이러한 현상을 리패시베이션(repasivation)이라 한다. 이것은, I/O 패드(54)가 노출되는 스트레스로 인해, 특히 I/O 패드(54) 아래의 영역이 통상적으로 활성 회로 또는 상호 접속 구조체에 대해 이용될 수 없다는 이유 때문에 바람직하다. I/O 패드의 치수가 감소되면, 도 4의 실시 예의 경우에서 처럼, 반도체 기판(52)의 큰 부분이 효과적으로 이용될 수 있다.
바람직하게, 각 스트레스 완충 소자(74)는 단지 하나의 재질 또는 하나의 부품만으로 구축된다. 그러나, 두 부분들(68,72)이 여러 층으로 구성되는 것도 고려할 수 있는데, 그 경우 각 층은 필요한 특정의 특성에 맞게 조정된다.
솔더볼(60)은 PCB(62)의 전극(64)에 대한 도전성 접속을 형성하여 그와 함께 전자 장치를 형성한다.
반도체(52)의 실리콘의 열적 팽창 계수는 PCB에 대해 이용되는 재질의 열적 팽창 계수보다 훨씬 낮다. 이에 따라, 테스트 동안 및 추가적인 이용동안에 패키지(49)내에 스트레스가 유발된다. 2개 부품의 치수의 견지에서, 이러한 접속과 관련된, 도 4에 도시된 장치 A 및 B에서의 팽창에서 특히 차이가 존재한다. 또한, 이러한 팽창의 차이는 반도체 기판(52)의 중심에 배치된 솔더볼(60)에서보다 반도체 기판(52)의 에지에 제공된 솔더볼(60)에서 더 크다. 그러므로, 열적 스트레스의 문제는 후자의 솔더볼(60)의 경우에서보다 훨씬 작은 부분에 작용한다.
본 발명의 도시된 실시 예에 따르면, 상술한 스트레스는 스트레스 완충 소자(74)에 의해 중화된다. 스트레스 버퍼(74)의 일부분(72)에 의해 스트레스의 상당 부분이 흡수될 것이다. 이것이 의미하는 것은, 하나의 접속 구조체/솔더볼(60)에서의 스트레스가 인접하는 접속 구조체/솔더볼(60)에 전달되지 않는다는 것이다. 이것은, 도 1의 스트레스 완충 수단(22)과 도 2의 스트레스 완충 수단(36,32)와 대조적이다. 다른 한편, 접속 구조체(18,36)(도 1)는 이 경우에 스트레스를 전달할 수 있을 것이다. 본 발명의 도시된 실시 예는, 상술한 바와 같이, 많은 상당한 장점을 제공한다.
전술한 바와 같이, 도 4에 도시된 구성은 직렬 접속된 스트링 세트로서 모델링될 수 있으며, 열적 팽창에서의 차이가 스프링 및 재질의 스트레치(stretch)를 결정하고, 소정 층의 두께는 스프링 특성을 결정한다. 예를 들어 도 4에 있어서, 그 경우에, UBM(70)에 대응하는 상대적으로 경성(stiff)인 스프링이, 솔더볼(60) 및 알루미늄의 스트레스 완충 부분(74)에 각각 대응하는 2개의 상대적으로 연성인 스프링에 접속된다. 각 도면에는 2개의 그러한 스프링 어셈블리만이 도시되지만, (다수의 솔더볼이 이용되는) 실제에 있어서는 명백히 다수의 스프링 어셈블리가 2 방향으로 나란히 제공될 것이다. 본 발명의 도시된 실시 예에 있어서, 하나의 스프링 어셈블리에 있어서의 스프링의 스트레치 및 장력은 다른 스프링 시스템에 있어서의 스트레치와 장력에 영향을 미치지 않는다. 도 1 및 도 2에 도시된 상황에서는, 스프링 어셈블리의 스프링들 중 한 스프링에 있어서의 비교적 상당한 스트레치 및 장력이 인접 스프링 어셈블리에 있어서의 증가된 스트레치 및 장력에 기여할 수 있다.
도 2에 도시된 알려진 해법과 관련하여, UBM(36)이 본드 패드(40)와 패시베이션층(34)에 고정된다는 사실에 입각하여, 스트레스 완충층(32)의 상대적인 변형에 의해 반도체에 대한 UBM(36)의 상대적인 움직임 및 변형이 단지 부분적으로 결정됨을 알아야 한다. 결국, UBM(36)은 I/O 패드를 통해 반도체에 고정되고, 그 결과 UBM(36)의 모자 모양의 상대적 움직임 및/또는 변형이 감소된다.
바람직하게, UBM(70)은 니켈이며, 0.15-5의 범위내의 두께 d1을 가진다. 니켈은, 바람직하게, 무전해 도금 프로세스에 의해 적용된다. 결과적으로, 스트레스 버퍼(74)의 일부(72)의 측면들이 코팅된다. 이것은, 스트레스 버퍼(74)의 부식에 대한 보호와 솔더볼(60)의 콘택트(α)의 바람직한 각도를 획득하는 것과 관련하여 바람직하다.
바람직하게, 각 스트레스 완충 소자(74)는 알루미늄 합금으로 이루어진다. 실험은, 2,5㎛의 스트레스 버퍼(74)의 일부(72)의 두께(d2)와 0.5% 구리를 포함하는 알루미늄 합금을 이용하여 양호한 결과가 획득될 수 있음을 보여주었다. 바람직하게, 상기 두께(d2)는 1과 5㎛ 사이의 범위를 갖는다.
바람직하게, 각 솔더볼(60)마다 개별적인 스트레스 완충 소자(74)가 이용되는데, 그 경우, 하나의 솔더볼(60) 및 그 하부의 접속 구조체(61)에 있어서의 스트레스는 인접하는 솔더볼(60) 및 스트레스 완충 소자(74)에 전달되지 않는다. 그러나, 전술한 바와 같이, 다수의 인접한 스트레스 완충 소자들(74)을, 그들 사이에 제공된 접속층을 통해 접속시킴에 의해 인접 솔더볼(60) 그룹에 대해 열 기계적으로 상호 접속된 스트레스 완충 소자(74)를 이용하는 것도 고려될 수 있다(도 4에 도시되지 않음). 국부적으로 낮은 열적 스트레스의 견지에서, 특히, 이 시스템은 반도체 기판(52)의 중심 라인 근처에 존재하는 솔더볼(60)을 위해 이용될 수 있다.
스트레스 완충 소자(74)는 부드럽거나 평탄한 표면을 가진 제 2 패시베이션층(58)상에서 최상으로 기능한다는 다른 장점도 있다. 그렇지 않을 경우, 스트레스 완충 소자(74)의 일부(72)와 제 2 패시베이션층(58) 사이의 인터페이스와, 하부 접속 구조체(61)와 제 1 패시베이션층(56) 사이의 인터페이스에 위험한 스트레스 집중이 구축되어, 그들 각각이 크랙을 발생할 수 있다. 제 2 패시베이션층이 제 1 패시베이션층(56)의 만곡 및 거칠기를 따르기 때문에, 제 2 패시베이션층(58)에 면해있는 제 1 패시베이션층(56)의 표면이 부드럽고 평탄하게 되도록 처리되거나 침착되는 것이 바람직하다. 제 1 패시베이션층(56)에 그러한 상부 표면을 제공하기 위해, 주 재질로서 SiO2를 이용하여 제 1 패시베이션층(56)을 침착할 때 이하의 프로세스들, 즉, 테트라 에틸 오르소 실리케이트(tetraethylorthosilicate)의 침착, HDP에 의한 침착, SOG에 의한 침착 중 적어도 하나를 이용하는 것이 바람직하다. SiO2보다 낮은 유전 상수를 가진 재질의 침착을 이용하여 기생 커패시턴스를 제한하는 것이 가능하다. 제 1 패시베이션층(56)의 표면의 거칠기를 추가로 낮추기 위해, CMP 기술을 이용하여 제 1 패시베이션층(56)의 부드러운 상부 표면을 획득하도록 제 1 패시베이션층(56)을 처리한다. 그 결과, 스트레스 완충 소자(74)와 제 2 패시베이션층(58)간의 인터페이스의 거칠기는 금속 소자(61)와 제 1 패시베이션층(56)들간의 인터페이스의 거칠기보다 낮아지게 된다.
도 5 및 도 6에는, 제 1 패시베이션층의 평탄화없이 스트레스 완충층 및 제 2 패시베이션층간의 인터페이스를 나타낸 도면이 도시된다.
도 7 내지 도 9에는 본 발명에 따른 패키지의 다른 바람직한 실시 예의 평탄화된 제 1 패시베이션층을 가진 스트레스 완충층과 제 2 패시베이션층간의 인터페이스를 나타낸 도면이 도시된다.
도 10은 도 4의 실시 예의 CSP 패키지와 유사한 세부 사항을 나타낸 도면이다. 본 발명의 방법의 바람직한 실시 예의 세부 사항은 이하에서 도 5 내지 도 10를 참조하여 설명할 것이다.
BUMA(Bump on Active)층이라고 하는 스트레스 완충층(74)은 IC 처리된 웨이퍼(52)의 최상부상에 침착된다. 그 웨이퍼(52)의 표면은 패시베이션층(56,58)에 있어서의 크랙을 피하기 위해 임의 정도로 평탄화된다. BUMA층(74) 아래의 층 스택은 2개층의 일부분에서 평탄화될 수 있다. 즉, 제조 단계 동안에 평탄화 단계가 실행된다. BUMA층(74)은 알루미늄이지만 구리 또는 알루미늄-구리와 같은 합금으로 제조될 수도 있다.
표면 거칠기는, 주로, SiO2의 격리층(56)의 침착 또는 처리 방식 및 최종 금속층(54,61)의 구조체에 의해 발생된다.
웨이퍼(52)가 평탄화되지 않으면, 상부의 BUMA층(74)은 TMCL동안에 범프(60)에 강한 충격을 줄것이며, 도 5에 화살표로 도시된 바와 같이, 웨이퍼(52)의 표면으로 부분적으로 드롭(drop)될 것이다. BUMA층(74)의 댐핑 효과로 인해, 웨이퍼(52)의 표면에 일대일로 그 충격이 전달되지 않을 것이지만, BUMA층(74) 아래의 SiO2의 패시베이션층(56)과 Si3N4의 패시베이션층(58)을 깨트리기(crack)에 충분한 힘이 여전히 존재한다. 그러한 크랙의 경우, 최상부 금속화부분이 손상을 입을 것이다. 도 6에는 그러한 패키지의 x-단면이 도시된다. 그것은 BUMA층(74)을 침착시키기 위해 Si3N4의 제 2 패시베이션층(58)의 불량 표면을 나타낸다. 또한, 상호 접속 트레이스(61)의 최종 금속층의 Al 파일(pile)들간에 BUMA층(74)을 침착하는 것은 어렵다.
표면 거칠기를 피하기 위해, SiO2 격리층, 즉, I/O 패드(54)와 상호 접속 트레이스(61)의 최종 금속층 위의 제 1 패시베이션층(56)은, 다른 방식, 예를 들어, HDP에 의한 SiO2의 침착, SOG를 이용한 SiO2의 침착, 플라즈마 TEOS를 이용한 SiO2의 침착과 그 다음의 CMP에 의한 평탄화에 의해 본 발명에 따라 침착되고 처리된다.
제 1 패시베이션층(56), 즉, 최소한의 평탄화를 필요로 하는 실리콘 산화물층(56)이 실리콘 질화물로 된 제 2 패시베이션층(58)로 커버된다. 바람직하게, 이 층(58)은 핀홀을 보다 잘 피하기 위해 400㎚보다 두꺼워야 한다. 보드 레벨 테스트에서의 기계적 탑재동안에 질화물층(58)은 매우 강하고, 상당한 힘에 견딜 수 있다.
평탄화 정도는 최종 금속(54,61)의 최상부상에 침착된 PLOX(Plasma Oxid)층(55)이 최상부상에 SiO2를 HDP 침착한 경우에 달성될 것이다. 도 7 및 도 8에서 개략적인 도면 및 x-단면을 볼 수 있을 것이다. 따라서, 도 7 및 도 8은 HDP에 의해 달성되는 특정한 정도의 평탄화를 보여준다. 제 2 패시베이션층(58)의 표면이 아직 평탄한 것은 아니며, 제 2 패시베이션층(58)의 패시베이션 표면에 충격력이 뒤따를 것이다. 이것은 도 7에 화살표로 도시된다. 패시베이션 표면의 경사는 대략 45도인 것이 바람직하다.
평탄화의 다른 방식은 SOG로서, INS(61)(INS = 제 2 상호 접속)로 표시된 도 9의 최종 금속층(61)들 간의 공간은 SOG에 의해 SiO2로 충진된다. 도 9에는 SOG에 의해 평탄화된 x-단면이 도시된다. 도 9에 따르면, 이 방법의 평탄화에 있어서, 최종 금속층(61)은 우선 제 1 PLOX층(55)으로 커버된다. 이러한 제 1 PLOX층(55)은 표면이 SiO2일 수 있는 웨이퍼의 최상부 표면에 대한 컨택트를 가질 수 있다. 도 9에서 알 수 있는 바와 같이, 제 1 PLOX층(55)은 웨이퍼(52)상의 SiO2 표면 상의 최종 금속층(61)에 의해 생성된 구조체와 대략 동일한 거칠기를 가진다. 제 2 단계에서, PLOX로 커버된 최종 금속층(61)들간의 갭은 SOG에 의해 SiO2(56A)로 충진된다. SiO2층(56A)은 도 9에 흑색으로 표시된다. 갭을 충진하는 이러한 방식은 거칠기가 거의 없는 비교적 부드러운 전체 표면을 만든다. 이 표면은 제 2 PLOX층(57)으로 커버되고, 그에 따라 도 9에 도시된 바와 같이 부드럽게 된다. 제 1 PLOX층(55)과, SiO2층(56A)과 제 2 PLOX층(57)이 제 1 패시베이션층(56)을 구축한다. 도 9에 도시된 바와 같이, 제 1 패시베이션층(56)의 제 2 PLOX층(57)의 최상부상에 Si3N4의 제 2 패시베이션층(58)이 침착된다. 제 2 패시베이션층(58)은, 도 9에 도시된 바와 같이, BUMA층(74)에 양호하고 부드러운 토대(fundament)를 제공한다.
웨이퍼 표면, 특히 패시베이션층(56)을 평탄화하기 위한 최선의 방법은 CMP로서, 거기에서는 최종 금속층(61) 위의 SiO2층(56)이 완벽하게 평탄화되며, 이것은 CMP에 의한 제 1 패시베이션층(56)의 평탄화된 x-단면을 도시한 도 10으로부터 알 수 있을 것이다. CMP에 의한 평탄화의 경우에, 드롭 및 TMCL에 의해 유도된 충격력이 제 2 패시베이션층(58)의 평탄 표면에 쉽게 가해질 수 있다.
비록 패키지를 전기적으로 접속시키기 위한 예시적인 실시 예에서 솔더볼이 이용되지만, 솔더볼을 포함하지 않은 패키지, 예를 들어, 리드프레임(leadframe)에 대한 배선 접속을 포함하는 보다 일반적인 패키지에 있어서 본 발명에 따른 스트레스 완충 소자를 이용할 수 있을 것이다. 이것의 장점은 스트레스 완충 수단을 제공하는데 이용되는 프로세스가 제조소내의 여러 유형의 패키지에 대해 이용될 수 있다는 데 있다.
본 발명이 도면 및 상술한 설명에서 상세하게 도시되고 설명되었지만, 그러한 도시 및 설명은 예시적인 것일 뿐 제한을 위한 것은 아니며, 본 발명은 개시된 실시 예에 국한되지 않는다. 청구된 본 발명을 실시하는데 있어서 당업자라면, 도면, 개시 내용 및 첨부된 특허청구범위의 교시로부터, 개시된 실시 예의 다른 변형을 이해하고 달성할 수 있을 것이다.
청구범위에 있어서, 용어 "포함"은 임의의 다른 소자나 단계들을 배제하는 것이 아니며, 단수형이 복수개를 배제하는 것도 아니다. 단일 소자 또는 다른 단위는 청구범위에 설명된 여러 아이템의 기능을 충족시킬 것이다. 특정 방식이 서로 다른 종속 청구항에 기술된다 해도, 이 방식의 조합이 장점을 제공하는데 이용될 수 없음을 나타내는 것은 아니다.
청구범위에서의 임의의 참조 부호는 범주를 제한하기 위한 것으로 이해되어서는 안된다.

Claims (15)

  1. 스트레스 완충 반도체 부품으로서,
    반도체 기판(52)에 정의된 복수의 디바이스와, 상기 반도체 기판상의 하나 이상의 금속층내에 정의되고 상기 하나 이상의 금속층들 중의 상부 금속층의 최상부상의 패시베이션층(56,58)에 의해 보호되는 상호 접속 구조체를 포함하는 전기 회로 - 상기 패시베이션층(56,58)은 상기 전기 회로에 전기적으로 접속된 I/O 패드(54)를 부분적으로 노출시킴 - 와,
    상기 I/O 패드(54)상의 스트레스를 흡수하도록 구성된 스트레스 완충 소자(74)와,
    상기 스트레스 완충 소자(74)에 전기적으로 접속된 UBM(UnderBump Metallization)(70)을 포함하되,
    상기 스트레스 완충 소자(74)와 패시베이션층(56,58)간의 인터페이스의 거칠기는 상기 상부 금속층(61)과 상기 패시베이션층(56,58) 사이의 인터페이스의 거칠기보다 낮은 것을 특징으로 하는
    스트레스 완충 반도체 부품.
  2. 제 1 항에 있어서,
    상기 상부 금속층(61)으로부터 먼쪽으로 면해있는 패시베이션층(56,58)의 상측이 상기 상부 금속층(610)쪽으로 면해있는 상기 패시베이션층(56,58)의 하측보다 평탄함을 특징으로 하는
    스트레스 완충 반도체 부품.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 패시베이션층(56,58)은 상기 상부 금속층(61)과 접촉하는 제 1 층(56)과 상기 제 1 층(56)의 상측으로부터 연장되는 제 2 층(58)을 포함하는 것을 특징으로 하는
    스트레스 완충 반도체 부품.
  4. 제 3 항에 있어서,
    상기 제 1 층(56)은 상기 스트레스 완충 소자(74)와 상기 패시베이션층(56,58)간의 인터페이스의 거칠기를 낮추는 거칠기 저하 또는 평탄화층으로서 작용하는 것을 특징으로 하는
    스트레스 완충 반도체 부품.
  5. 제 1 항에 있어서,
    상기 I/O 패드의 개수는 7×7 어레이를 초과하는
    스트레스 완충 반도체 부품.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 전기 회로는 디지털 신호 프로세서(DSP)를 포함하는
    스트레스 완충 반도체 부품.
  7. 제 1 항에 있어서,
    상기 상호 접속 구조체는 로우-K 재질의 유전층을 포함하는
    스트레스 완충 반도체 부품.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 복수의 디바이스 중 적어도 하나는 최대 65㎚의 채널 길이를 가진 트랜지스터인
    스트레스 완충 반도체 부품.
  9. 제 1 항, 제 2 항, 제 5 항 또는 제 7 항 중 어느 한 항에 있어서,
    상기 UMB상에 솔더볼을 구비한
    스트레스 완충 반도체 부품.
  10. 제 1 항, 제 2 항, 제 5 항 또는 제 7 항 중 어느 한 항에 있어서,
    상기 전기 회로는 오디오 회로로서, 오디오 신호를 수신하고 증폭하는 회로를 포함하는
    스트레스 완충 반도체 부품.
  11. 보드(62)와,
    제 10 항의 스트레스 완충 반도체 부품을 포함하되,
    상기 스트레스 완충 반도체 부품은 솔더볼(60)을 통해 상기 보드(62)에 전기적으로 접속되는
    어셈블리.
  12. 스트레스 완충 반도체 부품을 제조하는 방법으로서,
    반도체 기판(52)에 복수의 디바이스를 가진 전자 회로와, 반도체 기판(52)의 최상부상에 하나 이상의 금속층을 포함하는 상호 접속 구조체 - 상기 금속층들 중 상부 금속층에는 I/O 패드가 정의됨 - 를 정의하는 단계와,
    상기 I/O 패드를 적어도 부분적으로 노출시키면서 상기 상부 금속층(61)상에 패시베이션층(56,58)을 제공하는 단계와,
    상기 I/O 패드(54)의 적어도 일부와 상기 패시베이션층(56,58)의 적어도 일부 상에 스트레스 완충 소자(74)를 제공하는 단계를 포함하되,
    상기 스트레스 완충 소자(74)와 상기 패시베이션층(56,58)간의 인터페이스의 거칠기가 상기 상부 금속층(61)과 상기 패시베이션층(56,58)간의 인터페이스의 거칠기보다 낮도록 하는 방식으로 상기 패시베이션층(56,58)이 제공되는
    스트레스 완충 반도체 부품 제조 방법.
  13. 제 12 항에 있어서,
    상기 상부 금속층(61)으로부터 먼쪽으로 면해있는 패시베이션층(56,58)의 상측을 상기 상부 금속층(61)쪽으로 면해있는 상기 패시베이션층(56,58)의 하측보다 평탄하게 하는 단계를 포함하는
    스트레스 완충 반도체 부품 제조 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 패시베이션층(56,58)에 상기 상부 금속층(61)과 접촉하는 제 1 층(56)과 상기 제 1 층(56)의 상측으로부터 연장되는 제 2 층(58)을 제공하는 단계를 포함하는
    스트레스 완충 반도체 부품 제조 방법.
  15. 제 14 항에 있어서,
    테트라 에틸 오르소 실리케이트(tetraethylorthosilicate)의 침착, 고밀도 플라즈마, 스핀-온-글래스(spin-on-glass), 화학 기계적 연마 중 적어도 하나의 방법에 의해, 전체 반도체 기판(52) 위에 상기 제 1 층(56)을 침착하고/하거나 평탄화하는 단계를 더 포함하는
    스트레스 완충 반도체 부품 제조 방법.
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