KR101127836B1 - 박막트랜지스터 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 마스크 공정 수를 절감할 수 있는 박막트랜지스터 기판의 제조 방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 기판의 제조방법은 기판 상에 게이트 금속막과 투명도전막을 적층하는 단계와; 상기 게이트 금속막과 상기 투명 도전막을 패터닝하여 게이트라인, 게이트전극, 상기 게이트 라인과 접속되는 게이트패드 및 데이터패드를 포함하는 게이트패턴들과 화소전극을 제1 마스크 공정으로 형성하는 단계와; 상기 게이트패턴들과 화소전극이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 제2 마스크 공정으로 형성하는 단계와; 상기 게이트 절연 패턴을 마스크로 상기 게이트 패드, 상기 데이터 패드 및 상기 화소 전극의 게이트 금속막을 패터닝하여 상기 게이트 패드, 데이터 패드 및 화소전극의 투명 도전막을 노출시키는 단계와; 상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 상기 데이터 패드와 접속되는 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴을 형성하는 제3 마스크 공정으로 형성하는 단계와; 상기 반도체 패턴의 채널 내의 활성층을 산소 또는 질소 플라즈마 중 어느 하나에 노출시킴으로써 상기 반도체 패턴이 노출된 활성층 상에 반도체 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 종래 액정표시패널을 나타내는 사시도이다.
도 2는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 3은 도 2에 도시된 박막트랜지스터 기판을 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절단하여 도시한 단면도이다.
도 4a 및 도 4b는 도 2 및 도 3에 도시된 박막트랜지스터 기판의 제1 마스크 공정을 나타내는 평면도 및 단면도이다.
도 5a 및 도 5b는 도 2 및 도 3에 도시된 박막트랜지스터 기판의 제2 마스크 공정을 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b는 도 2 및 도 3에 도시된 박막트랜지스터 기판의 제3 마스크 공정을 나타내는 평면도 및 단면도이다.
도 7a 내지 도 7c는 도 6a 및 도 6b에 도시된 제3 마스크 공정을 상세히 설명하기 위한 단면도이다.
도 8은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면 도이다.
도 9a 내지 도 9d는 도 8에 도시된 박막트랜지스터 기판의 제2 마스크 공정을 상세히 나타내는 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 게이트 라인 104 : 데이터 라인
106 : 게이트전극 108 : 소스전극
110 : 드레인전극 112 : 게이트절연막
114 : 활성층 116 : 오믹접촉층
118 : 보호막 120 : 반도체 보호막
122 : 화소전극 128 : 스토리지전극
140 : 스토리지캐패시터 150 : 게이트패드
160 : 데이터패드 170 : 투명도전막
172 : 게이트금속막
본 발명은 박막트랜지스터 기판의 제조방법에 관한 것으로, 특히 공정을 단순화시킬 수 있는 박막트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 도 1에 도시된 바와 같이 액정(76)을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 기판(70) 및 칼러 필터 기판(80)을 구비한다.
칼라 필터 기판(80)에는 빛샘 방지를 위한 블랙 매트릭스(68)와, 칼러 구현을 위한 칼러 필터(62), 화소 전극(72)과 수직전계를 이루는 공통전극(64)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 칼라 필터 어레이가 상부기판(11) 상에 형성된다.
박막 트랜지스터 기판(70)에는 서로 교차되게 형성된 게이트라인(82) 및 데이터라인(74)과, 그들(82,74)의 교차부에 형성된 박막트랜지스터(58)와, 박막트랜지스터(58)와 접속된 화소 전극(72)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함하는 박막트랜지스터 어레이가 하부기판(1) 상에 형성된다.
이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다.
따라서, 본 발명의 목적은 마스크 공정 수를 절감할 수 있는 박막트랜지스터 기판의 제조 방법을 제공하는 것이다.
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상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 기판 상에 게이트 금속막과 투명도전막을 적층하는 단계와; 상기 게이트 금속막과 상기 투명 도전막을 패터닝하여 게이트라인, 게이트전극, 상기 게이트 라인과 접속되는 게이트패드 및 데이터패드를 포함하는 게이트패턴들과 화소전극을 제1 마스크 공정으로 형성하는 단계와; 상기 게이트패턴들과 화소전극이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 제2 마스크 공정으로 형성하는 단계와; 상기 게이트 절연 패턴을 마스크로 상기 게이트 패드, 상기 데이터 패드 및 상기 화소 전극의 게이트 금속막을 패터닝하여 상기 게이트 패드, 데이터 패드 및 화소전극의 투명 도전막을 노출시키는 단계와; 상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 상기 데이터 패드와 접속되는 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴을 형성하는 제3 마스크 공정으로 형성하는 단계와; 상기 반도체 패턴의 채널 내의 활성층을 산소 또는 질소 플라즈마 중 어느 하나에 노출시킴으로써 상기 반도체 패턴이 노출된 활성층 상에 반도체 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 화소전극은 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 라인과 상기 데이터 라인이 교차하여 마련된 화소영역에 형성된 상기 투명도전막과, 상기 투명 도전막의 일측 상에 형성되는 상기 게이트 금속막을 포함하는 것을 특징으로 한다.
상기 반도체패턴과 게이트절연패턴을 제2 마스크 공정으로 형성하는 단계는 상기 게이트패턴보다 상대적으로 넓은 폭으로 상기 게이트패턴을 따라 상기 반도체패턴과 게이트절연패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체패턴과 게이트절연패턴을 제2 마스크 공정으로 형성하는 단계는 상기 게이트 패턴들과 화소전극이 형성된 기판 상에 게이트 절연막, 제1 및 제2 반도체층을 순차적으로 적층하는 단계와; 상기 게이트 절연막, 제1 및 제2 반도체층을 패터닝하여 동일 패턴의 게이트 절연패턴, 활성층 및 오믹접촉층을 형성하는 단계와; 상기 게이트 절연패턴을 마스크로 이용하여 상기 게이트 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체패턴과 게이트절연패턴을 제2 마스크 공정으로 형성하는 단계는 상기 게이트 패턴들과 화소전극이 형성된 기판 상에 게이트 절연막, 제1 및 제2 반도체층을 순차적으로 적층하는 단계와; 상기 제2 반도체층 상에 부분 노광 마스크를 이용하여 단차진 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막, 제1 및 제2 반도체층을 패터닝하여 게이트 절연패턴, 활성층 및 오믹접촉층을 형성하는 단계와; 상기 포토레지스트 패턴을 에싱하는 단계와; 상기 에싱된 포토레지스트 패턴을 이용하여 박막트랜지스터의 활성층 및 오믹접촉층을 제외한 노출된 활성층 및 오믹접촉층을 제거하는 단계와; 상기 게이트 절연패턴을 마스크로 이용하여 상기 게이트 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
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상기 박막트랜지스터 기판의 제조방법은 게이트라인과 게이트 절연패턴을 사이에 두고 중첩되며 상기 화소전극과 접속되어 스토리지캐패시터를 이루는 스토리지 전극을 제3 마스크 공정에서 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 9d를 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명의 제1 실시 예에 따른 액정표시패널의 박막트랜지스터 기판을 나타내는 평면도이고, 도 3은 도 2에서 선Ⅰ-Ⅰ',Ⅱ-Ⅱ', Ⅲ-Ⅲ'를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 2 및 도 3에 도시된 박막트랜지스터 기판은 하부 기판(101) 위에 게이트 절연패턴(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인 (104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역(105)에 형성된 화소 전극(122)과, 박막 트랜지스터(130)의 채널을 보호하는 반도체 보호막(120)과, 화소전극(122)과 게이트라인(102)의 중첩부에 형성된 스토리지 캐패시터(140)와, 게이트 라인(102)에서 연장된 게이트 패드(150)와, 데이터 라인(104)에서 연장된 데이터 패드(160)를 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역(105)을 정의한다.
박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)에 접속된 드레인 전극(110)을 구비한다. 또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연패턴(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 반도체패턴(114,116)을 구비한다.
게이트전극(106)과 게이트라인(102)을 포함하는 게이트패턴은 투명도전막(170)과, 그 투명도전막(170) 상에 게이트금속막(172)이 적층된 구조로 형성된다.
반도체패턴은 소스전극(108)과 드레인전극(110) 사이의 채널을 형성하고, 게이트절연패턴(112)을 사이에 두고 게이트패턴과 부분적으로 중첩되게 형성된 활성층(114)을 구비한다. 그리고, 반도체패턴은 활성층(114) 위에 형성되어 스토리지전극(128), 소스전극(108) 및 드레인전극(110)과 오믹접촉을 위한 오믹접촉층(116) 을 추가로 구비한다.
반도체 보호막(120)은 소스 전극(108) 및 드레인 전극(110) 사이에 채널을 형성하는 활성층(114) 상에 산화실리콘(SiOx) 또는 질화실리콘(SiNx)으로 형성된다. 이 반도체 보호막(120)은 소스 전극(108) 및 드레인 전극(110) 사이의 채널을 이루는 활성층(114)이 노출되는 것을 방지한다. 또한, 반도체 보호막(120)은 게이트 절연패턴(112)을 사이에 두고 게이트라인(102)을 따라 형성되는 활성층(114)이 노출되는 것을 방지한다.
화소 전극(122)은 박막 트랜지스터(130)의 드레인 전극(110)과 직접 접속되어 화소 영역(105)에 형성된다. 화소전극(122)은 화소영역(105)에 형성된 투명도전막(170)과, 반도체 패턴과 중첩되는 영역의 상기 투명도전막(170) 상에 형성되는 게이트금속막(172)으로 형성된다. 화소 전극(122)의 게이트 금속막(172)은 도전율이 상대적으로 높아 투명 도전막(170)의 저항성분을 보상한다.
이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 칼라 필터 기판과 박막트랜지스터 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(105)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(140)는 게이트라인(102)과, 그 게이트라인(102)과 게이트절연패턴(112), 활성층(114) 및 오믹접촉층(116)을 사이에 두고 중첩되며 화소전극(122)과 접속된 스토리지전극(128)으로 구성된다. 이러한 스토리지 캐패시터(140) 는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트라인(102)에 공급한다. 이러한 게이트 패드(150)는 게이트라인(102)으로부터 신장된 투명도전막(170)이 노출된 구조로 형성된다.
데이터패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터라인(104)에 공급한다. 이러한 데이터패드(160)는 투명 도전막(170)과, 그 투명 도전막(170) 상에 데이터라인(104)과 중첩되는 영역에 형성되는 게이트 금속막(172)으로 형성된다. 이 데이터 패드(160)의 게이트 금속막(172)은 도전율이 상대적으로 높아 투명 도전막(170)의 저항성분을 보상한다. 이러한 데이터 패드(160)의 게이트 금속막(172)과 데이터라인(104) 사이에는 게이트절연패턴(112), 활성층(114) 및 오믹접촉층(116)이 형성된다.
도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(101) 상에 화소전극(122)과; 2층 구조의 게이트 라인(102), 게이트 전극(106),게이트 패드(150), 데이터패드(160)를 포함하는 게이트패턴이 형성된다.
이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명도전막(170)과 게이트금속막(172)이 순차적으로 형성된다. 여기서, 투명도전막(170)은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)등과 같은 투명도전성물질이 이용되고, 게이트금속막(172)은 알루미늄/네오듐(AlNd)을 포함하는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu), 크롬(Cr), 탄탈(Ta), 티타늄(Ti) 등과 같은 금속이 이용된다. 이어서, 투명도전막(170)과 게이트 금속층(172)이 제1 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 2층 구조의 게이트 라인(102) 및 게이트 전극(106)과; 게이트금속막(172)을 포함하는 게이트 패드(150), 데이터패드(160) 및 화소전극(122)이 형성된다.
도 5a 및 도 5b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b에 도시된 바와 같이 제2 마스크공정으로 게이트패턴이 형성된 하부기판(101) 상에 게이트절연패턴(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.
이를 위해, 게이트패턴이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막과 제1 및 제2 반도체층이 순차적으로 형성된다. 여기서, 게이트 절연막의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 이어서, 제1 및 제2 반도체층과 게이트절연막이 제2 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 게이트라인(102) 및 게이트전극(106)과 중첩되는 게이트절연패턴(112)과, 그 게이트절연패턴(112) 상에 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.
그런 다음, 게이트 절연 패턴(112)을 마스크로 이용하여 데이터패드(160), 게이트패드(150) 및 화소전극(122)의 노출된 게이트 금속막(172)이 제거됨으로써 데이터패드(160), 게이트패드(150) 및 화소전극(122)에 포함된 투명도전막(170)이 노출된다.
도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이 제3 마스크 공정으로 게이트절연패턴(112)과 반도체패턴이 형성된 하부 기판(101) 상에 데이터라인(104), 소스전극(108), 드레인전극(110), 스토리지전극(128)을 포함하는 데이터패턴과; 소스(108) 및 드레인 전극(110) 사이의 채널을 보호하는 반도체 보호막(120)이 형성된다. 이러한 제3 마스크공정을 도 7a 내지 도 7c를 참조하여 상세히 하면 다음과 같다.
도 7a에 도시된 바와 같이 반도체패턴이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 데이터금속층(109)이 순차적으로 형성된다. 여기서, 데이터금속층(109)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
이 데이터 금속층(109)이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 도 7b에 도시된 바와 같이 스토리지전극(128), 데이터 라인(104), 소스전극(108) 및 드레인 전극(110)을 포함하는 데이터패턴이 형성된다.
그리고, 데이터 패턴을 마스크로 이용한 건식 식각 공정으로 노출된 오믹접촉층(116)이 제거됨으로써 박막트랜지스터(130)의 채널을 이루는 활성층(114)과 게이트라인(102) 상의 활성층(114)이 노출된다.
그런 다음, 노출된 활성층(114) 표면은 도 7c에 도시된 바와 같이 Ox(예를 들어, O2) 또는 Nx(예를 들어, N2) 플라즈마에 노출된다. 그러면, 이온 상태의 Ox 또는 Nx는 활성층(114)에 포함된 실리콘(Si)과 반응함으로써 활성층(114) 상에는 SiO2 및 SiNx 중 어느 하나로 이루어진 반도체 보호막(120)이 형성된다. 특히, 반도체 보호막(120)은 후속공정인 세정공정시 이용되는 세정액 등에 노출되는 채널부의 활성층(114)의 손상을 방지하게 된다.
도 8은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 8을 참조하면, 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판은 도 3에 도시된 박막트랜지스터 기판과 대비하여 게이트라인(102), 데이터 패드(160) 및 스토리지 캐패시터(140)를 제외한 박막트랜지스터(130)에 형성되는 반도체 패턴을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
스토리지 캐패시터(140)는 게이트라인(102)과, 그 게이트라인(102)과 게이트절연패턴(112)을 사이에 두고 중첩되며 화소전극(122)과 접속된 스토리지전극(128)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다. 도 8에 도시된 스토리지 캐패시터(140)는 도 3에 도시된 스토리지 캐패시터에 비해 스토리지 하부 전극인 게이트라인(102)과 스토리지 상부 전극인 스토리지 전극(128) 간의 거리가 가까워 용량값이 상대적으로 크다.
데이터패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터라인(104)에 공급한다. 이러한 데이터패드(160)는 투명 도전막(170)과, 그 투명 도전막(170) 상에 데이터라인(104)과 중첩되는 영역에 형성되는 게이트 금속막(172)으로 형성된다. 이 데이터 패드(160)의 게이트 금속막(172)은 도전율이 상대적으로 높아 투명 도전막(170)의 저항성분을 보상한다. 이러한 데이터 패드(160)의 게이트 금속막(172)은 게이트 절연패턴을 사이에 두고 데이터라인(104)과 중첩된다.
이와 같이, 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판은 반도체 패턴이 게이트 전극과 중첩되는 게이트 절연패턴 상에 형성되므로 반도체 보호막도 채널 영역에만 형성된다.
도 9a 내지 도 9d는 도 8에 도시된 박막트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 단면도이다.
도 9a에 도시된 바와 같이 게이트 패턴이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 게이트 절연막(220), 제1 및 제2 반도체층(222,226)과 포토레지스트막(228)이 순차적으로 형성된다.
그런 다음, 부분 노광 마스크인 제2 마스크가 하부기판(101) 상부에 정렬된 다. 제2 마스크는 투명한 재질인 마스크 기판과, 마스크 기판의 차단 영역에 형성된 차단부와, 마스크 기판의 부분 노광 영역에 형성된 회절 노광부(또는 반투과부)를 구비한다. 여기서, 마스크 기판이 노출된 영역은 노광 영역이 된다. 이러한 제2 마스크를 이용한 포토레지스트막(228)을 노광한 후 현상함으로써 도 9b에 도시된 바와 같이 제2 마스크의 차단부와 회절 노광부에 대응하여 차단 영역과 부분 노광 영역에서 단차를 갖는 포토레지스트 패턴(230)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(230)은 차단 영역에서 형성된 제1 높이를 갖는 포토레지스트 패턴(230)보다 낮은 제2 높이를 갖게 된다.
이러한 포토레지스트 패턴(230)을 마스크로 이용한 건식 식각 공정으로 게이트 절연막(220), 제1 및 제2 반도체층(222,226)이 패터닝됨으로써 동일 패턴의 게이트 절연패턴(112), 활성층(114) 및 오믹접촉층(116)이 형성된다.
이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(230)은 도 9c에 도시된 바와 같이 제거되고, 차단 영역(S2)에 제1 높이(h1)를 갖는 포토레지스트 패턴(230)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(230)을 이용한 식각 공정으로 부분 노광 영역, 즉 박막 트랜지스터(130)의 채널부를 제외한 나머지 영역 상에 형성된 활성층(114) 및 오믹접촉층(116)이 제거된다.
그리고, 반도체 패턴 위에 남아 있던 포토레지스트 패턴(230)은 도 9d에 도시된 바와 같이 스트립 공정으로 제거된다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 제1 마스크공정으로 화소전극과 게이트패턴을 형성하고, 제2 마스크공정으로 반도체패턴을 형성하고, 제3 마스크공정으로 데이터패턴을 형성되어 박막트랜지스터 어레이 기판이 완성된다. 이와 같이 박막트랜지스터 어레이 기판을 리프트 오프 공정 또는 패드 오픈 공정 없이 3마스크공정으로 형성함으로써 구조 및 제조공정이 단순화되고 제조단가를 절감할 수 있음과 아울러 제조수율이 향상된다.
또한, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 박막트랜지스터의 채널과 대응되는 노출된 활성층을 별도의 보호막 없이 반도체 보호막을 이용하여 보호하게 된다. 이에 따라, 종래 보호막을 형성하기 위한 증착장비 또는 코팅장비가 불필요하여 제조비용을 절감할 수 있으며 종래 드레인전극을 노출시키는 콘택홀의 단차부에서 발생되는 화소전극의 오픈을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
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- 기판 상에 게이트 금속막과 투명도전막을 적층하는 단계와;상기 게이트 금속막과 상기 투명 도전막을 패터닝하여 게이트라인, 게이트전극, 상기 게이트 라인과 접속되는 게이트패드 및 데이터패드를 포함하는 게이트패턴들과 화소전극을 제1 마스크 공정으로 형성하는 단계와;상기 게이트패턴들과 화소전극이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 제2 마스크 공정으로 형성하는 단계와;상기 게이트 절연 패턴을 마스크로 상기 게이트 패드, 상기 데이터 패드 및 상기 화소 전극의 게이트 금속막을 패터닝하여 상기 게이트 패드, 데이터 패드 및 화소전극의 투명 도전막을 노출시키는 단계와;상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 상기 데이터 패드와 접속되는 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴을 형성하는 제3 마스크 공정으로 형성하는 단계와;상기 반도체 패턴의 채널 내의 활성층을 산소 또는 질소 플라즈마 중 어느 하나에 노출시킴으로써 상기 반도체 패턴이 노출된 활성층 상에 반도체 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 10 항에 있어서,상기 화소전극은 상기 게이트 절연 패턴을 사이에 두고 상기 게이트 라인과 상기 데이터 라인이 교차하여 마련된 화소 영역에 형성된 상기 투명도전막과, 상기 투명 도전막의 일측 상에 형성되는 상기 게이트 금속막을 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 10 항에 있어서,상기 반도체패턴과 게이트절연패턴을 제2 마스크 공정으로 형성하는 단계는상기 게이트패턴보다 상대적으로 넓은 폭으로 상기 게이트패턴을 따라 상기 반도체패턴과 게이트절연패턴을 형성하는 단계인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 10 항에 있어서,상기 반도체패턴과 게이트절연패턴을 제2 마스크 공정으로 형성하는 단계는상기 게이트 패턴들과 화소전극이 형성된 기판 상에 게이트 절연막, 제1 및 제2 반도체층을 순차적으로 적층하는 단계와,상기 게이트 절연막, 제1 및 제2 반도체층을 패터닝하여 동일 패턴의 게이트 절연패턴, 활성층 및 오믹접촉층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 10 항에 있어서,상기 반도체패턴과 게이트절연패턴을 제2 마스크 공정으로 형성하는 단계는상기 게이트 패턴들과 화소전극이 형성된 기판 상에 게이트 절연막, 제1 및 제2 반도체층을 순차적으로 적층하는 단계와;상기 제2 반도체층 상에 부분 노광 마스크를 이용하여 단차진 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막, 제1 및 제2 반도체층을 패터닝하여 게이트 절연패턴, 활성층 및 오믹접촉층을 형성하는 단계와;상기 포토레지스트 패턴을 에싱하는 단계와;상기 에싱된 포토레지스트 패턴을 이용하여 박막트랜지스터의 활성층 및 오믹접촉층을 제외한 노출된 활성층 및 오믹접촉층을 제거하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
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- 제 10 항에 있어서,상기 게이트라인과 게이트 절연패턴을 사이에 두고 중첩되며 상기 화소전극과 접속되어 스토리지캐패시터를 이루는 스토리지 전극을 상기 제3 마스크 공정에서 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
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