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KR101093241B1 - 반도체 소자의 패턴 형성방법 - Google Patents

반도체 소자의 패턴 형성방법 Download PDF

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KR101093241B1
KR101093241B1 KR1020100128298A KR20100128298A KR101093241B1 KR 101093241 B1 KR101093241 B1 KR 101093241B1 KR 1020100128298 A KR1020100128298 A KR 1020100128298A KR 20100128298 A KR20100128298 A KR 20100128298A KR 101093241 B1 KR101093241 B1 KR 101093241B1
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최재욱
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Abstract

본 발명에서는 격리 패턴들 각각의 측벽에 형성된 스페이서의 두께를 제어하여 노광 해상도보다 좁은 제1 패턴들을 형성할 수 있다. 그리고, 본 발명은 격리 패턴들의 표면을 따라 형성된 제1 보조막의 일부를 식각하여 스페이서들을 형성하기 전, 제1 보조막의 상부에 제1 보조막의 두께보다 큰 폭을 가진 보조 패턴을 형성함으로써 제1 패턴들보다 큰 폭의 제2 패턴을 형성할 수 있다. 또한 본 발명은 보조 패턴에 의해 노출된 제1 보조막의 일부 영역을 식각하여 스페이서들을 형성함으로써, 보조 패턴에 중첩된 스페이서의 폭을 보조 패턴에 중첩되지 않은 스페이서의 폭보다 넓게 형성할 수 있다. 따라서 본 발명은 노광 해상도보다 좁은 스페이서가 불필요한 영역에 형성됨에 따라 수반되는 스페이서들의 제거 공정을 생략할 수 있으므로 하드 마스크 패턴 형성 공정을 단순화시킬 수 있다.

Description

반도체 소자의 패턴 형성방법{Method of manufacturing patterns for a semiconductor device}
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 특히, 노광 해상도 한계를 극복하여 좁은 폭의 제1 패턴과, 제1 패턴의 폭 보다 큰 폭을 가진 제2 패턴을 동일층에 형성할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
플래시 메모리 소자 등의 반도체 소자를 구성하는 패턴들은 다양한 크기로 형성될 수 있다. 플래시 메모리 소자를 예로 들어 설명하면, 플래시 메모리 소자의 메모리 셀 어레이 영역에는 다수의 스트링이 형성된다. 각각의 스트링은 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터, 및 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들로 구성된다. 이 때, 소스 셀렉트 트랜지스터의 게이트는 소스 셀렉트 라인에 연결되고, 드레인 셀렉트 트랜지스터의 게이트는 드레인 셀렉트 라인에 연결되며, 메모리 셀의 게이트는 워드 라인에 연결된다. 소스 셀렉트 라인, 드레인 셀렉트 라인, 및 워드 라인의 일단에는 패드들이 연결된다. 각각의 패드 상에는 각각의 패드와 패드 상부에 형성되는 신호 라인의 전기적인 연결을 위해 콘택 구조가 형성되는데, 이러한 콘택 구조와 패드의 정렬 마진을 위해 패드들은 소스 셀렉트 라인, 드레인 셀렉트 라인, 및 워드 라인보다 넓은 폭으로 형성된다.
한편, 워드 라인들은 소스 및 드레인 셀렉트 라인에 비해 좁은 선폭으로 형성될 수 있다. 특히, 소자의 고집적화를 위해 워드 라인들은 노광 해상도 한계보다 좁은 미세한 선폭으로 형성될 수 있다. 이와 같이 서로 다른 선폭으로 형성되는 워드 라인들, 소스 및 드레인 셀렉트 라인들 및 패드들을 동시에 패터닝하는 경우, 이들을 패터닝할 때 식각 마스크로 이용되는 하드 마스크 패턴들 또한 서로 다른 선 폭으로 형성해야 한다. 특히, 워드 라인과 같이 일부 패턴의 선 폭을 노광 해상도 한계보다 좁게 형성해야 하는 경우, 일부 하드 마스크 패턴들의 선 폭은 노광 해상도 한계보다 좁게 형성해야 한다.
도 1a 내지 도 1l은 노광 해상도 한계보다 미세한 제1 패턴들과 제1 패턴보다 큰 선 폭을 가지는 제2 패턴들을 형성하기 위한 종래 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 제1 영역(A) 및 제2 영역(B, C)을 포함하는 패턴용 물질층(11) 상에 제1 하드 마스크막(13), 세정 보조막(15) 및 제2 하드 마스크막(17)을 형성한다. 이 후, 제2 하드 마스크막(17) 상부에 격리 패턴(partition pattern)들(19)을 형성한다.
패턴용 물질층(11)은 워드 라인, 소스 및 드레인 셀렉트 라인과, 구동 게이트를 구성하는 물질로 이루어진 막일 수 있다. 이러한 패턴용 물질층(11)의 제1 영역(A)은 노광 해상도 한계보다 미세한 폭의 워드 라인이 형성될 영역이고, 제2 영역의 일부는 워드 라인보다 넓은 폭의 소스 또는 드레인 셀렉트 라인이 형성될 셀렉트 라인 영역(B)이고, 제2 영역의 다른 일부는 워드 라인, 소스 및 드레인 셀렉트 라인보다 넓은 폭의 패드들이 형성될 패드 영역(C)으로 정의할 수 있다.
제1 하드 마스크막(13)은 후속에서 패턴용 물질층(11)을 식각할 때 식각 마스크 역할을 하는 막이다. 세정 보조막(15)은 제2 보조막 식각 시 발생한 폴리머(polymer)를 세정하기 위해 제1 하드 마스크막(13)과 제2 하드 마스크막(17) 사이에 형성되어야 하는 막이다.
격리 패턴(19)은 SOC(spin on carbon)막을 포토리소그래피 공정을 이용하여 패터닝함으로써 형성할 수 있다. 제2 영역(B, C) 상에 형성되는 격리 패턴(19)은 더미 패턴으로서, 제1 영역(A) 상에만 격리 패턴들(19)을 형성하기 위해 포토리소그래피 공정을 진행할 경우 발생하는 난반사 문제 및 격리 패턴들(19)을 패터닝하는 과정에서 발생하는 식각 속도의 차이 즉, 디싱(dishing) 현상 등을 개선하기 위한 것이다.
도 1b를 참조하면, 격리 패턴(19)의 표면을 따라 전체 구조 상부에 제1 보조막(21)을 형성한다. 이 때, 제1 보조막(21)은 격리 패턴들(19) 사이의 공간을 매립하지 않도록 형성한다.
이 후, 에치-백(etch back) 등의 식각 공정으로 제2 하드 마스크막(17) 및 격리 패턴(19)이 노출되도록 제1 보조막(21)을 식각하여 격리 패턴(19) 각각의 측벽에 스페이서 (21a)를 형성한다. 스페이서들 (21a) 각각의 폭은 격리 패턴(19)의 측벽에 형성된 제1 보조막의 두께에 의해 결정되므로 노광 해상도 한계보다 좁은 폭으로 형성될 수 있다.
이어서, 격리 패턴들(19)을 제거한다. 이로써, 도 1d에 도시된 바와 같이 스페이서들(21a)에 중첩되지 않은 제2 하드 마스크막(17)의 일부가 노출된다.
도 1e를 참조하면, 제2 영역(B, C) 상에 형성된 스페이서들(21a)을 노출시키되 제1 영역(A) 상에 형성된 스페이서들(21a)을 가리는 제1 포토레지스트 패턴(23)을 제2 하드 마스크(17) 상에 형성한다.
도 1f를 참조하면, 제2 영역(B, C) 상부의 스페이서들(21a)을 제거한다. 이어서, 제1 포토레지스트 패턴(23)을 제거하여 도 1g에 도시된 바와 같이 제1 영역(A) 상부의 스페이서들 (21a)을 노출시킨다.
도 1h를 참조하면, 스페이서들(21a)을 포함한 전체 구조 상부에 제2 보조막(31)을 형성한다. 이 후, 제2 보조막(31)의 물질에 따라 제2 보조막(31)의 상부에 제3 보조막(33)을 더 형성할 수 있다. 예를 들어 제2 보조막(31)이 포토레지스트 물질을 제거하기 위한 스트립 공정시 제거될 수 있는 SOC막으로 형성된 경우, 포토레지스트 물질을 제거하는 후속 공정으로부터 제2 보조막(31)을 보호하기 위해 SiON으로 제3 보조막(33)을 형성할 수 있다. 이어서, 제2 보조막(31) 또는 제3 보조막(33)의 상부에 제2 포토레지스트 패턴(35)을 형성한다.
제2 포토레지스트 패턴(35)은 제2 영역(B, C)의 상부에 형성된다. 이러한 제2 포토레지스트 패턴(35)은 제2 영역(B, C)에 형성될 반도체 소자의 패턴의 선 폭 및 간격을 정의하는 패턴으로 형성된다.
도 1i를 참조하면, 제2 포토레지스트 패턴을 식각 마스크로 이용한 식각 공정으로 제2 하드 마스크막(17) 및 스페이서들(21a)이 노출되도록 제2 및 제3 보조막을 식각한다. 이로써, 제2 영역(B, C) 상에 보조 패턴들(31a, 33a)이 형성된다.
도 1j를 참조하면, 스페이서들(21a), 보조 패턴들(31a, 33a)을 식각 마스크로 이용한 식각 공정으로 제2 하드 마스크막 및 세정 보조막을 식각한다. 이로써 잔여하는 제2 하드 마스크막(17a) 및 세정 보조막(15a)에 의해 제1 하드 마스크막(13)의 일부가 노출된다.
상기에서 제2 하드 마스크막의 식각 공정시 SOC막으로 형성된 보조 패턴(31a)으로 인해 발생한 폴리머(polymer)가 제2 하드 마스크막(17a)의 측벽에 잔여할 수 있다. 이러한 폴리머는 세정 보조막을 식각하는 식각 물질에 의해 세정될 수 있다.
도 1k를 참조하면, 잔여하는 제2 포토레지스트 패턴을 제거하기 위한 스트립 공정을 실시한다. 이 후, 잔여하는 보조 패턴들 및 스페이서들을 제거한다. 그 결과, 제2 하드 마스크막(17a)의 상부면이 노출된다.
도 1l을 참조하면, 잔여하는 제2 하드 마스크막(17a)을 식각 마스크로 이용한 식각 공정으로 제1 하드 마스크막을 식각한다. 이로써 잔여하는 제1 하드 마스크막(13a)을 통해 패턴용 물질층(11)의 일부가 노출된다.
잔여하는 제1 하드 마스크막(13a)을 식각 마스크로 이용하여 패턴용 물질층(11)을 식각하면, 제1 영역(A)에는 노광 해상도 한계보다 좁은 선폭의 제1 패턴이 형성될 수 있고, 제2 영역(B, C)에는 제1 패턴보다 넓은 선폭의 제2 패턴이 형성될 수 있다. 그러나, 상술한 종래 기술을 이용하는 경우, 세정 보조막을 형성해야 하며 다수의 포토리소그래피 공정을 실시해야 하는 문제가 있다.
본 발명은 노광 해상도 한계보다 극복하여 좁은 폭의 제1 패턴과, 제1 패턴의 폭 보다 큰 폭을 가진 제2 패턴을 동일층에 형성하기 위한 제조 공정을 단순화할 수 있는 반도체 소자의 패턴 형성방법을 제공한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 패턴 형성방법은 제1 영역 및 제2 영역을 구비하는 패턴용 물질층 상부에 하드 마스크막을 형성하는 단계, 상기 제1 영역 상부에 제1 격리 패턴들을 이격되게 형성함과 동시에 상기 제2 영역 상부에 상기 제1 격리 패턴보다 폭이 넓은 제2 격리 패턴을 형성하는 단계, 상기 제2 격리패턴 양측 가장자리 각각에 중첩되며 상기 제1 보조막의 두께보다 큰 폭을 가진 보조패턴들을 상기 제1 보조막 상부에 이격되게 형성하는 단계, 상기 제1 및 제2 격리 패턴들의 상부면이 노출되도록 상기 보조 패턴들에 의해 노출된 상기 제1 보조막의 일부를 제거하여 상기 제1 및 제2 격리 패턴들 각각의 측벽에 스페이서를 형성하는 단계, 상기 보조 패턴들을 제거하고, 상기 제1 및 제2 격리 패턴들의 노출된 영역을 제거하는 단계, 상기 제2 격리 패턴의 잔여하는 영역과 및 상기 스페이서들에 의해 노출된 상기 하드 마스크막을 제거하여 하드 마스크 패턴들을 형성하는 단계, 및 상기 하드 마스크 패턴들에 의해 노출된 상기 패턴용 물질층을 제거하여, 상기 제1 영역에는 서로 이격된 제1 패턴들을 상기 제2 영역에는 상기 제1 패턴보다 폭이 넓은 제2 패턴을 형성하는 단계를 포함한다.
상기 보조 패턴들을 형성하는 단계는 상기 제1 및 제2 격리 패턴들 사이가 매립되도록 상기 제1 보조막 상부에 상기 제2 보조막을 형성하는 단계, 상기 제2 보조막의 상부에 포토레지스트 패턴들을 형성하는 단계, 상기 포토레지스트 패턴들에 의해 노출된 상기 제2 보조막을 제거하는 단계, 및 상기 포토레지스트 패턴들을 제거하는 단계를 포함한다.
상기 제2 보조막은 N2 및 O2의 혼합물을 이용하여 제거한다. 상기 보조 패턴들은 하부 반사 방지막(BARC: Bottom Anti Reflective Coating) 또는 SOC(Spin On Carbon)막이다. 상기 제1 영역은 메모리 셀 어레이 영역이다.
상기 하드 마스크막은 산화막 및 폴리 실리콘막을 적층하여 형성한다. 상기 하드 마스크 패턴들을 형성하는 단계는 상기 제2 격리 패턴의 잔여하는 영역과 및 상기 스페이서들에 의해 노출된 상기 폴리 실리콘막을 제거하는 단계, 상기 제1 영역 상부의 상기 스페이서들을 제거하는 단계, 상기 제2 영역 상부에 잔여하는 상기 스페이서와 및 상기 제2 격리 패턴을 제거하는 단계, 및 상기 폴리 실리콘막의 잔여하는 영역에 의해 노출된 상기 산화막을 제거하는 단계를 포함한다.
상기 제1 및 제2 격리 패턴들의 노출된 영역은 건식 식각 공정으로 제거한다.
본 발명의 제2 실시 예에 따른 반도체 소자의 패턴 형성방법은 하드 마스크막의 상부에 격리 패턴들을 형성하는 단계, 상기 격리 패턴들의 표면을 따라 전체 구조 상부에 제1 보조막을 형성하는 단계, 상기 격리 패턴들 각각의 측벽 상의 상기 제1 보조막의 두께보다 더 큰 폭을 가지는 보조 패턴들을 상기 격리 패턴들 일부의 가장 자리에 중첩되도록 상기 제1 보조막의 상부에 이격되게 형성하는 단계, 상기 격리 패턴들 및 상기 하드 마스크막이 노출되도록, 상기 보조 패턴들에 의해 노출된 상기 제1 보조막의 일부를 제거하여 상기 격리 패턴들 각각의 측벽에 스페이서를 형성하는 단계, 상기 보조 패턴들을 제거하는 단계, 상기 스페이서들에 의해 노출된 상기 격리 패턴들을 제거하는 단계, 및 상기 격리 패턴의 잔여하는 영역과 상기 스페이서들에 의해 노출된 상기 하드 마스크막을 제거하는 단계를 포함한다.
본 발명에서는 격리 패턴들 각각의 측벽에 형성된 스페이서의 두께를 제어하여 노광 해상도보다 좁은 제1 패턴들을 형성할 수 있다. 그리고, 본 발명은 격리 패턴들의 표면을 따라 형성된 제1 보조막의 일부를 식각하여 스페이서들을 형성하기 전, 제1 보조막의 상부에 제1 보조막의 두께보다 큰 폭을 가진 보조 패턴을 형성함으로써 제1 패턴들보다 큰 폭의 제2 패턴을 형성할 수 있다. 또한 본 발명은 보조 패턴에 의해 노출된 제1 보조막의 일부 영역을 식각하여 스페이서들을 형성함으로써, 보조 패턴에 중첩된 스페이서의 폭을 보조 패턴에 중첩되지 않은 스페이서의 폭보다 넓게 형성할 수 있다. 따라서 본 발명은 노광 해상도보다 좁은 스페이서가 불필요한 영역에 형성됨에 따라 수반되는 스페이서들의 제거 공정을 생략할 수 있으므로 하드 마스크 패턴 형성 공정을 단순화시킬 수 있다.
또한, 본 발명에서는 하드 마스크막을 식각하기 전 잔여하는 보조 패턴들을 제거하므로 하드 마스크막 식각시 보조 패턴으로 인한 폴리머가 발생하지 않는다. 그리고, 본 발명에서는 하드 마스크막 식각시 노출되는 격리 패턴의 면적을 줄여서 격리 패턴으로 인해 발생하는 폴리머의 양을 줄일 수 있으므로 별도의 세정 공정을 추가하지 않더라도 후속 공정을 이용하여 폴리머를 제거할 수 있다. 따라서 본 발명에서는 폴리머로 인한 결함이 발생하지 않으며, 폴리머 제거를 위한 세정 공정 도입을 위해 세정 보조막을 도입하지 않아도 되므로 하드 마스크 패턴 형성 공정을 단순화시킬 수 있다.
도 1a 내지 도 1l은 종래 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들.
도 2a 내지 도 2j는 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2j는 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 제1 영역(A) 및 제2 영역(B)을 구비하는 패턴용 물질층(111) 상에 하드 마스크막을 형성한다. 하드 마스크막은 제1 및 제2 하드 마스크막(113, 117)의 적층 구조로 형성할 수 있다. 이 후, 제2 하드 마스크막(117) 상부에 격리 패턴(partition pattern)들(119a1, 119a2)을 형성한다. 격리 패턴들(119a1, 119a2)은 제1 영역(A) 상에 서로 이격되어 형성된 제1 격리 패턴들(119a1)과, 제2 영역(B) 상에 형성되며 제1 격리 패턴(119a1)보다 넓은 폭을 가진 제2 격리 패턴(119a2)으로 구성된다. 패턴용 물질층(111)은 반도체 기판이거나, 반도체 기판 상에 형성될 반도체 소자의 게이트 패턴, 절연 패턴, 또는 금속 패턴을 구성하는 물질로 이루어진 막일 수 있다.
제1 영역(A)은 노광 해상도 한계보다 미세한 패턴이 형성될 영역으로 정의되며, 제2 영역(B, C)은 제1 영역에 형성되는 패턴보다 큰 폭을 가진 패턴이 형성될 영역으로 정의된다. 예를 들어, 제1 영역(A)은 노광 해상도 한계보다 미세한 폭의 워드 라인이 형성될 영역으로 정의될 수 있다. 그리고, 제2 영역 일부는 워드 라인보다 넓은 폭의 소스 또는 드레인 셀렉트 라인이 형성될 셀렉트 라인 영역(B)으로 정의될 수 있다. 또한, 제2 영역 중 다른 일부는 워드 라인, 소스 및 드레인 셀렉트 라인보다 넓은 폭의 패드들이 형성될 패드 영역(C)으로 정의될 수 있다.
제1 하드 마스크막(113)은 후속에서 패턴용 물질층(111)을 식각할 때 식각 마스크 역할을 하는 막이다. 제2 하드 마스크막(117)은 후속에서 제1 보조막 식각 시 제1 하드 마스크막(113)이 노출되어 식각되는 것을 방지하기 위한 막이다. 예를 들어, 제1 하드 마스크막(113)은 산화막으로 형성할 수 있으며, 제2 하드 마스크막(117)은 폴리 실리콘막으로 형성할 수 있다.
격리 패턴들(119a1, 119a2) 각각의 폭은 타겟 패턴들간 간격에 비례한다.제1 영역(A)에 형성될 제1 패턴들간 간격보다 제2 영역(B, C)에 형성될 제2 패턴들간 간격이 넓으므로 제2 영역(B, C) 에 형성된 격리 패턴(119a2)의 폭은 제1 격리 패턴(119a1)의 폭보다 넓게 형성된다. 한편, 격리 패턴들(119a1, 119a2)은 SOC(spin on carbon)막을 포토리소그래피 공정을 이용하여 패터닝함으로써 형성할 수 있다.
도 2b를 참조하면, 격리 패턴들(119a1, 119a2)의 표면을 따라 전체 구조 상부에 제1 보조막(121)을 형성한다. 이 때, 제1 보조막(121)은 산화막일 수 있으며 격리 패턴들(119a1, 119a2) 사이를 매립하지 않도록 형성된다.
도 2c를 참조하면, 격리 패턴들(119a1, 119a2) 사이가 매립되도록 제1 보조막(121)의 상부에 제1 보조막(121)과 다른 물질로 제2 보조막(131)을 형성하고, 제2 보조막(131)의 상부에 제1 포토레지스트 패턴들(135)을 형성한다. 제2 보조막(131)을 구성하는 물질에 따라 제1 포토레지스트 패턴들(135)을 형성하기 전, 제3 보조막(133)을 더 형성할 수 있다. 예를 들어, 제2 보조막(131)은 SOC(Spin On Carbon)막으로 형성할 수 있다. SOC막으로 형성된 제2 보조막(131)은 후속에서 제1 포토레지스트 패턴들(135)을 스트립 공정으로 제거하는 과정에서 제거될 수 있다. 이를 방지하기 위해 제2 보조막(131)이 SOC막으로 형성된 경우, 제1 포토레지스트 패턴들(135)의 스트립 공정으로부터 제2 보조막(131)을 보호하기 위한 SiON등의 MFHM(Multi Function Hard Mask) 물질로 제3 보조막(133)을 제2 보조막(131) 상에 더 형성한다. 또한, 도면에 도시하진 않았으나, 제3 보조막(133)의 형성 공정을 생략하고, BARC(Bottom Anti Reflective Coating)막으로 제2 보조막(131)을 형성할 수 있다. BARC막은 격리 패턴들(119a1, 119a2) 사이가 매립될 수 있도록 300 내지 600Å 두께로 형성될 수 있다.
제1 포토레지스트 패턴들(135)은 제2 영역(B, C)상에 형성되어, 제2 영역(B, C)에 형성될 제2 패턴들의 폭 및 간격을 정의하는 패턴으로 형성된다. 이러한 제1 포토레지스트 패턴들(135)은 격리 패턴들(119a1, 119a2) 각각의 측벽 상에 형성된 제1 보조막(121)의 두께보다 큰 폭을 가지며, 제2 격리 패턴(119a2) 양측 각각의 가장자리에 중첩되게 형성된다.
도 2d를 참조하면, 제1 포토레지스트 패턴들에 의해 노출된 제3 보조막의 일부를 식각 공정으로 제거하여 제3 보조 패턴들(133a)을 형성한다. 그리고 제3 보조 패턴들(133a)에 의해 노출된 제2 보조막을 식각 공정으로 제거하여 제2 영역(B, C) 상에 제2 보조 패턴들(131a)을 형성한다. 이러한 제2 및 제3 보조 패턴들(133a, 131a)은 제2 격리 패턴(119a2) 양측 각각의 가장자리에 중첩되게 형성된다. 그리고 제2 보조 패턴들(133a)은 서로 이격되게 형성되고, 제3 보조 패턴들(131a) 또한 서로 이격되게 형성된다. 그리고, 제2 및 제3 보조 패턴들(133a, 131a) 각각은 격리 패턴들(119a1, 119a2) 각각의 측벽 상에 형성된 제1 보조막(121)의 두께보다 큰 폭을 가진다.제2 보조막이 SOC막으로 이루어진 경우, N2 및 O2의 혼합물로 제2 보조막을 제거할 수 있다. 한편, 제2 보조 패턴들(131a)을 형성하기 위한 식각 공정을 이용하여 제1 포토레지스트 패턴을 제거하거나, 별도의 식각 공정으로 제1 포토레지스트 패턴을 제거할 수 있다.
도 2e를 참조하면, 제2 및 제3 보조 패턴들(131a, 133a)에 의해 노출된 제1 보조막의 일부를 식각 공정으로 제거하여 격리 패턴들(119a1, 119a2) 및 제2 하드 마스크막(117)을 노출시킨다. 이로써, 격리 패턴들(119a1, 119a2) 각각의 측벽에 스페이서들 (121a)이 형성된다. 이 때, 제2 및 제3 보조 패턴들(131a, 133a)에 중첩된 스페이서들(121b)은 제2 및 제3 보조 패턴들(131a, 133a)에 중첩되지 않은 스페이서들(121a)보다 넓은 폭으로 형성된다.
제1 영역(A)의 상부에 형성된 스페이서들 (121a) 각각의 선 폭은 제1 보조막 형성 시 제1 격리 패턴(119a1)의 측벽에 형성된 제1 보조막의 두께에 의해 결정되므로 노광 해상도 한계보다 좁게 형성할 수 있다. 그리고, 제2 영역(B, C)의 상부에 형성된 스페이서들 (121b)의 선 폭은 제2 보조 패턴(131a)의 선 폭에 의해 결정되므로 제1 영역(A)의 상부에 형성된 스페이서들 (121a)의 선 폭과 다르게 형성될 수 있다.
이와 같이 본원 발명에서 스페이서들(121a, 121b)은 제1 및 제2 영역(A, B, C)의 상부에서 서로 다른 폭으로 형성될 수 있다. 즉, 본 발명에서 스페이서들(121a, 121b)은 영역별로 원하는 선폭으로 형성될 수 있다. 따라서, 본 발명은 스페이서들이 모두 동일한 폭으로 형성됨에 따라 수반되는 스페이서들의 일부를 제거하는 공정을 삭제할 수 있다. 스페이서들의 일부를 제거하는 공정은 포토레지스트 패턴의 형성 공정 및 식각 공정 등을 포함한다. 본 발명에서는 이러한 스페이서들의 일부를 제거하는 공정을 삭제하여 반도체 소자의 패턴 형성 공정을 단순화시킬 수 있다.
한편, 제3 보조 패턴들은 스페이서들 (121a, 121b)을 형성하기 위한 식각 공정 후, 제거될 수 있다.
도 2f를 참조하면, 제2 보조 패턴을 제거하고, 격리 패턴들의 노출된 영역을 제거한다. 이 때, 제2 영역(B, C)의 상부에서 스페이서 (121b)에 의해 차단된 제2 격리 패턴의 일부(119a)가 제거되지 않고 잔여할 수 있도록 건식 식각 공정으로 제2 보조 패턴과 격리 패턴들을 제거한다. 한편, 제2 영역(B, C)의 상부에 잔여하는 스페이서들(121b)은 격리 패턴(119a)의 상부면 상에도 잔여하므로 제1 영역(A) 상부에 잔여하는 스페이서 (121a)보다 높이가 높다. 한편 잔여하는 격리 패턴(119a)의 일부는 스페이서(121b)에 의해 차단된 상태이므로 격리 패턴(119a)이 SOC막으로 형성되더라도 격리 패턴(119a)의 노출면적은 도 1i에 도시된 SOC 패턴(도 1i의 31a)보다 좁다.
도 2g를 참조하면, 스페이서들(121a, 121b) 및 잔여하는 격리 패턴(119a)에 의해 노출된 제2 하드 마스크막을 식각 공정으로 제거한다. 이로써 제1 하드 마스크막(113)의 일부를 노출시키는 제2 하드 마스크 패턴들 (117a)이 형성된다. 이 후, 제2 하드 마스크막 식각 공정시 스페이서들 (121a, 121b)의 높이가 감소되고, 격리 패턴들(119a)이 노출될 수 있다.
본 발명에서 SOC막인 격리 패턴(119a)의 노출 면적은 종래 SOC막으로 형성된 격리 패턴의 노출 면적에 비해 현저히 감소된 상태이다. 이에 따라, 본 발명에서 제2 하드 마스크막 식각 공정시 SOC막인 제2 보조막으로 인해 발생하는 폴리머(polymer)의 양은 후속 식각 공정 및 세정 공정등을 이용하여 충분히 제거될 수 있을 정도로 감소될 수 있다. 따라서, 본 발명에서는 폴리머 제거를 위해 질화막과 같은 세정 보조막을 제1 및 제2 하드 마스크막 사이에 추가로 형성할 필요가 없으므로 반도체 소자의 패턴 형성 공정을 단순화할 수 있다.
도 2h를 참조하면, 제1 영역(A)의 상부에서 잔여하는 스페이서들을 제거한다. 이 때, 제2 영역(B, C)의 상부에서 잔여하는 스페이서들(121b)은 제1 영역(A)에서보다 높이가 높으므로 제거되지 않고 잔여할 수 있다. 그러나, 잔여하는 스페이서들들(121b)의 두께는 후속 스트립 공정에서 제거될 수 있을 정도로 얇다.
한편, 제2 하드 마스크 패턴들 (117a)에 의해 노출된 제1 하드 마스크막(113)의 일부는 제1 영역(A)의 상부에 잔여하는 스페이서을 제거하는 공정의 영향으로 식각되거나, 별도의 식각 공정에 의해 식각되어 제1 하드 마스크막(113)에 리세스(recess) 영역(R)이 형성될 수 있다. 이 후, 산소(O) 또는 플루오르(F)를 이용한 세정 공정을 실시한다. 이러한 세정 공정으로 폴리머들이 제거된다.
도 2i를 참조하면, 격리 패턴을 제거하기 위한 스트립 공정을 통해 격리 패턴들 뿐 아니라, 얇은 두께로 잔여하는 스페이서들이 모두 제거된다. 이로써, 제1 하드 마스크막(113)의 상부에는 제2 하드 마스크 패턴들(117a) 만이 균일한 두께로 잔여한다. 이와 같이 패터닝 공정의 비대칭성을 유발하는 스페이서들이 제거됨에 따라, 본 발명은 제1 하드 마스크막 (113)의 노출된 영역을 제거하여 형성된 제1 하드 마스크 패턴들 각각의 대칭성을 개선할 수 있다.
도 2j를 참조하면, 제2 하드 마스크 패턴들(117a)에 의해 노출된 제1 하드 마스크막의 일부를 식각 공정으로 제거한다. 이로써 패턴용 물질층(111)의 일부를 노출시키는 제1 하드 마스크 패턴들(113a)이 형성된다.
제1 하드 마스크 패턴들(113a)에 의해 노출된 패턴용 물질층(111)의 일부를 식각 공정으로 제거하게 되면, 패턴용 물질층(111)의 제1 영역(A)에는 노광 해상도 한계보다 좁은 선폭의 패턴이 형성될 수 있고, 패턴용 물질층(111)의 제2 영역(B, C)에는 제1 영역(A)에서보다 넓은 선폭의 패턴이 형성될 수 있다. 예를 들어, 패턴용 물질층(111)의 제1 영역(A)에는 반도체 메모리 소자의 워드 라인들이 형성되고, 패턴용 물질층(111)의 제2 영역 일부(B)에는 반도체 메모리 소자의 셀렉트 라인들이 형성되고, 패턴용 물질층(111)의 제2 영역 다른 일부(C)에는 반도체 메모리 소자의 패드들이 형성될 수 있다.
한편, 본원 발명에서는 제2 보조막의 식각 공정으로부터 제1 하드 마스크막의 식각 공정까지 동일한 챔버 내에서 인-시츄(in-situ)로 진행될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
111: 패턴용 물질층 113: 제1 하드 마스크막
117: 제2 하드 마스크막 119a1: 제1 격리 패턴
119a2: 제2 격리 패턴 121: 제1 보조막
121a, 121b: 스페이서 131: 제2 보조막
133: 제3 보조막 135: 제1 포토레지스트 패턴
131a: 제2 보조 패턴 133a: 제3 보조 패턴
A: 제1 영역 B, C: 제2 영역

Claims (15)

  1. 제1 영역 및 제2 영역을 구비하는 패턴용 물질층 상부에 하드 마스크막을 형성하는 단계;
    상기 제1 영역 상부에 제1 격리패턴들을 이격되게 형성함과 동시에 상기 제2 영역 상부에 상기 제1 격리패턴보다 폭이 넓은 제2 격리패턴을 형성하는 단계;
    상기 제1 및 제2 격리패턴들의 표면을 따라 전체 구조 상부에 제1 보조막을 형성하는 단계;
    상기 제2 격리패턴 양측 가장자리 각각에 중첩되며 상기 제1 보조막의 두께보다 큰 폭을 가진 보조패턴들을 상기 제1 보조막 상부에 이격되게 형성하는 단계;
    상기 제1 및 제2 격리패턴들의 상부면이 노출되도록 상기 보조패턴들에 의해 노출된 상기 제1 보조막의 일부를 제거하여 상기 제1 및 제2 격리패턴들 각각의 측벽에 스페이서를 형성하는 단계;
    상기 보조 패턴들을 제거하고, 상기 제1 및 제2 격리 패턴들의 노출된 영역을 제거하는 단계;
    상기 제2 격리 패턴의 잔여하는 영역과, 상기 스페이서들에 의해 노출된 상기 하드 마스크막을 제거하여 하드 마스크 패턴들을 형성하는 단계; 및
    상기 하드 마스크 패턴들에 의해 노출된 상기 패턴용 물질층을 제거하여, 상기 제1 영역에는 서로 이격된 제1 패턴들을, 상기 제2 영역에는 상기 제1 패턴보다 폭이 넓은 제2 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 보조 패턴들을 형성하는 단계는
    상기 제1 및 제2 격리 패턴들 사이가 매립되도록 상기 제1 보조막 상부에 상기 제2 보조막을 형성하는 단계;
    상기 제2 보조막의 상부에 포토레지스트 패턴들을 형성하는 단계;
    상기 포토레지스트 패턴들에 의해 노출된 상기 제2 보조막을 제거하는 단계; 및
    상기 포토레지스트 패턴들을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  3. 제 2 항에 있어서,
    상기 제2 보조막은 N2 및 O2의 혼합물을 이용하여 제거하는 반도체 소자의 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 보조 패턴들은 하부 반사 방지막(BARC: Bottom Anti Reflective Coating) 또는 SOC(Spin On Carbon)막인 반도체 소자의 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 제1 영역은 메모리 셀 어레이 영역인 반도체 소자의 패턴 형성방법.
  6. 제 1 항에 있어서,
    상기 하드 마스크막은 산화막 및 폴리 실리콘막을 적층하여 형성하는 반도체 소자의 패턴 형성방법.
  7. 제 6 항에 있어서,
    상기 하드 마스크 패턴들을 형성하는 단계는
    상기 제2 격리 패턴의 잔여하는 영역과 및 상기 스페이서들에 의해 노출된 상기 폴리 실리콘막을 제거하는 단계;
    상기 제1 영역 상부의 상기 스페이서들을 제거하는 단계;
    상기 제2 영역 상부에 잔여하는 상기 스페이서와 및 상기 제2 격리 패턴을 제거하는 단계; 및
    상기 폴리 실리콘막의 잔여하는 영역에 의해 노출된 상기 산화막을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 격리 패턴들의 노출된 영역은 건식 식각 공정으로 제거하는 반도체 소자의 패턴 형성방법.
  9. 하드 마스크막의 상부에 격리 패턴들을 형성하는 단계;
    상기 격리 패턴들의 표면을 따라 전체 구조 상부에 제1 보조막을 형성하는 단계;
    상기 격리 패턴들 각각의 측벽 상의 상기 제1 보조막의 두께보다 더 큰 폭을 가지는 보조 패턴들을 상기 격리 패턴들 일부의 가장 자리에 중첩되도록 상기 제1 보조막의 상부에 이격되게 형성하는 단계;
    상기 격리 패턴들 및 상기 하드 마스크막이 노출되도록, 상기 보조 패턴들에 의해 노출된 상기 제1 보조막의 일부를 제거하여 상기 격리 패턴들 각각의 측벽에 스페이서를 형성하는 단계;
    상기 보조 패턴들을 제거하는 단계;
    상기 스페이서들에 의해 노출된 상기 격리 패턴들을 제거하는 단계;
    상기 격리 패턴의 잔여하는 영역과 상기 스페이서들에 의해 노출된 상기 하드 마스크막을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  10. 제 9 항에 있어서,
    상기 보조 패턴들을 형성하는 단계는
    상기 제1 보조막 상부에 제2 보조막을 형성하는 단계;
    상기 제2 보조막의 상부에 포토레지스트 패턴들을 형성하는 단계;
    상기 포토레지스트 패턴들에 의해 노출된 상기 제2 보조막을 제거하는 단계; 및
    상기 포토레지스트 패턴들을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  11. 제 10 항에 있어서,
    상기 제2 보조막은 N2 및 O2의 혼합물로 제거하는 반도체 소자의 패턴 형성방법.
  12. 제 9 항에 있어서,
    상기 보조 패턴들은 하부 반사 방지막(BARC: Bottom Anti Reflective Coating) 또는 SOC(Spin On Carbon)막인 반도체 소자의 패턴 형성방법.
  13. 제 9 항에 있어서,
    상기 하드 마스크막은 산화막 및 폴리 실리콘막을 적층하여 형성하는 반도체 소자의 패턴 형성방법.
  14. 제 13 항에 있어서,
    상기 하드 마스크 패턴들을 형성하는 단계는
    상기 격리 패턴들의 잔여하는 영역과 및 상기 스페이서들에 의해 노출된 상기 폴리 실리콘막을 제거하는 단계;
    상기 격리 패턴들의 잔여하는 영역과 및 상기 스페이서들을 제거하는 단계; 및
    상기 폴리 실리콘막의 잔여하는 영역에 의해 노출된 상기 산화막을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  15. 제 9 항에 있어서,
    상기 격리 패턴들의 노출된 영역은 건식 식각 공정으로 제거하는 반도체 소자의 패턴 형성방법.
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