KR101088816B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 230000004888 barrier function Effects 0.000 claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims description 46
- 150000004767 nitrides Chemical class 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 22
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 20
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 15
- 229910052721 tungsten Inorganic materials 0.000 claims description 15
- 239000010937 tungsten Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 12
- 230000014759 maintenance of location Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28238—Making the insulator with sacrificial oxide
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
- H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
- H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 GIDL(Gate Induced Drain Leakage)을 개선할 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 홈을 구비한 반도체 기판과, 상기 홈의 하단부 내에 형성되며, 하단부보다 상단부의 폭이 더 좁은 매몰 게이트 및 상기 매몰 게이트의 상단부 측벽에 형성된 베리어막을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, GIDL(Gate Induced Drain Leakage)을 개선할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
최근, 고집적 반도체 소자의 디자인 룰이 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이가 감소되어 단채널 효과가 발생되었으며, 소오스 영역 및 드레인 영역으로의 도핑 농도는 증가하여 전계 증가에 따른 접합 누설 전류가 증가하게 되었다. 이로 인하여, 기존의 플래너 채널 구조를 갖는 트랜지스터의 구조로는 고집적 소자에서 요구하는 문턱전압 값을 얻기가 어렵게 되었고, 리프레쉬 특성을 향상시키는데 한계점에 이르게 되었다.
그래서, 게이트의 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 리세스 게이트의 구현에 대한 연구가 활발히 진행되고 있다. 하지만, 상기 리세스 게이트는 게이트 전극이 반도체 기판 상부로 돌출되도록 형성되기 때문에, 콘택 플러그 형성 공정 및 평탄화 공정과 같은 후속 공정시 어려움이 있다.
이에, 게이트 전극이 반도체 기판 내에 형성되는 매몰 게이트(Buried gate)가 제안된 바 있다. 상기 매몰 게이트는 게이트 전극이 반도체 기판 내에 형성되므로 콘택 플러그 형성 공정 및 평탄화 공정과 같은 후속 공정이 용이하고, 상기 게이트 전극이 비트라인이 접촉하지 않으므로, 기생 캐패시턴스가 감소된다는 장점이 있다.
그러나, 전술한 종래 기술의 경우에는 상기 매몰 게이트의 형성시 게이트 전극 물질로서 TiN막과 같은 금속 물질을 주로 사용하는데, 상기 TiN막과 같은 금속 물질은 폴리실리콘막에 비해 상대적으로 높은 일 함수를 가지므로 GIDL(Gate Induced Drain Leakage) 전류가 증가된다. 상기 GIDL 전류는 게이트의 전극과 소오스 영역 및 드레인 영역이 접하는 부분에서 더욱 증가되며, 이 때문에, 전술한 종래 기술의 경우에는 누설 전류가 증가되어 데이타의 리텐션(retention) 타임이 감소되어 반도체 소자의 특성 및 신뢰성이 저하된다.
본 발명은 GIDL을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 누설 전류를 감소시켜 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자는, 홈을 구비한 반도체 기판과, 상 기 홈의 하단부 내에 형성되며, 하단부보다 상단부의 폭이 더 좁은 매몰 게이트 및 상기 매몰 게이트의 상단부 측벽에 형성된 베리어막을 포함한다.
상기 베리어막은 상기 매몰 게이트 상단부 측벽 및 상기 홈의 상단부 측벽 상에 형성된다.
상기 베리어막은 산화막 또는 질화막을 포함한다.
상기 매몰 게이트 및 베리어막 상에 상기 홈을 매립하도록 형성된 캡핑막 및 상기 매몰 게이트 양측의 반도체 기판 부분 내에 형성된 소오스 영역 및 드레인 영역을 더 포함한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판을 식각하여 홈을 형성하는 단계와, 상기 홈의 상단부 측벽 상에 베리어막을 형성하는 단계 및 상기 홈 하단부 내에 상기 베리어막과 상단부가 접하며, 하단부보다 상단부의 폭이 더 좁은 매몰 게이트를 형성하는 단계를 포함한다.
상기 베리어막은 질화막으로 형성한다.
상기 베리어막을 형성하는 단계는, 상기 홈의 하단부를 매립하도록 희생막을 형성하는 단계와, 상기 희생막 및 홈의 표면 상에 베리어용 물질막을 형성하는 단계와, 상기 베리어용 물질막이 상기 홈의 상단부 측벽 상에만 잔류되도록, 상기 베리어용 물질막 부분을 식각하는 단계 및 상기 희생막을 제거하는 단계를 포함한다.
상기 매몰 게이트를 형성하는 단계 후, 상기 매몰 게이트 및 베리어막 상에 상기 홈을 매립하도록 캡핑막을 형성하는 단계 및 상기 매몰 게이트 양측의 반도체 기판 부분 내에 소오스 영역 및 드레인 영역을 형성하는 단계를 더 포함한다.
상기 매몰 게이트를 형성하는 단계 후, 상기 베리어막을 제거하는 단계와, 상기 매몰 게이트 상에 상기 베리어막이 제거된 부분을 포함한 홈을 매립하도록 캡핑막을 형성하는 단계 및 상기 매몰 게이트 양측의 반도체 기판 부분 내에 소오스 영역 및 드레인 영역을 형성하는 단계를 더 포함한다.
상기 캡핑막은 산화막으로 형성한다.
본 발명의 이 실시예에 따른 반도체 소자는, 제1 홈 및 상기 제1 홈 저면에 배치되며 제1 홈보다 좁은 폭을 갖는 제2 홈을 구비한 반도체 기판과, 상기 제2 홈 및 상기 제1 홈의 하단부 내에 형성되며, 상단부와 하단부의 폭이 동일한 매몰 게이트 및 상기 매몰 게이트의 상단부 측벽에 형성된 베리어막을 포함한다.
상기 베리어막은 상기 매몰 게이트 상단부 측벽 및 상기 제1 홈의 측벽 상에 형성된다.
상기 베리어막은 산화막 또는 질화막을 포함한다.
상기 매몰 게이트 및 베리어막 상에 상기 제1 홈을 매립하도록 형성된 캡핑막 및 상기 매몰 게이트 양측의 반도체 기판 부분 내에 형성된 소오스 영역 및 드레인 영역을 더 포함한다.
본 발명의 이 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판을 1차 식각하여 제1 홈을 형성하는 단계와, 상기 제1 홈의 측벽 상에 베리어막을 형성하는 단계와, 상기 제1 홈 저면의 반도체 기판 부분을 2차 식각하여, 상기 제1 홈보다 좁은 폭을 갖는 제2 홈을 형성하는 단계 및 상기 제2 홈 및 제1 홈의 하단부 내에 상기 베리어막과 상단부가 접하며, 상단부와 하단부의 폭이 동일한 매몰 게이트 를 형성하는 단계를 포함한다.
상기 베리어막은 질화막으로 형성한다.
상기 매몰 게이트를 형성하는 단계 후, 상기 매몰 게이트 및 베리어막 상에 상기 제1 홈을 매립하도록 캡핑막을 형성하는 단계 및 상기 매몰 게이트 양측의 반도체 기판 부분 내에 소오스 영역 및 드레인 영역을 형성하는 단계를 더 포함한다.
상기 매몰 게이트를 형성하는 단계 후, 상기 베리어막을 제거하는 단계와, 상기 매몰 게이트 상에 상기 베리어막이 제거된 부분을 포함한 제1 홈을 매립하도록 캡핑막을 형성하는 단계 및 상기 매몰 게이트 양측의 반도체 기판 부분 내에 소오스 영역 및 드레인 영역을 형성하는 단계를 더 포함한다.
상기 캡핑막은 산화막으로 형성한다.
본 발명은 게이트 전극이 반도체 기판 상부로 돌출되지 않는 매몰 게이트의 형성시 상기 매몰 게이트의 상단부 측벽 상에 베리어막을 형성함으로써, 금속막으로 이루어진 매몰 게이트의 게이트 전극과 소오스 영역 및 드레인 영역 간에 발생되는 누설 전류를 최소화하여 GIDL을 개선할 수 있으며, 이를 통해, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도로 서, 도시된 바와 같이, 반도체 기판(100) 내에 홈(H)이 형성되어 있으며, 상기 홈(H)의 하단부 내에 하단부보다 상단부의 폭이 더 좁은 매몰 게이트(116)가 형성되어 있다. 상기 매몰 게이트(116)는 금속계막으로 이루어져 있으며, 예컨대, 상기 홈(H)의 하단부와 베리어막(110)의 표면 상에 형성된 티타늄 질화막(112) 및 상기 티타늄 질화막(112) 상에 상기 홈(H)의 하단부를 매립하도록 형성된 텅스텐막(114)을 포함한다. 상기 매몰 게이트(116)의 상단부 측벽 및 상기 홈(H)의 상단부 측벽 상에 베리어막(110)이 형성되어 있다. 상기 베리어막(110)은, 예컨대, 질화막을 포함하며, 바람직하게, 50∼500Å 정도의 두께를 갖는다. 상기 매몰 게이트(116) 및 베리어막(110) 상에 상기 홈(H)을 매립하도록 산화막 재질의 캡핑막(118)이 형성되어 있으며, 상기 매몰 게이트(116) 양측의 반도체 기판(100) 부분 내에 소오스 영역 및 드레인 영역(120)이 형성되어 있다.
본 발명은, 게이트 전극이 반도체 기판(100) 상부로 노출되지 않도록 반도체 기판(100)의 홈(H) 하단부 내에 매립되는 매몰 게이트(116)가 형성됨으로써, 콘택 플러그 형성 공정 및 평탄화 공정시 발생되는 브리지를 방지할 수 있으며, 그래서, 본 발명은 매몰 게이트(116)와 비트라인 간의 접촉이 차단되어 기생 캐패시턴스를 감소시킬 수 있다.
또한, 본 발명은 상기 매몰 게이트(116)의 상단부 측벽 상에 형성된 베리어막(110)에 의해 상기 매몰 게이트(116)와 소오스 영역 및 드레인 영역(120) 간에 발생되는 누설 전류가 최소화되어 GIDL을 개선할 수 있으며, 따라서, 본 발명은 데이타의 리텐션 타임이 증가되어 향상된 반도체 소자의 특성 및 신뢰성을 얻을 수 있다.
게다가, 본 발명은 상기 베리어막(110)이 상기 홈(H)의 상단부 측벽 상에만 형성됨에 따라, 상기 매몰 게이트(116)의 하단부보다 더 좁은 폭을 갖는 매몰 게이트(116)의 상단부가 돌출되도록 형성되며, 이를 통해, 본 발명은 매몰 게이트(116)의 면 저항이 개선되어 보다 향상된 반도체 소자의 특성 및 신뢰성을 얻을 수 있다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 패드 산화막(102)과 패드 질화막(104)을 차례로 형성한 후, 상기 패드 질화막(104)과 패드 산화막(102)을 패터닝하여 상기 반도체 기판(100)의 게이트 형성 영역을 노출시킨다. 그런 다음, 상기 노출된 반도체 기판(100) 부분을 식각하여 게이트용 홈(H)을 형성한다.
도 2b를 참조하면, 상기 홈(H)을 매립하도록 희생막(106)을 형성한 후에 상기 희생막(106)의 표면을 평탄화한다. 상기 희생막(106)은 후속으로 형성되는 베리어용 물질막과 식각 선택비를 갖는 막, 예컨대, 산화막 또는 감광막으로 형성한다. 이어서, 상기 희생막(106)이 상기 홈(H)의 하단부에만 잔류되도록 상기 희생막(106)을 에치백한다. 이때, 상기 희생막(106)은 후속으로 형성되는 소오스 영역 및 드레인 영역의 저면 아래까지만 잔류되는 깊이, 예컨대, 100∼1000Å 정도의 깊이만 잔류됨이 바람직하다.
도 2c를 참조하면, 상기 희생막(106)과 홈(H)의 표면 및 패드 산화막(102), 패드 질화막(104)의 표면 상에 베리어용 물질막(108)을 형성한다. 상기 베리어용 물질막(108)은 상기 희생막(106)과 식각 선택비를 갖는 막, 예컨대, 질화막으로 형성하며, 바람직하게, 50∼500Å의 두께로 형성한다.
도 2d를 참조하면, 상기 베리어용 물질막이 상기 홈(H)의 상단부 측벽 상에만 잔류되도록, 상기 베리어용 물질막 부분을 식각한다. 상기 베리어용 물질막 부분의 식각은, 예컨대, 에치백 공정으로 수행하며, 그 결과, 상기 홈(H)의 상단부 측벽 상에 베리어막(110)이 형성된다.
도 2e를 참조하면, 상기 희생막을 딥-아웃 공정을 통해 제거한다. 상기 딥-아웃 공정은 희생막만 선택적으로 제거되도록 수행하며, 그래서, 상기 홈(H)의 상단부 측벽 상에 형성된 베리어막(110)은 제거되지 않는다.
도 2f를 참조하면, 상기 희생막이 제거된 홈(H)의 하단부 및 베리어막(110)의 표면 상에 게이트 절연막(도시안됨)을 형성하고, 상기 게이트 절연막 상에 티타늄 질화막(112)을 형성한다. 다음으로, 상기 티타늄 질화막(112) 상에 상기 홈(H)을 매립하도록 텅스텐막(114)을 형성한다. 그리고 나서, 상기 텅스텐막(114)과 티타늄 질화막(112) 및 게이트 절연막이 상기 홈(H)의 하단부에만 잔류되도록 상기 텅스텐막(114)과 티타늄 질화막(112) 부분을 에치백한다.
그 결과, 상기 홈(H) 하단부 내에 매립되며 상기 베리어막(110)과 상단부가 접하는 매몰 게이트(116)가 형성된다. 여기서, 상기 매몰 게이트(116)는 하단부보다 상단부에서 더 좁은 폭을 갖도록, 즉, 상기 홈(H)의 상단부 측벽 상에 형성된 베리어막(110)의 두께만큼 더 좁은 폭을 갖도록 형성되며, 그래서, 상기 매몰 게이 트(116)의 상단부는 돌출된 형상을 갖는다.
도 2g를 참조하면, 상기 매몰 게이트(116) 및 베리어막(110) 상에 상기 홈(H)을 매립하도록 캡핑막(118)을 형성한다. 상기 캡핑막(118)은, 예컨대, 산화막으로 형성한다. 이어서, 상기 매몰 게이트(116) 양측의 반도체 기판(100) 부분 표면이 노출되도록 상기 캡핑막(118), 베리어막(110), 패드 질화막 및 패드 산화막을 제거한다.
도 2h를 참조하면, 상기 노출된 반도체 기판(100) 부분에 대해 이온주입 공정을 수행해서, 상기 매몰 게이트(116) 양측의 반도체 기판(100) 부분 내에 소오스 영역 및 드레인 영역(120)을 형성한다. 상기 소오스 영역 및 드레인 영역(120)은 상기 매몰 게이트(116)의 채널과 연결되면서 상기 매몰 게이트(116)와 오버랩되는 부분이 최소화되는 깊이로 형성됨이 바람직하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 일 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 일 실시예에서는, 반도체 기판의 홈 하단부 내에 매립되는 매몰 게이트를 형성함으로써 게이트 전극이 반도체 기판 상부로 노출되는 것을 방지할 수 있으며, 그래서, 본 발명은 콘택 플러그 형성 공정 및 평탄화 공정 등의 후속 공정시 발생되는 브리지를 방지할 수 있고 매몰 게이트와 비트라인 간의 접촉이 차단되어 기생 캐패시턴스를 감소시킬 수 있다.
또한, 본 발명의 일 실시예에서는, 상기 매몰 게이트의 상단부 측벽 상에 베리어막을 형성함으로써, 상기 베리어막을 통해 상기 매몰 게이트와 소오스 영역 및 드레인 영역 간에 발생되는 누설 전류를 최소화하여 GIDL을 개선할 수 있으며, 따라서, 본 발명은 데이타의 리텐션 타임이 증가되어 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
게다가, 본 발명의 일 실시예에서는, 상기 베리어막을 상기 홈의 상단부 측벽 상에만 형성함에 따라, 상기 매몰 게이트를 상단부가 돌출된 형상을 갖도록 형성할 수 있으며, 이를 통해, 본 발명은 매몰 게이트의 면 저항을 개선하여 반도체 소자의 특성 및 신뢰성을 보다 효과적으로 향상시킬 수 있다.
한편, 전술한 본 발명의 일 실시예에서는 매몰 게이트의 상단부 측벽 상에 질화막 재질의 베리어막을 형성함으로써 GIDL을 개선하였으나, 본 발명의 다른 실시예로서, 상기 게이트의 상단부 측벽 부분에 질화막 대신 산화막을 형성함으로써 GIDL을 보다 효과적으로 개선하는 것이 가능하다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 전술한 본 발명의 일 실시예와 유사한 방식으로 반도체 기판(100)을 식각하여 홈(H)을 형성한 후에 상기 홈(H)의 상단부 측벽 상에 베리어막(110)을 형성한다. 그런 다음, 상기 홈(H)의 하단부를 매립하도록 매몰 게이트(116)를 형성한다. 상기 매몰 게이트는 게이트 절연막(도시안됨)과 티타늄 질화막(112) 및 텅스텐막(114)을 포함하며, 상기 베리어막(110)의 두께만큼 하단부보다 상단부에서 더 좁은 폭을 갖는다.
도 3b를 참조하면, 상기 매몰 게이트(116)가 형성된 반도체 기판(100)의 결 과물로부터 상기 베리어막을 제거한다. 이때, 상기 베리어막의 제거시 노출된 패드 질화막(114) 부분의 일부 두께가 함께 제거되어도 무방하다.
도 3c를 참조하면, 상기 매몰 게이트(116) 상에 상기 베리어막이 제거된 부분을 포함한 홈(H)을 매립하도록 캡핑막(118)을 형성한다. 상기 캡핑막(118)은, 예컨대, 산화막으로 형성한다. 이어서, 반도체 기판(100)의 표면이 노출되도록 상기 캡핑막(118), 패드 질화막 및 패드 산화막을 제거한다.
도 3d를 참조하면, 상기 노출된 반도체 기판(100) 부분에 대해 이온주입 공정을 수행해서, 상기 매몰 게이트(116) 양측의 반도체 기판(100) 부분 내에 소오스 영역 및 드레인 영역(120)을 형성한다. 상기 소오스 영역 및 드레인 영역(120)은 상기 매몰 게이트(116)의 채널과 연결되면서 상기 매몰 게이트(116)와 오버랩되는 부분이 최소화되는 깊이로 형성됨이 바람직하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명의 다른 실시예에서는 질화막 재질의 베리어막을 제거하고 매몰 게이트의 상단부 측벽에 산화막 재질의 캡핑막을 채워 넣음으로써, 상기 캡핑막을 통해 매몰 게이트와 소오스 영역 및 드레인 영역 간에 발생되는 누설 전류를 최소화하여 GIDL을 개선할 수 있다.
특히, 본 발명의 다른 실시예에서는 상기 매몰 게이트의 상단부 측벽에 질화막 보다 유전 상수 값이 작은 산화막 재질의 캡핑막을 형성함으로써, 보다 얇은 두께로 상기 누설 전류를 최소화하는 것이 가능하며, 그래서, 본 발명은 매몰 게이트 의 면저항을 보다 효과적으로 개선할 수 있다.
한편, 전술한 본 발명의 일 실시예 및 다른 실시예에서는 매몰 게이트를 하단부보다 상단부에서 좁은 폭을 갖도록 형성해서 상기 매몰 게이트의 상단부를 돌출시킴으로써 매몰 게이트의 면저항을 개선하였으나, 본 발명의 이 실시예로서 상기 매몰 게이트를 상단부와 하단부의 폭이 동일하도록 형성함으로써 매몰 게이트의 면저항을 더욱 효과적으로 개선하는 것이 가능하다.
도 4는 본 발명의 이 실시예에 따른 반도체 소자를 설명하기 위한 단면도로서, 도시된 바와 같이, 반도체 기판(100) 내에 제1 홈(H1) 및 상기 제1 홈(H1)의 저면에 배치되는 제2 홈(H2)이 형성되어 있다. 상기 제2 홈(H2)은 상기 제1 홈(H1) 저면의 중앙 부분에 배치되며, 제1 홈(H1)보다 좁은 폭을 갖는다. 상기 제2 홈(H2) 및 제1 홈(H1)의 하단부 내에 상단부와 하단부의 폭이 동일한 매몰 게이트(116)가 형성되어 있다. 상기 매몰 게이트(116)는 금속계막으로 이루어져 있으며, 예컨대, 상기 제2 홈(H2)의 하단부와 베리어막(110)의 표면 상에 형성된 티타늄 질화막(112) 및 상기 티타늄 질화막(112) 상에 상기 제2 홈(H2) 및 제1 홈(H1)의 하단부를 매립하도록 형성된 텅스텐막(114)을 포함한다. 상기 매몰 게이트(116)의 상단부 측벽 및 상기 제1 홈(H1)의 측벽 상에 베리어막(110)이 형성되어 있다. 상기 베리어막(110)은, 예컨대, 질화막을 포함하며, 바람직하게, 50∼500Å 정도의 두께를 갖는다. 상기 매몰 게이트(116) 및 베리어막(110) 상에 상기 제1 홈(H1)을 매립하도록 산화막 재질의 캡핑막(118)이 형성되어 있으며, 상기 매몰 게이트(116) 양측의 반도체 기판(100) 부분 내에 소오스 영역 및 드레인 영역(120)이 형성되어 있 다.
본 발명은, 게이트 전극이 반도체 기판(100) 상부로 노출되지 않도록 반도체 기판(100)의 홈(H) 하단부 내에 매립되는 매몰 게이트(116)가 형성됨으로써, 콘택 플러그 형성 공정 및 평탄화 공정시 발생되는 브리지를 방지할 수 있으며, 그래서, 본 발명은 매몰 게이트(116)와 비트라인 간의 접촉이 차단되어 기생 캐패시턴스를 감소시킬 수 있다.
또한, 본 발명은 상기 매몰 게이트(116)의 상단부 측벽 상에 형성된 베리어막(110)에 의해 상기 매몰 게이트(116)와 소오스 영역 및 드레인 영역(120) 간에 발생되는 누설 전류가 최소화되어 GIDL을 개선할 수 있으며, 따라서, 본 발명은 데이타의 리텐션 타임이 증가되어 향상된 반도체 소자의 특성 및 신뢰성을 얻을 수 있다.
게다가, 본 발명은 상기 베리어막(110)이 제2 홈(H2)보다 상대적으로 넓은 폭을 갖는 제1 홈(H)의 상단부 측벽 상에만 형성됨에 따라, 상기 매몰 게이트(116)가 상단부와 하단부에서 동일한 폭을 갖도록 형성되며, 이를 통해, 본 발명은 매몰 게이트(116)의 면 저항이 보다 개선되어 보다 향상된 반도체 소자의 특성 및 신뢰성을 얻을 수 있다.
도 5a 내지 도 5g는 본 발명의 이 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 5a를 참조하면, 반도체 기판(100) 상에 패드 산화막(102)과 패드 질화막(104)을 차례로 형성한 후, 상기 패드 질화막(104)과 패드 산화막(102)을 패터닝 하여 상기 반도체 기판(100)의 게이트 형성 영역을 노출시킨다. 그런 다음, 상기 노출된 반도체 기판(100) 부분을 1차 식각하여 제1 홈(H1)을 형성한다. 이때, 상기 제1 홈(H1)은 소망하는 게이트의 폭보다 넓은 폭, 구체적으로, 후속으로 형성되는 베리어용 물질막의 두께만큼 넓은 폭을 갖도록 형성한다.
도 5b를 참조하면, 상기 제1 홈(H1)의 표면 및 패드 산화막(102), 패드 질화막(104)의 표면 상에 베리어용 물질막(108)을 형성한다. 상기 베리어용 물질막(108)은, 예컨대, 질화막으로 형성하며, 바람직하게, 50∼500Å 정도의 두께로 형성한다.
도 5c를 참조하면, 상기 베리어용 물질막이 상기 제1 홈(H1)의 측벽 상에만 잔류되도록, 상기 베리어용 물질막 부분을 식각한다. 상기 베리어용 물질막 부분의 식각은, 예컨대, 에치백 공정으로 수행하며, 그 결과, 상기 제1 홈(H1)의 측벽 상에 베리어막(110)이 형성된다.
도 5d를 참조하면, 상기 베리어막(110) 및 패드 질화막(104)을 식각 마스크로 사용해서 상기 제1 홈(H1) 저면의 반도체 기판(100) 부분을 2차 식각하여 제2 홈(H2)을 형성한다. 상기 2차 식각은 상기 제1 홈(H1) 저면의 중앙 부분에 수행되며, 제2 홈(H2)은 상기 제1 홈(H1)보다 좁은 폭, 구체적으로, 상기 베리어막(110)의 두께만큼 좁은 폭을 갖는다.
도 5e를 참조하면, 상기 제2 홈(H2) 및 베리어막(110)의 표면 상에 게이트 절연막(도시안됨)을 형성하고, 상기 게이트 절연막 상에 티타늄 질화막(112)을 형성한다. 다음으로, 상기 티타늄 질화막(112) 상에 상기 제1 및 제2 홈(H1, H2)을 매립하도록 텅스텐막(114)을 형성한다. 그리고 나서, 상기 텅스텐막(114)과 티타늄 질화막(112) 및 게이트 절연막이 상기 제2 홈(H2) 및 제1 홈(H1)의 하단부에만 잔류되도록 상기 텅스텐막(114)과 티타늄 질화막(112) 부분을 에치백한다.
그 결과, 상기 제2 홈(H2) 및 제1 홈(H1)의 하단부 내에 매립되며 상기 베리어막(110)과 상단부가 접하는 매몰 게이트(116)가 형성된다. 여기서, 상기 매몰 게이트(116)는 상단부와 하단부에서 동일한 폭을 갖도록 형성된다.
도 5f를 참조하면, 상기 매몰 게이트(116) 및 베리어막(110) 상에 상기 제1 홈(H1)을 매립하도록 캡핑막(118)을 형성한다. 상기 캡핑막(118)은, 예컨대, 산화막으로 형성한다. 다음으로, 상기 매몰 게이트(116) 양측의 반도체 기판(100) 부분 표면이 노출되도록 상기 캡핑막(118), 베리어막(110), 패드 질화막 및 패드 산화막을 제거한다.
도 5g를 참조하면, 상기 노출된 반도체 기판(100) 부분에 대해 이온주입 공정을 수행해서, 상기 매몰 게이트(116) 양측의 반도체 기판(100) 부분 내에 소오스 영역 및 드레인 영역(120)을 형성한다. 상기 소오스 영역 및 드레인 영역(120)은 상기 매몰 게이트(116)의 채널과 연결되면서 상기 매몰 게이트(116)와 오버랩되는 부분이 최소화되는 깊이로 형성됨이 바람직하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 이 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 이 실시예에서는, 반도체 기판의 홈 하단부 내에 매립되는 매몰 게이트를 형성함으로써 게이트 전극이 반도체 기판 상부로 노출 되는 것을 방지할 수 있으며, 그래서, 본 발명은 콘택 플러그 형성 공정 및 평탄화 공정 등의 후속 공정시 발생되는 브리지를 방지할 수 있고 매몰 게이트와 비트라인 간의 접촉이 차단되어 기생 캐패시턴스를 감소시킬 수 있다.
또한, 본 발명의 이 실시예에서는, 상기 매몰 게이트의 상단부 측벽 상에 베리어막을 형성함으로써, 상기 베리어막을 통해 상기 매몰 게이트와 소오스 영역 및 드레인 영역 간에 발생되는 누설 전류를 최소화하여 GIDL을 개선할 수 있으며, 따라서, 본 발명은 데이타의 리텐션 타임이 증가되어 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
게다가, 본 발명의 이 실시예에서는, 상기 베리어막을 상기 제1 홈의 측벽 상에만 형성함에 따라, 상기 매몰 게이트를 상단부와 하단부에서 동일한 폭을 갖도록 형성할 수 있으며, 이를 통해, 매몰 게이트가 하단부보다 좁은 폭을 갖는 상단부에서 부분적으로 돌출되도록 형성되는 본 발명의 일 실시예의 경우보다 매몰 게이트의 면적이 증가되어 매몰 게이트의 면저항을 보다 효과적으로 개선할 수 있다.
다시 말해, 본 발명의 이 실시예에서는, 제1 홈보다 좁은 폭을 갖는 제2 홈의 내부에 배치되는 매몰 게이트의 하단부와 상기 베리어막이 형성된 제1 홈의 하단부에 배치되는 매몰 게이트의 상단부를 동일한 폭을 갖도록 형성할 수 있으며, 그러므로, 본 발명은 매몰 게이트의 면 저항을 보다 개선되어 반도체 소자의 특성 및 신뢰성을 효과적으로 향상시킬 수 있다.
한편, 전술한 본 발명의 이 실시예에서는 매몰 게이트의 상단부 측벽 상에 질화막 재질의 베리어막을 형성함으로써 GIDL을 개선하였으나, 본 발명의 다른 실 시예로서, 상기 게이트의 상단부 측벽 부분에 질화막 대신 산화막을 형성함으로써 GIDL을 보다 효과적으로 개선하는 것이 가능하다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 6a를 참조하면, 전술한 본 발명의 이 실시예와 유사한 방식으로 반도체 기판(100)을 1차 식각하여 제1 홈(H1)을 형성한 후에 상기 제1 홈(H1)의 측벽 상에 베리어막(110)을 형성한다. 그런 다음, 상기 제1 홈(H1) 저면의 반도체 기판(100) 부분을 2차 식각하여 제2 홈(H2)을 형성하고, 상기 제2 홈(H2) 및 제1 홈(H1)의 하단부를 매립하도록 매몰 게이트(116)를 형성한다. 상기 매몰 게이트는 게이트 절연막(도시안됨)과 티타늄 질화막(112) 및 텅스텐막(114)을 포함한다.
도 6b를 참조하면, 상기 매몰 게이트(116)가 형성된 반도체 기판(100)의 결과물로부터 상기 베리어막을 제거한다. 이때, 상기 베리어막의 제거시 노출된 패드 질화막(114) 부분의 일부 두께가 함께 제거되어도 무방하다.
도 6c를 참조하면, 상기 매몰 게이트(116) 상에 상기 베리어막이 제거된 부분을 포함한 제1 홈(H1)을 매립하도록 캡핑막(118)을 형성한다. 상기 캡핑막(118)은, 예컨대, 산화막으로 형성한다. 이어서, 반도체 기판(100)의 표면이 노출되도록 상기 캡핑막(118), 패드 질화막 및 패드 산화막을 제거한다.
도 6d를 참조하면, 상기 노출된 반도체 기판(100) 부분에 대해 이온주입 공정을 수행해서, 상기 매몰 게이트(116) 양측의 반도체 기판(100) 부분 내에 소오스 영역 및 드레인 영역(120)을 형성한다. 상기 소오스 영역 및 드레인 영역(120)은 상기 매몰 게이트(116)의 채널과 연결되면서 상기 매몰 게이트(116)와 오버랩되는 부분이 최소화되는 깊이로 형성됨이 바람직하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명의 또 다른 실시예에서는 질화막 재질의 베리어막을 제거하고 매몰 게이트의 상단부 측벽에 산화막 재질의 캡핑막을 채워 넣음으로써, 상기 캡핑막을 통해 매몰 게이트와 소오스 영역 및 드레인 영역 간에 발생되는 누설 전류를 최소화하여 GIDL을 개선할 수 있다.
특히, 본 발명의 또 다른 실시예에서는 상기 매몰 게이트의 상단부 측벽에 질화막 보다 유전 상수 값이 작은 산화막 재질의 캡핑막을 형성함으로써, 보다 얇은 두께로 상기 누설 전류를 최소화하는 것이 가능하며, 그래서, 본 발명은 매몰 게이트의 면저항을 보다 효과적으로 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 이 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 5a 내지 도 5g는 본 발명의 이 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 H : 홈
H1 : 제1 홈 H2 : 제2 홈
110 : 베리어막 112 : 티타늄 질화막
114 : 텅스텐막 116 : 매몰 게이트
118 : 캡핑막 120 : 소오스 영역 및 드레인 영역
Claims (19)
- 홈을 구비한 반도체 기판;상기 홈의 하단부 내에 형성되며, 하단부보다 상단부의 폭이 더 좁은 매몰 게이트;상기 매몰 게이트의 상단부 측벽에 형성된 베리어막; 및상기 매몰 게이트 및 베리어막 상에 상기 홈을 매립하도록 형성되며 산화막으로 이루어진 캡핑막을 포함하며,상기 매몰 게이트는 티타늄 질화막의 개재하에 형성된 텅스텐막 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 베리어막은 상기 매몰 게이트 상단부 측벽 및 상기 홈의 상단부 측벽 사이에 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 베리어막은 산화막 또는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 매몰 게이트 양측의 반도체 기판 부분 내에 형성된 소오스 영역 및 드레인 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판을 식각하여 홈을 형성하는 단계;상기 홈의 상단부 측벽 상에 베리어막을 형성하는 단계;상기 홈 하단부 내에 상기 베리어막과 상단부가 접하고, 하단부보다 상단부의 폭이 더 좁으며, 티타늄 질화막의 개재하에 형성된 텅스텐막으로 이루어진 매몰 게이트를 형성하는 단계; 및상기 매몰 게이트 상에 상기 홈을 매립도록 산화막으로 된 캡핑막을 형성하는 단계를 포함하며,상기 베리어막을 형성하는 단계는,상기 홈의 하단부를 매립하도록 희생막을 형성하는 단계;상기 희생막 및 홈의 표면 상에 베리어용 물질막을 형성하는 단계;상기 베리어용 물질막이 상기 홈의 상단부 측벽 상에만 잔류되도록, 상기 베리어용 물질막 부분을 식각하는 단계; 및상기 희생막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 베리어막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 5 항에 있어서,상기 캡핑막을 형성하는 단계 후에,상기 매몰 게이트 양측의 반도체 기판 부분 내에 소오스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 매몰 게이트를 형성하는 단계 후 상기 캡핑막을 형성하는 단계 전에,상기 베리어막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제1 홈 및 상기 제1 홈 저면에 배치되며 제1 홈보다 좁은 폭을 갖는 제2 홈을 구비한 반도체 기판;상기 제2 홈 및 상기 제1 홈의 하단부 내에 형성되며, 상단부와 하단부의 폭이 동일한 매몰 게이트;상기 매몰 게이트의 상단부 측벽에 형성된 베리어막;및상기 매몰 게이트 및 베리어막 상에 상기 홈을 매립하도록 형성되며 산화막으로 이루어진 캡핑막을 포함하며,상기 매몰 게이트는 티타늄 질화막의 개재하에 형성된 텅스텐막 포함하는 것을 특징으로 하는 반도체 소자.
- 제 11 항에 있어서,상기 베리어막은 상기 매몰 게이트 상단부 측벽 및 상기 제1 홈의 측벽 사이에 형성된 것을 특징으로 하는 반도체 소자.
- 제 11 항에 있어서,상기 베리어막은 산화막 또는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 11 항에 있어서,상기 매몰 게이트 양측의 반도체 기판 부분 내에 형성된 소오스 영역 및 드레인 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판을 1차 식각하여 제1 홈을 형성하는 단계;상기 제1 홈의 측벽 상에 베리어막을 형성하는 단계;상기 제1 홈 저면의 반도체 기판 부분을 2차 식각하여, 상기 제1 홈보다 좁은 폭을 갖는 제2 홈을 형성하는 단계;상기 제2 홈 및 제1 홈의 하단부 내에 상기 베리어막과 상단부가 접하고, 상단부와 하단부의 폭이 동일하며, 티타늄 질화막의 개재하에 형성된 텅스텐막으로 이루어진 매몰 게이트를 형성하는 단계;및상기 매몰 게이트 상에 상기 제1 홈을 매립하도록 산화막으로 된 캡핑막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 베리어막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 매몰 게이트를 형성하는 단계 후,상기 매몰 게이트 양측의 반도체 기판 부분 내에 소오스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 매몰 게이트를 형성하는 단계 후,상기 캡핑막을 형성하는 단계 전에상기 베리어막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090049351A KR101088816B1 (ko) | 2009-06-04 | 2009-06-04 | 반도체 소자 및 그의 제조방법 |
| US12/493,268 US8004048B2 (en) | 2009-06-04 | 2009-06-29 | Semiconductor device having a buried gate that can realize a reduction in gate-induced drain leakage (GIDL) and method for manufacturing the same |
| US13/184,887 US8420484B2 (en) | 2009-06-04 | 2011-07-18 | Semiconductor device having a buried gate that can realize a reduction in gate-induced drain leakage (GIDL) and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090049351A KR101088816B1 (ko) | 2009-06-04 | 2009-06-04 | 반도체 소자 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100130698A KR20100130698A (ko) | 2010-12-14 |
| KR101088816B1 true KR101088816B1 (ko) | 2011-12-02 |
Family
ID=43301053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090049351A KR101088816B1 (ko) | 2009-06-04 | 2009-06-04 | 반도체 소자 및 그의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8004048B2 (ko) |
| KR (1) | KR101088816B1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101088816B1 (ko) * | 2009-06-04 | 2011-12-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| KR101087918B1 (ko) * | 2009-12-21 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101095722B1 (ko) | 2009-12-29 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR101095802B1 (ko) * | 2010-01-07 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR101194973B1 (ko) * | 2010-04-27 | 2012-10-25 | 에스케이하이닉스 주식회사 | 반도체 소자의 트랜지스터 및 그 형성방법 |
| US9299406B2 (en) | 2012-02-17 | 2016-03-29 | Micron Technology, Inc. | Apparatuses and methods for providing word line voltages during standby |
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| CN104051524B (zh) * | 2013-03-15 | 2017-12-05 | 英飞凌科技奥地利有限公司 | 半导体器件 |
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- 2009-06-04 KR KR1020090049351A patent/KR101088816B1/ko not_active IP Right Cessation
- 2009-06-29 US US12/493,268 patent/US8004048B2/en not_active Expired - Fee Related
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2011
- 2011-07-18 US US13/184,887 patent/US8420484B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US8004048B2 (en) | 2011-08-23 |
| US8420484B2 (en) | 2013-04-16 |
| US20110275188A1 (en) | 2011-11-10 |
| US20100311215A1 (en) | 2010-12-09 |
| KR20100130698A (ko) | 2010-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20090604 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20110224 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20111013 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20111125 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
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|
| PG1601 | Publication of registration | ||
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
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