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KR101070181B1 - 집적 수동 디바이스들 - Google Patents

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KR101070181B1
KR101070181B1 KR1020060001735A KR20060001735A KR101070181B1 KR 101070181 B1 KR101070181 B1 KR 101070181B1 KR 1020060001735 A KR1020060001735 A KR 1020060001735A KR 20060001735 A KR20060001735 A KR 20060001735A KR 101070181 B1 KR101070181 B1 KR 101070181B1
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KR
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ipd
substrate
mcm
polysilicon
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KR1020060001735A
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KR20060080896A (ko
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안토니 엠. 치우
이논 데가니
차레이 천레이 가오
건쿠안 선
리쿠오 선
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싸이칩 인크.
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Abstract

본 발명은 집적 수동 디바이스(IPD)를 캐리어 기판으로서 포함하는 멀티칩 모듈(MCM)에 관한 것이다(IPD MCM). 기생적인 전기 상호 작용들은 계면들로부터 금속을 제거하거나, 민감한 디바이스 부품들로부터 이격된 MCM의 부분들 내 금속을 선택적으로 사용함으로써 IPD의 한 계면 또는 양 계면에서 제어된다. 민감한 디바이스 부품들은 주로 아날로그 회로 부품들, 특히 RF 인덕터 소자들이다. IPD 레이아웃에서, 민감한 부품들은 다른 부품들로부터 격리된다. 이것은 선택적 금속 방법의 구현을 가능하게 한다. 이것은 또한, IC 반도체 칩들 및 IC 칩 접지면들의 선택적 배치에 의해 IPD 기판의 상부 상의 기생적 상호 작용들을 감소시킨다. 본 발명의 IPD MCM의 바람직한 실시예들에서, IPD 기판은 폴리실리콘이어서 RF 상호 작용들을 더욱 최소화한다. 모듈을 조립하는 각종의 방법들이 전체 두께를 1.0mm 이내로 유지하도록 적응될 수 있다.
IPD MCM, 부착층, 폴리실리콘, IC 칩 접지면, 전체 두께

Description

집적 수동 디바이스들{Integrated passive devices}
도 1은 고 저항률 IPD 기판을 준비하기 위한 단결정 실리콘 출발 웨이퍼도.
도 2는 폴리실리콘이 피착된 출발 웨이퍼도.
도 3은 박막 IPD들을 형성하기 위한 500 IPD 이상의 사이트들을 보인 본 발명의 폴리실리콘 웨이퍼도.
도 4는 종래의 기판 상에 장착된 종래의 SMT 부품들을 도시한 통상적인 IPD의 개략적인 단면도.
도 5는 도 3의 기판의 사이트들 중 한 사이트 상에 IPD를 제조하는 박막 방법의 개략도.
도 6은 단결정 실리콘 핸들의 제거 후에 제조된 IPD도.
도 7은 IPD의 예를 보인 개략적인 회로도.
도 8은 IPD 상에 장착된 능동 IC 칩을 구비한 IPD도.
도 9는 IPD 캐리어 기판 및 반도체 IC 칩을 구비한 또 다른 MCM도.
도 10은 IPD 캐리어 기판, 민감한 RF 부품들에 관하여 선택적으로 배치된 반도체 IC 칩, 및 하측 IPD 계면으로부터 제거된 금속을 구비한 MCM의 실시예도.
도 11은 IPD 캐리어 기판을 구비한 MCM의 대안적 실시예도.
도 12는 완전 조립된 IPD MCM 제품의 단면도.
본 발명은 집적 수동 디바이스들(IPD)에 관한 것으로, 특히 IPD 칩이 주 부품인 복수 칩 모듈(MCM) 형태의 집적 회로들(IC)에 관한 것이다.
최신 무선 주파수(RF) 전기 회로들은 상당량의 수동 디바이스들을 사용한다. 이들 회로들의 대부분은 휴대용 무선제품들에서 사용된다. 따라서, 수동 디바이스들 및 수동 디바이스 회로의 소형화(miniaturization)는 RF 디바이스 기술에서 중요한 목표이다.
능동 실리콘 디바이스들의 규모로 수동 디바이스들의 집적화 및 소형화는 적어도 2가지 이유로 행해지지 않았다. 하나는 현재까지 통상적인 수동 디바이스들은 서로 상이한 소재 기술들을 채용한다. 그러나, 보다 근본적으로, 대부분의 수동 디바이스들의 크기는 디바이스의 주파수와 관계가 있고, 이에 따라 원래 비교적 크다. 그러나, 보다 간결하고 면적 효율적인 IPD들을 제작하려는 꾸준한 압력이 여전히 있다.
중요한 진보들이 달성되었다. 대부분의 경우 이들은 표면 장착 기술(SMT)을 수반한다. 상당수의 수동 부품들을 포함하는 작은 기판들은 표면 장착 기술을 사용하여 통상적으로 제작된다.
집적 수동 디바이스 네트워크들에서의 보다 최근의 진보는 저항기들, 커패시터들 및 인덕터들이 적합한 기판 상에 집적 박막 디바이스들로서 형성되는 박막 기술을 수반한다. 예를 들면 미국 특허 제 6,388,290 호를 참조한다. 이 진보는 수동 디바이스 기술에서 차세대 집적화로서의 가망성을 보여준다. 그러나, 기판 소재 및 특성(순 단결정 실리콘)이 능동 디바이스 기술에서의 성공에 열쇠였던 것과 마찬가지로, IPD 집적화가 개발됨에 따라 여기에서도 마찬가지임이 명백해지고 있다. 수동 박막 디바이스들은 기판 상에 직접 형성되기 때문에, 기판과 수동 디바이스들 간에 전기 상호 작용들이 매우 중요하다. 미국특허출원 제 10/835,338 호는 이들 문제들을 해결하고 있고, 원하는 유전적 특징들에 결합된 가공 이점을 제공하는 IPD 기판을 기재 및 청구하고 있다. 이 기판은 또한 얇게 제작될 수 있어, IPD의 프로파일을 감소시킨다.
소형화 관점에서 공통된 관심사는 소위 디바이스 또는 회로의 "풋프린트(footprint)"이긴 하나, 두께 감소도 동반된 목표이다. IC들의 풋프린트를 감소시키기 위한 일반적인 방법은 MCM으로 2이상의 칩들을 적층시키는 것이다. MCM 기술에서, 패키지화된 칩들의 두께는 보통 풋프린트만큼 중요하다.
RF 회로들에서 소형화를 위한 MCM 방법은 부품들, 특히 인덕터 소자들 간에 RF 상호 작용들의 문제 때문에 회피된다. RF 회로들 및 IPD들을 위한 통상의 방법은 기판 상에 측방향으로 디바이스들을 배치하는 것이다. 통상적으로, IPD 기판은 통상적인 반도체 IC보다는 크고, 따라서 IPD 기판을 포함한 MCM을 구현하기 위해서, IPD 기판은 MCM의 캐리어 기판의 필연적 후보이다. 즉 반도체 칩들은 IPD 기판의 상부 상에 장착될 것이다. 그러나, IPD 기판 상에 디바이스들을 적층하는 것은 특히, 문제가 되는 상호 작용들을 초래한다. 이러한 MCM 구성에서 IPD 기판은 2가지의 RF 필드 상호 작용 문제에 직면하는데, 하나는 IPD 기판이 장착되는 기판과의 상호 작용이고, 다른 하나는 IPD 기판의 상부 상에 IC 칩들하고의 상호 작용이다.
본 출원인은 캐리어 기판으로서 IPD를 포함하는 MCM(IPD MCM)을 개발하였다. 기생적인 전기 상호 작용들은 계면들로부터 금속을 제거하거나, 민감한 디바이스 부품들로부터 이격된 MCM의 부분들 내 금속을 선택적으로 사용함으로써 계면의 한쪽 또는 양쪽에서 제어된다. 민감한 디바이스 부품들은 주로 아날로그 회로 부품들, 특히 RF 인덕터 소자들이다. IPD 레이아웃에서, 민감한 부품들은 다른 부품들로부터 격리된다. 이것은 선택적 금속 방법의 구현을 가능하게 한다. 이것은 또한, IC 반도체 칩들의 선택적 배치에 의해 IPD 기판의 상부 상의 기생적 상호 작용들을 감소시킨다.
본 발명의 IPD MCM의 바람직한 실시예들에서, IPD 기판은 위에 언급된 출원에 기술되고 청구된 기판이다. 이 기판은 본질적으로 RF 상호 작용들을 감소시키며, 박막으로 만들어질 수 있어 MCM 프로파일을 최소화한다.
이하 상세한 설명의 제 1 부분에서는 IPD MCM을 위한 바람직한 기판을 다룬다.
도 1은 출발 웨이퍼(11)를 도시한 것이다. 이것은 바울(boul)로부터 잘라낸 단결정 실리콘 웨이퍼이고, 전세계적으로 IC 디바이스 제조를 위해 대량으로 사용되는 웨이퍼 유형이다. 실리콘 웨이퍼들은 다양한 크기들로 제작되는데, 통상은 웨이퍼의 직경이 클수록 잠재적 디바이스 비용은 낮아진다. 현재, 실리콘 웨이퍼들은 직경이 최대 12인치까지 가능하다. 현 기술의 12인치 웨이퍼에 있어, 이 크기는 다음의 설명에서 예로서 사용될 것이지만, 보다 작은 웨이퍼들, 예를 들면 6인치 또는 8인치도 유용함을 알 것이다.
웨이퍼 제작 설비에서, 웨이퍼들을 소잉(sawing) 및 연마한 후에, 각 웨이퍼는 품질제어를 받는데, 여기서 웨이퍼는 물리적 크기 및 전기적 특성들에 대한 엄격한 기준에 부합하는지에 대해 측정된다. 통상적으로 칩들 또는 스크래치들이 있는 웨이퍼들은 거부될 것이다. 과잉의 또는 비균일한 전도율(conductivity)을 갖는 웨이퍼들도 거부된다. 대부분의 경우, 거부된 웨이퍼들은 폐기되며 이를 "정크 웨이퍼"라고 하는 경우도 있다. 본 설명에서, 그리고 청구항들에서, "리퓨즈(refuse)" 웨이퍼는, 바울로부터 잘라내어지고, 하나 이상의 물리적 또는 전기적 테스트들에 의해 측정되고, 테스트에 못 미쳐 거부된 웨이퍼들을 포함한다. 리퓨즈 웨이퍼들은 비교적 낮은 상업적 가치를 갖는다. 일부는 재활용될 수도 있다. 일부는 수선될 수도 있다. 예를 들면, 일부 웨이퍼들은 가공시 발생한 결함들로 인해 거부된다. 이들 웨이퍼들은 결함 구조를 제거하도록 연마되어 가공에 사용될 가능성을 가진다. 이러한 웨이퍼들도 리퓨즈 웨이퍼로서 정의된다. 리퓨즈 웨이퍼는 수락 웨이퍼의 가치의 50% 미만, 보다 통상적으로는 10% 미만의 가치를 가질 것으로 예상될 수 있다. 재생 웨이퍼 또는 재활용 웨이퍼는 저가 IPD 기판의 대안적 소스이다.
본 발명의 일 면에 따라서, 단결정 실리콘 웨이퍼는 폴리실리콘 웨이퍼를 제작하기 위한 핸들 웨이퍼로서 사용된다. 리퓨즈 웨이퍼가 경제적 이유로 선택되는 웨이퍼일 수 있겠지만, 어떤 적합한 단결정 웨이퍼가 사용됨을 수 있을 알 것이다. 이 프로세스에서, 단결정 웨이퍼는 희생적이다. 핸들 웨이퍼로서, 단결정 웨이퍼는 중요한 속성들을 갖는다. 물리적으로 얇을지라도(예를 들면, 200-500 마이크론), 이것은 물리적으로 비교적 강하므로, 취급 및 가공될 수 있다. 이것은 큰 영역에 걸쳐 매우 평탄하다. 또한, 고도로 연마되어 균일하게 매끄러운 표면을 가진다. 또한 실리콘 웨이퍼 제조 공정들 및 툴들에 호환될 수 있다.
기판 웨이퍼로서 실리콘 웨이퍼를 사용하여, 도 2에 도시된 바와 같이 두꺼운 폴리실리콘층들(12, 13)을 웨이퍼(11)의 양면 상에 피착한다. 또는, 다결정을 일측에만 피착할 수도 있다. 그러나, IPD기판으로서 사용할 목적의 폴리실리콘층은 적어도 50 마이크론, 바람직하게는 100-300 마이크론으로 비교적 두꺼울 필요가 있다. 본 출원인은 단결정 기판 상에 피착되었을 때 이 두께의 층들이 큰 스트레스를 함유하여 물리적으로 변형되는 경향이 있음을 발견하였다. 본 발명의 IPD 프로세스에선 평탄성이 요구되기 때문에, 기판의 현저한 변형은 회피되는 것이 바람직하다. 폴리실리콘을 단결정 웨이퍼의 양측면 상에 피착함으로써, 스트레스가 균등하게 됨을 발견하였다. 따라서, 동일 두께의 층들이 (그러나 반드시 그럴 필요는 없다) 도 2에 도시된 바와 같이 형성되는 것이 바람직하다. 결과적인 웨이퍼는 비교적 두꺼우며 매우 강하다. 복합 웨이퍼에서 스트레스를 더욱 경감시키기 위해서, 복합 웨이퍼는 어닐링될 수도 있다. 그러나, 어닐링은 그레인 성장을 부추기고, 이하 논의로부터 명백하게 될 여러 가지 이유로 미세 그레인 구조들이 요구되기 때문에, 어닐링은 주의깊게 행해져야 하다.
도 2의 서브어셈블리, 즉 3층 복합 기판은 독자적 제품으로서 기판 제조업자에 의해 제작될 수 있다. 위에 기술된 IPD 기판들 및 이 제품의 특징은 복합 3층의 평탄성이다.
원하는 최종의 기판 제품은 후술하는 바와 같이 단결정 웨이퍼가 없는 폴리실리콘 기판이다. 그러나, 도 2에 도시된 복합 기판이 최종 제품이 아닐지라도(즉, 단결정 웨이퍼가 최종 제품엔 없을 것임), 복합 웨이퍼에서 적어도 일부 가공을 수행하는 것이 편리하다. 가공된 웨이퍼는 나중 단계에서 폴리실리콘층들 중 하나, 및 단결정층을 제거하여 박층화하여 폴리실리콘층을 남겨 최종 IPD 기판으로서 작용하게 할 수 있다.
진성 폴리실리콘 기판의 중요한 속성은 고 저항률이다. 폴리실리콘은 층 또는 바디가 그레인 경계들에 의해 분리하여 있는 다수의 실리콘 그레인들로 구성되는 그레인 구조인 것이 특징이다. 그레인 경계들은 전기적으로는 재결합 중심들로서 작용하여, 바디 내 자유 캐리어들의 수명을 극적으로 감소시킨다. 전기적 작용면에서 보아, 이러한 특징으로 폴리실리콘이 단결정 실리콘과 구별된다. 단결정 실리콘은 반도체이나, 폴리실리콘 내 많은 수의 그레인 경계들은 폴리실리콘을 도핑되지 않은 또는 진성 상태의 절연체로 만든다. 폴리실리콘의 저항률은 부분적으로는 그레인 경계들의 수의 함수, 또는 그레인 구조의 미세성의 함수이다. 이에 따라 매우 미세한 그레인 폴리실리콘은 매우 높은 저항률을 가질 수 있다. 10KOhm-cm보다 큰 저항률을 갖는 폴리실리콘을 쉽게 제작할 수 있다. 본 발명의 맥락에서, 0.1kOhm-cm보다 큰, 바람직하는 1kOhm-cm보다 큰 저항률 값들이 바람직하다.
폴리실리콘층들을 제작하는데 사용되는 방법은 저압 화학 기상 증착(LPCVD)이 바람직하다. 이 방법, 및 이 방법을 이행하기 위한 CVD 장비는 업계에서 널리 사용된다. 요약하면, CVD 폴리실리콘에 일반적으로 사용되는 방법은 적절한 온도들, 예를 들면 550-650℃에서 실란 열분해를 수반한다. 폴리실리콘은 제작되는 거의 모든 MOS 트랜지스터에서 사용되고, 따라서 가장 일반적인 업계의 공지의 재료들 중 하나이다. 자명하게, 폴리실리콘의 전기적 및 물리적 특성들은 잘 알려져 있다. 이것은 위에 기술한 바와 같이 진성적으로 고 저항성일지라도, 통상적으로 IC 적용을 위해서 저항률을 감소시키기 위해 이온 주입에 의해 처리된다. 이의 진성적 형태로는 거의 사용되지 않는다. 두껍고, 넓은 면적의 폴리실리콘층들은 또한 태양전지, 또는 광전지들에서도 사용되고 있다. 여기서 다시, 다이오드 구조들을 형성하기 위해 폴리실리콘층들에 통상적으로 이온들이 주입된다.
이하 기술할 적용에서, 폴리실리콘 기판은 진성적 상태로 사용되며, 기판에 걸쳐 균일한 고 저항률은 바람직한 특성이다.
CVD 폴리실리콘의 기술은 충분히 확립되어 있기 때문에, CVD는 폴리실리콘층들(12, 13)을 형성하기 위한 바람직한 선택이다. 그러나, 그 외의 방법들도 유용한 것으로 발견될 수도 있다. 예를 들면, 폴리실리콘의 전자-빔 증발 방법들이 알려져 있다. 두껍고 넓은 면적의 저 저항률의 폴리실리콘 기판층을 형성하기 위한 어떤 적합한 다른 방법이든 본 발명의 범위 내이다.
본 명세서에 기술된 IPD 제작 방법은 웨이퍼 스케일의 디바이스 제조를 목표로 한다. 이 방법에서, 많은 수의 완성된, 또는 거의 완성된 디바이스들이 폴리실리콘 웨이퍼 상에 제작된다. 제조가 근본적으로 완료된 후에, 웨이퍼는 IPD 칩들로 다이스화된다. 웨이퍼들의 크기가 증가하고, IPD 칩 크기가 줄어듦에 따라, 웨이퍼 수준에서 제조가 훨씬 더 나은 것이 되고 있다. 도 3은 500 디바이스 사이트들(33) 이상을 제공할 수 있는 12인치 웨이퍼(31)를 도시한 것이다. (단순화를 위해서, 웨이퍼 플랫은 도시하지 않았다). 각 사이트는 대략 1 제곱 센티미터이고 하나의 IPD를 수용하기엔 충분히 크다.
웨이퍼 스케일 제조의 유효성은 수동 디바이스들을 형성하기 위한 박막 제조 방법들을 사용해서 배가될 수 있다. 일반적인 종래의 방법은, 웨이퍼 수준에서도, 웨이퍼 기판에 개개의 수동 소자들을 장착하여 부착하는 것이다. 통상 이것은 표면 장착 기술(SMT)을 사용하여 행해진다. 도 4는 앞에서 인용한 미국 특허 6388290의 도 3에 도시된 IPD 회로에 적용되는 방법이다. 이 회로는 능동 소자, 즉 MOS 트랜지스터(41)를 포함하기 때문에 엄밀하게는 IPD가 아니다. 그러나, 이하 명백하게 될 이유로, 이것인 유용한 예시이다. 회로는 능동부 및 수동부를 갖는 혼성 회로로서 간주될 수 있다. 여기서는 주로 수동부, 즉 4개의 인덕터들(42) 및 3개의 커패시터들(44)을 포함하는 수동부에 관계될 것이다. 선택의 문제로서, 이 수동부는 IPD로서 제작될 수도 있을 것이다. 도 3의 회로가 여기서 유용하고 이하, 본 발명의 기술을 예시하는 매개물로서 유용할지라도, 본 발명을 사용하여 매우 다양한 회로들이 만들어질 수 있다. 또 다른 예로서, 고-Q 관점으로부터 더욱 요구될 수 있는 것에 대해서, 본 명세서에 참조문헌으로 포함된 Proceedings 1994 IEEE MULTI-CHIP MODULE CONFERENCE MCMC-94, 15-19 페이지를 참조한다.
박막 수동 소자들은 다양한 박막 기술들에 의해 형성될 수 있다. 이들 기술들은 잘 확립되어 있고 상세는 여기서 반복하여 설명할 필요는 없다. 예를 들면 2000년 6월 13일 발행된 미국특허 6075691 및 1999년 12월 21일 발행된 미국특허 6005197를 참조한다. 후자의 특허는 PCB들용의 다층구조를 기재하고 있고 이는 여기 기술된 애플리케이션에 맞게 쉽게 적용될 수도 있을 것이다. 박막 수동 디바이스를 정의하는 편리한 한 방법은 기판 상에 피착되는 하나 이상의 층들, 통상적으로 복수의 층들을 사용하여 기판 상에 형성되는 수동 디바이스이다.
단일 수동 소자들 또는 상호접속된 수동 소자들의 조합들을 제작하기 위한 박막 방법들을 도 5에 도시하였고, 여기서 성장된 산화물층(52)을 구비한 폴리실리콘 기판은 51로 나타내었다. 제 1 레벨 금속으로부터 형성되는 저항기체(54)는 콘택트들(55, 56)을 구비하며, 콘택트(59)를 구비한 하측 커패시터 판(58)은 매립된 레벨들을 포함한다. 상측 커패시터 판(60), 및 인덕터 스파이럴(61)은 나중에 형성되며 콘택트들은 도시하지 않았다. 구조는 폴리이미디층(63)으로 보호된다.
도 5의 3층 기판구조(51)은 매우 두꺼우며, 이는 가공시 파손 및 그 외 손상의 위험을 감소시킨다. 수동회로 소자들의 제조, 및 IPD의 완료 후에, 기판(51)은 하측 폴리실리콘층, 및 단결정 실리콘층을 제거하기 위해 박층화된다. 최종 IPD 구조를 도 6에 도시하였다. 바람직한 박층화 단계는 화학 기계 연마를 사용한다. 이 공지의 프로세스는 화학적 에칭과 연마제에 의한 연마를 겸한 것이다. KOH 또는 적합한 대안적인 에천트가 연마 슬러리에 사용된다. 복합 웨이퍼가 박층화되고, 이곳에 상측 폴리실리콘층, 또는 상측 폴리실리콘층의 일부만이 잔류한다. 단결정층은 비교적 도통성이 있으므로, 이 단결정층 전부의 제거는 매우 바람직하다. 본 발명의 목적은 IPD들용으로 바람직한 플랫폼인 고도의 절연성 기판을 제공하는 것이다.
단결정층(아울러, 추가된 폴리실리콘층)은 상측 폴리실리콘층(IPD층)에 대한 효과적인 취급을 제공하기 때문에, IPD층은 초기에는 비교적 얇을 수 있다. 웨이퍼 제조가 완료된 후에 출발 웨이퍼를 박층화하는 것은 최근의 IC 기술에선 일반적이다. 이들 대다수의 경우 기판은 취급 및 가공이 가능하게 하기에 의도적으로 두껍게 만들어지고 공정의 나중 박층화 단계에서 디바이스 프로파일을 감소시킨다. 여기 기술된 방법에서, IPD층의 두께는 초기에는 최종 기판 두께와 동일 근사 크기일 수 있다. 이 두께는 50-200 마이크론인 것이 바람직하다.
도 7에 본 발명의 일 실시예에 따라 구현된 도 4의 IPD가 도시되었다. IPD는 도 3에 도시된 하나 이상의 사이트들(33) 상에 형성된다. 박막 인덕터들(Lg1, Lg2, LS, LD), 및 커패시터들(C1, C2, CD)을 구비한 폴리실리콘 기판(71)이 도시되었다. MOS 트랜지스터(72)는 개략적인 회로의 일부이긴 하나 IPD 내 형성되지 않기 때문에 점선으로 도시되었다. 도 7의 회로 레이아웃은 도 3의 것으로부터 의도적으로 변경되었다. 이 회로 및 이 레이아웃은 수동 부품들을 갖는 통상적인 유형의 회로를 예시하기 위한 것이다. 이것은, 앞에서 인용한 종래 기술로부터 취해진 회로의 예이다. 이의 유효성에 관해 여기서 나타낸 바는 없다.
도 7에 레이아웃은 모든 인덕터 소자들을 그룹으로 설계된 것이다. 인덕터 소자들은 주변상태들, 예를 들면 기생적인 신호들에 특히 민감한 것으로 알려져 있다. 이러한 인식은 도 8에 도시된 능동/수동 모듈의 설계에서 채용된다. 도 7에 도시된 IPD를 구비한 폴리실리콘 기판(71)은 도시된 바와 같이 IPD의 상부에 플립 칩 장착된 능동 IC 칩(81)을 구비한다. 능동 IC 칩의 일부는 트랜지스터(72)이다. 이 실시예에서 상호접속들은 전기 상호접속들(S, D, G, Vgs, VDS, Pin, Pout, gnd)용의 땝납 범프들로서 도시되었다. 기판 외 상호 접속 사이트들(도시생략)이 IPD 기판(71) 상에 제공될 수도 있다. 도 7에 도시된 바와 같이 인덕터 디바이스들을 그룹화하는 한 목적은 도 8에서 명백하다. 능동 IC 칩은 민감한 인덕터 소자들이 중첩하지 않게 의도적으로 배치된다. 이에 따라, 적층된 기판 배열은 인덕터 소자들의 수행성능을 격감시킴이 없이, 공간을 절약하여 콤팩트한 디바이스 모듈을 제공하게 효과적으로 구현된다.
도 9는 IPD MCM의 또 다른 뷰로서, IPD(91)은 인쇄 회로 기판(PCB)(92) 상에 장착된 것이 도시되었다. IC 칩(93)이 IPD 상에 장착된 것으로 도시되었다. 단순화를 위해서, 단지 하나의 IC 칩만이 도시되었다. 통상적으로 2개 이상이 있을 것이다. 이들 IC칩들은 아날로그 디바이스, 디지털 디바이스, 믹싱 신호 디바이스, RF 디바이스, 및/또는 마이크로-전자-기계-시스템(MEMS) 기반의 스위치 또는 발진기일 수 있다.
이하 논의로부터 명백하게 되는 바와 같이, 민감한 RF 부품들이 위에 기술된 바와 같이 IDP 내에서 격리될지라도, 그 외의 바람직하지 않은 문제들은 미해결된 상태이다. 이들은 IPD 내 민감한 소자들과 외부 영향들, 즉 IPD 근처에 주로 금속성 바디들 간의 기생적인 상호 작용들을 처리해야 한다. 이들 악영향들은 크기, 및 주로 IPD 칩의 두께가 감소됨에 따라 더욱 심해지게 된다. 본 발명의 이러한 면은 IPD MCM의 두께를 축소시키려는 본 발명의 목적인, 위에 기술된 방책들과 함께 작용한다.
MCM을 PCB에 장착시키는 종래의 수단은 땜납이다. 다시 도 9를 참조하면, 땜납 본딩층을 94로 도시하였고 PCB 접지면을 95로 도시하였다. IPD의 상측면은 접지면과, 통상 두 개의 레벨들로 배치되는 IC칩을 상호접속하기 위한 금속 러너들(runner)이 코팅되어 있다. 이들은 도면에 층(96)으로서 나타내었고 IC 칩을 땜납 범프들(97)을 통해 접속한다. 바람직한 땜납 접속은 플립칩과 기판 간 거리를 신뢰성을 유지하기 위해 최대로, 즉 통상적으로 70 내지 120㎛으로 유지하는 통상의 플립칩 접속들과는 다르다. 바람직한 땜납 접속은 IPD와 IC간 평탄도 변화들을 수용하기 위해 70 ㎛ 미만의 작은 범프 높이를 갖는다. 능동 IC와 IPD간의 열 팽창 계수의 유사성으로 인해, 최단거리의 땜납 조인트 신뢰도엔 우려할 바가 없다. 또한, 거리의 이러한 감소는 모듈의 전체 두께의 감소에 기여할 것이다. 이러한 방식으로, 오버몰딩을 포함하는 두께는 예를 들면 전체 두께를 1.0mm초과하지 않게 작게 될 수 있다. 거리에 이러한 감소는 기생적인 저항 및 인덕턴스를 또한 감소시켜, RF 회로들의 수행성능을 더욱 향상시킨다. 땜납 외에도, 그 외 흔히 알려진 방법들, 예를 들면, 금-금, 금-알루미늄, 및 도전성 접착제들 또한 이 발명의 범위에 있다.
와이어 본드들(98)은 접지면 및 러너들을 PCB 상의 상호접속들(99)에 접속한다. 와이어 본딩 외에도, IPD 내에 홀들이 에칭될 수 있어, IPD의 상부 및 저면 상의 금속 트레이스를 접속한다. 이러한 에칭 공정은 일반적으로 MEMS 제조 공정에서 실시된다. 관통홀들을 가진 IPD는 통상의 플립칩 어셈블리 공정에 의해 기판에 부착된다. 이러한 관통홀 접속은 IPD와 기판간 상호접속 거리를 더욱 감소시킬 수 있다.
당업자는 다른 도면들에 도시된 것 뿐만 아니라 도 9에 도시된 어셈블리는 폴리머 하우징 내 캡슐화됨을 알 것이다. 플라스틱 하우징은 대부분의 통상의 디바이스들에서처럼 플라스틱 오버몰딩된 바디일 수도 있고, 또는 플라스틱 공동 패키지 또는 그 외 적합한 보호 패키지일 수도 있다.
이러한 MCM 구성의 IPD에서 100으로 개략적으로 표시한 인덕터와 같은 민감한 RF 부품들은 IPD의 양측 표면들을 덮는 금속에 기인해서 스트레이 용량들(stray capacitances)로 되기 쉬움이 명백하다.
도 10은 도 9와 유사하나 인덕터(100) 위 아래의 금속을 제거한 IPD MCM 실시예를 도시한 것이다. 인덕터(100)는 하나 이상의 RF 민감한 소자들이 선택적으로 배치되고, 주로 디지털인, 그 외의 회로들 및 회로 부품들과는 격리된 IPD의 부분을 나타냄을 알 것이다. IPD 내 인덕터 부품들은 RF 필터 회로에서처럼 다른 부품들과는 IPD 기판 상의 동일한 위치에 연관될 수 있다. 그러나, 일반적으로 기생적인 전계들의 관점에서 중요한 것은 이들 회로들 내 인덕터 부품들이다.
도 9에 94로 나타낸, IPD 밑의 금속은 IPD의 일 부분 밑에 남아있으나, 민감한 소자(100)을 포함한 IPD의 부분 밑으로부터 101에서 제거되었다. IPD의 그 부분 밑의 금속은 비도전 접착성 부착층으로 대치된다. 비도전 접착제는 전기적으로는 절연이고 열적으로는 열전도성인 다이 부착 재료, 이를테면 알루미나가 충전된 에폭시가 바람직하다.
또한, 도 9에 96으로 도시한, IPD 상부 상의 금속은 IPD의 민감한 소자, 예를 들면 소자(100)위에 있는 영역으로부터 제거되었다. 금속은 IPD 내 디지털 소자들 상에 96a에 잔존해 있다. 콘택트 패드(102)에 와이어 본딩이 행해진다. 도시된 실시예에서 금속층들(96, 96a)은 통상적으로 연속된 금속시트인 접지면을 제공하는 것으로서 의도된다. IC 상의 땜납 범프들에 접속하는데 사용되는 금속 러너들 중 일부는 IPD의 민감한 소자들 상에서 허용될 수도 있다. 따라서, 하나 이상의 IC 칩들이 이들 영역들에 장착될 수 있다. 그러나, 이들 영역들 내 접지면은 회피되어야 한다. 바람직하기로는 민감한 소자들 상의 표면을 따라 어떠한 금속도 확장하지 않게 레이아웃이 설계되는 것이 바람직하다.
이들 방책들 중 하나 또는 둘 다는 IDP MCM의 전기적 수행성능을 향상시킬 것임을 지적해 둔다.
도 11은 도 10와 유사한 실시예를 도시한 것으로, IPD와 PCB 사이의 금속층 전부가 제거되고 비도전성 접착층(105)으로 대치되었다. IPD 밑의 접지면은 더 이상 사용되지 않기 때문에, 도 9에서 95로 도시한 금속 접지면 층 또한 제거되었다. 결과적인 구조는 IPD가 비도전성 접착층으로 기판에 부착된 기판이고, IPD는 주로 RF 부품들을 포함하는 제 1 부분과 주로 비-RF 부품들을 포함하는 제 2 부분을 구비하며, IPD는 제 1 부분 상에 제 1 표면과 제 1 부분 밑에 제 2 표면을 가지며, 적어도 하나의 IC 칩이 IDP의 제 2 부분 상에 장착되고, IPD의 제 1 및 제 2 표면들에는 금속은 없다. RF 민감한 디바이스들을 포함하지 않는 IPD의 부분은 MEMS 디바이스, 예를 들면, MEMS 발진기 또는 MEMS 스위치를 지원하게 적응될 수도 있다.
도 11의 실시예를 면밀히 살펴보면 PCB로부터 금속층의 제거가 IPD MCM의 전체 높이를 그 층의 두께만큼 감소되게 함이 드러날 것이다. 이것이 중요하지 않은 변경인 것으로 보이겠지만, 상업적인 관점에선 중요할 수 있다. 상업적인 IPD MCM은 PCB의 바닥부터 엔캡슐란트의 상부까지의 전체 패키지 높이가 1.000mm인, 도 11에 도시된 것과 유사한 설계로 제공되었다. 이 디바이스는 부분적으로는 작은 프로파일에 기인해서 상업적으로는 경쟁력이 있을 것으로 보인다.
도 12는 111로 표시한 완전 조립된 IPD MCM 제품의 단면을 도시한 것이다. PCB(112)의 상부 부분 및 저면 부분 모두에 금속화(113)가 제공된다. IPD는 114로 표시되었고 위에 기술된 옵션들 중 하나를 사용하여, 다이 부착 재료(116)에 의해 PCB에 부착된다. 와이어 본드들 중 하나를 118로 도시하였는데, 이들 와이어 본드들을 사용해서 IPD가 PCB에 전기적으로 상호 접속된다. 와이어는 PCB의 상부층에 본딩된다. 금속 비아(120)는 PCB 상의 상부 상의 금속과 저면 상의 금속을 관통하여 접속한다. IPD MCM은 용이하게 장착될 수 있고 시스템 기판에 접속될 수 있다. IC 칩(122)이 IPC(114)에 플립칩 부착된 것으로 도시되었다. 땜납 범프들(123)은 IC 칩을 IPD 상의 금속 러너들에 부착하여 접속한다. IC 칩은 디지털 또는 RF IC 칩일 수 있다. IC 칩들용으로 접지면을 제공하는 것이 유용하다. 그러나, 위에 개시된 원리들에 따라, 접지면은 인덕터 소자들 위에 놓이는 IPD의 영역들로부터 의도적으로 없앤다. 바람직한 경우로, IC 칩들이 인덕터 소자들 상에 놓이게 되면, 접지면은 이 영역으로부터 생략된다. 또한, 이 IC 칩용의 I/O 상호접속들은 어떤 인덕터 소자들 상에 없는 IC 칩의 에지 가까이에 배치되는 것이 바람직하긴 하나 반드시 배치될 필요는 없다.
능동 IC 바로 밑에 접지면을 가진 PCB의 영역들에서, 동작시 IPD MCM에 의해 발생되는 열을 제거하기 위해서 PCB의 상부 금속면과 저면 금속면 사이에 하나 이상의 열적 비아들을 배치할 수도 있다. 능동 IC에 의해 발생되는 열은 IC로부터 IPD, 알루미나로 채워진 다이 부착물, 상부 접지면, 열 비아들(133), 저면 접지면으로 전달될 것이며, IPD MCM이 장착된 시스템 보드에 의해 소산될 것이다. 이것은 접지면이 IC 밑에 펼쳐 있는 연속한 면인 종래의 관행으로부터의 이탈이다. 그러나, IPD 내 인덕터 소자들을 수용할 필요성에 기인해서, 어떤 RF 소자들 밑에는 금속면은 없다. 그러므로, 이 접지면은 비연속적일 수 있고, 열을 발생하는 IC들 밑에 전략적으로 배치될 수 있는 개개의 작은 단편들로 분리될 수 있다.
너무 커서 IPD 내 구현될 수 없는 수동 부품들, 예를 들면, 커패시터들, 인덕터들 및 저항기들은 종래의 표면장착 공정을 사용하여 기판 상에 장착될 수 있다.
조립의 마지막 부분은 IPD MCM을 위한 보호 하우징의 제공이다. 도 12는 통상적으로 전기적 조립체에 몰딩되는 폴리머로 구성되는 일반적인 보호 소자인 엔캡슐란트(127)를 도시한 것이다. 대안적으로, 보호 하우징은 금속 캔, 플라스틱 캐버티, 또는 어떤 적합한 보호 하우징일 수도 있다. 이들은 당 분야에 잘 알려져 있다.
소형화된 수동 부품들을 제공하는 것 외에도, IPD는 IC 제조 공정과 PCB 제조 공정 간에 기술적 브리지로서 작용한다. 30㎛ 내지 300㎛의 피치 범위의 패드들을 연결하는 것을 사용하여, 리딩 에지 IC들을 1㎛ 내지 0.065㎛ 범위의 피처(feature) 크기들로 제조할 수 있다. IPD는 덜 진보된 IC 툴들, 예를 들면 박막 스퍼터링 및 에치로, 1㎛ 내지 20㎛의 피처 크기들로 제조된다. 이들 IPD 피처들은 가장 작은 피치 IC 접속 패드들을 끊김이 없이 수용할 수 있다. 역으로, PCB의 라인들 및 트레이스들은 도금 및 에칭 기술을 사용하여 수십 ㎛로 제조되며, 이는 통상적으로 60 내지 300㎛ 범위의 큰 피치의 접속패드들을 수용할 수 있다. 큰 접속 패드 피치를 갖는 IC는 작은 접속 패드 피치를 갖는 IC보다는 표면적이 더 클 것이다. IC의 접속 패드들이 IC의 전체 크기의 구동 요인이고 게이트들 또는 셀들의 수는 아닌 것이 매우 일반적이다. 그러므로, 표면적에 정비례하는 IC의 비용은 그로스 피처 크기들을 가진 PCB 기판에 직접 접속한다면 상승할 것이다. 그러나, PCB보다 훨씬 미세한 피처 크기를 가진 IPD 및 이의 훨씬 간단한 제조단계들에 의해 IC보다 단위 면적 당 낮은 비용에 의해서, IC의 미세 패턴 향상 능력과 PCB들의 그로스 피처 능력을 서로 잇는 것이 비용 효율적 방법이다. 그러므로, IPD는 IC와 기판 간에 비용 효율적인 기계적 계면으로서 작용한다. 이의 일 면을 도 12에 개략적으로 나타낼 수 있는데, 여기서 IPD MCM은 땜납 볼들(132)로 시스템 레벨 보드(131)에 부착된 것으로 도시되었다. 땜납 볼들(132)의 피치와 땜납 범프들(123)의 피치와의 비교는 지금 기술한 추이를 예시한다. 이 패키지의 전체 높이는 위에 기술한 바와 같이 PCB(112)의 저면에서 인케이스먼트 또는 오버몰드(127)의 상부까지가 1.2mm 미만으로 작으며 바람직하게는 1.0mm 이하로 작다.
이 발명의 각종의 추가의 수정들이 당업자들에게 일어날 것이다. 기술을 진보시킨 원리 및 이들의 등가물에 기본적으로 의존하는 본 명세서의 구체적인 교시로부터 나온 것들은 설명 및 청구된 본 발명의 범위 내에 있다.
본원은 캐리어 기판으로서 IPD를 포함하는 MCM(IPD MCM)을 개시한다. 기생적인 전기 상호 작용들은 계면들로부터 금속을 제거하거나, 민감한 디바이스 부품들로부터 이격된 MCM의 부분들 내 금속을 선택적으로 사용함으로써 한 계면 또는 두 계면들에서 제어된다. 민감한 디바이스 부품들은 주로 아날로그 회로 부품들, 특히 RF 인덕터 소자들이다. IPD 레이아웃에서, 민감한 부품들은 다른 부품들로부터 격리된다. 이것은 선택적 금속 구현 방법을 가능하게 한다. 이것은 또한, IC 반도체 칩들 및 IC 칩 접지면들의 선택적 배치에 의해 IPD 기판의 상부 상의 기생적 상호 작용들이 감소되게 한다.

Claims (12)

  1. 디바이스에 있어서:
    a. 기판;
    b. 부착층에 의해 상기 기판에 부착된 집적 수동 디바이스(Integrated Passive Device; IPD)로서, 상기 IPD는 적어도 하나의 인덕터 부품(inductor component)을 포함하는 제 1 부분 및 적어도 하나의 디지털 부품을 포함하는 제 2 부분을 포함하고, 상기 부착층의 일부는 상기 인덕터 부품 아래에 놓이며 비도전성이고, 상기 부착층의 일부는 상기 디지털 부품 아래에 놓이며 도전성인, 상기 집적 수동 디바이스(IPD)를 포함하는, 디바이스.
  2. 제 1 항에 있어서, 상기 부착층의 비도전성 부분은 전기적으로 절연성이고 열전도성인 다이 부착 재료인, 디바이스.
  3. 제 1 항에 있어서, 상기 기판은 폴리실리콘을 포함하는, 디바이스.
  4. 제 3 항에 있어서, 상기 폴리실리콘 기판은 0.1 KOhm-cm보다 큰 저항률을 갖는, 디바이스.
  5. 제 1 항에 있어서, 상기 IPD는 상기 IPD의 상부 상에 장착된 적어도 하나의 집적 회로(IC) 칩을 더 포함하는, 디바이스.
  6. 제 1 항에 있어서, 상기 IPD는 접지면으로 선택적으로 덮여지는, 디바이스.
  7. 제 6 항에 있어서, 상기 접지면은 상기 IPD의 상기 제 2 부분 상에만 선택적으로 배치되는, 디바이스.
  8. 삭제
  9. 제 1 항에 있어서, 상기 IPD는 폴리실리콘 웨이퍼 상의 적어도 하나의 박막 수동 디바이스를 갖는 폴리실리콘 웨이퍼 기판을 포함하는, 디바이스.
  10. 제 9 항에 있어서, 상기 폴리실리콘 웨이퍼 기판은 0.1 KOhm-cm보다 큰 저항률을 갖는, 디바이스.
  11. 제 5 항에 있어서, 상기 IPD를 덮는 보호체(protective body)를 더 포함하는, 디바이스.
  12. 제 11 항에 있어서, 상기 IPD의 두께, 상기 IC 칩의 두께, 및 상기 보호체의 두께 전체는 1.0 mm 미만인, 디바이스.
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