Nothing Special   »   [go: up one dir, main page]

KR101061844B1 - 박막 표시판의 제조 방법 - Google Patents

박막 표시판의 제조 방법 Download PDF

Info

Publication number
KR101061844B1
KR101061844B1 KR1020040049566A KR20040049566A KR101061844B1 KR 101061844 B1 KR101061844 B1 KR 101061844B1 KR 1020040049566 A KR1020040049566 A KR 1020040049566A KR 20040049566 A KR20040049566 A KR 20040049566A KR 101061844 B1 KR101061844 B1 KR 101061844B1
Authority
KR
South Korea
Prior art keywords
insulating film
layer
wiring
thin film
film
Prior art date
Application number
KR1020040049566A
Other languages
English (en)
Other versions
KR20060000639A (ko
Inventor
김보성
이용욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040049566A priority Critical patent/KR101061844B1/ko
Priority to US11/125,911 priority patent/US7422916B2/en
Priority to JP2005188822A priority patent/JP4888629B2/ja
Publication of KR20060000639A publication Critical patent/KR20060000639A/ko
Application granted granted Critical
Publication of KR101061844B1 publication Critical patent/KR101061844B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 박막 표시판에 관한 것으로서, 특히 유기 절연막을 포함하는 박막 표시판에 관한 것이다. 게이트 절연막과 반도체층을 슬릿 마스크를 사용하여 하나의 사진 공정으로 패터닝하여 게이트선을 드러내는 접촉 구멍을 미리 형성함으로써, 보호막의 유기물 소모량을 줄인다. 이에 따라 보호막의 두께를 줄여 생산 비용을 줄이고 공정 관리를 쉽게 하며 공정 시간을 단축시킬 수 있다.
유기절연막, 슬릿마스크, 게이트패드, 무기막

Description

박막 표시판의 제조 방법 {METHOD OF MANUFACTURING THIN FILM PANEL}
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,
도 3은 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 첫 단계에서의 배치도이고,
도 4는 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도이고,
도 5 내지 도 9는 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도로서 도 4의 다음 단계에서의 도면이고,
도 10은 도 9의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 11은 도 10에 도시한 박막 트랜지스터 표시판을 XI-XI' 선을 따라 잘라 도시한 단면도이고,
도 12는 도 10 및 도 11의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 13은 도 12에 도시한 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘 라 도시한 단면도이고,
도 14 내지 도 16은 도 12에 도시한 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도로서 도 13의 다음 단계에서의 도면이고,
도 17은 도 16의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이며,
도 18은 도 17에 도시한 박막 트랜지스터 표시판을 XVIII-XVIII' 선을 따라 잘라 도시한 단면도이다.
본 발명은 박막 표시판의 제조 방법에 관한 것이다.
반도체 소자가 집적화될수록 반도체 소자의 면적을 최적화하고 배선을 다층으로 형성하는 것이 바람직하다. 이때, 층간의 절연막은 배선을 통하여 전달되는 신호의 간섭을 최소화하기 위하여 낮은 유전율을 가지는 물질로 형성하는 것이 바람직하며, 서로 동일한 신호가 전달되는 다른 층의 배선은 절연막에 형성된 접촉 구멍을 통하여 전기적으로 연결된다.
액정 표시 장치나 유기 발광 표시 장치 등의 평판 표시 장치는 각 화소를 제어하기 위하여 이러한 반도체 소자와 유기 절연막 구조를 채용하고 있다. 특히, 화소의 개구율을 높이기 위하여 화소 전극을 배선과 중첩하도록 형성하며, 이들 사이에 생기는 기생 용량을 줄이기 위하여 둘 사이에 끼어 있는 절연막을 유전율이 낮은 유기물로 만든다.
유기막은 통상 감광성이 있는 것을 사용하여 별개의 식각 공정 없이 노광 및 현상만으로 원하는 모양으로 형성된다. 이러한 유기 감광막의 경우 다른 막을 패터닝할 때 소모되는 두께까지 고려하면 두께가 4.6~4.7 μm 이상이 되어야 한다. 이를 패터닝하는 데 필요한 광량은 통상의 감광막을 패터닝하는 데 필요한 광량에 비하여 3-4배 가량 높아서 노광 시간 또한 길다. 사진 공정이 전체 공정 시간에서 큰 비중을 차지하는 점에 비추어 볼 때 긴 노광 시간은 전체 공정 시간을 늘리며 이에 따라 생산성이 떨어진다. 뿐만 아니라, 유기물의 소모량도 많고 식각된 유기 퇴적물로 인하여 식각 장비 등을 자주 세정하여야 하므로 생산 비용 또한 증가한다.
본 발명이 이루고자 하는 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것이다.
이러한 문제점을 해결하기 위하여 본 발명에서는 유기막과 함께 식각해야 할 다른 막을 미리 식각하여 소모되는 유기물의 양을 줄인다. 이때 미리 식각하는 막을 단독으로 식각하지 않고 다른 막과 함께 식각함으로써 사진 공정의 회수가 늘어나는 것을 방지한다.
본 발명의 한 특징에 따른 박막 표시판의 제조 방법은, 기판 위에 제1 배선을 형성하는 단계, 상기 제1 배선 상부에 제1 절연막 및 반도체층을 차례로 적층하는 단계, 한 번의 사진 공정으로 상기 반도체층과 상기 제1 절연막을 다른 모양으 로 패터닝하는 단계, 그리고 제2 배선을 형성하는 단계를 포함한다.
이러한 제조 방법은, 상기 제2 배선 위에 제2 절연막을 도포하는 단계, 그리고 상기 제2 절연막을 패터닝하는 단계를 더 포함하는 것이 바람직하다.
상기 제2 절연막은 유기물로 이루어질 수 있으며, 이때 상기 제1 절연막의 두께는 약 2,500-5,500 Å일 수 있다.
상기 제조 방법은 또한 상기 제2 절연막 아래에 무기물로 이루어진 제3 절연막을 형성하는 단계를 더 포함할 수 있으며, 이때 상기 제2 및 제3 절연막은 한 번의 사진 공정으로 패터닝되는 것이 바람직하다.
상기 제2 절연막은 감광성을 가질 수 있으며, 이때 상기 제2 절연막의 도포 단계에서의 두께와 상기 제3 절연막의 패터닝 후의 상기 제2 절연막의 두께의 차이는 1,000-2,000Å일 수 있다. 또한, 상기 제1 절연막의 두께는 2,500-5,500 Å이고, 상기 제2 절연막 도포 단계에서의 상기 제2 절연막의 두께는 4,150-4,250Å이며, 상기 제3 절연막의 두께는 1,000-2,000Å일 수 있다.
상기 제1 절연막은 상기 제1 배선의 일부를 노출하는 제1 접촉 구멍을 가지며, 상기 제2 절연막은 상기 제1 접촉 구멍 위에 위치하는 제2 접촉 구멍을 가질 수 있다.
상기 제2 절연막은 상기 제2 배선의 일부를 노출하는 제3 접촉 구멍을 가질 수 있다. 이때 상기 제조 방법은 상기 제2 절연막 위에 상기 제3 접촉 구멍을 통하여 상기 제2 배선과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제조 방법은 또한 상기 제2 절연막 위에 상기 제1 및 제2 접촉 구멍을 통하여 상기 제1 배선과 연결되는 접촉 보조 부재를 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 특징에 따른 박막 표시판의 제조 방법은, 기판 위에 제1 배선을 형성하는 단계, 상기 제1 배선 상부에 제1 절연막 및 반도체층을 차례로 적층하는 단계, 한 번의 사진 공정으로 상기 반도체층과 상기 제1 절연막을 다른 모양으로 패터닝하는 단계, 상기 제2 배선 위에 제2 절연막을 도포하는 단계, 그리고 상기 제2 절연막을 패터닝하는 단계를 포함하며, 상기 제1 절연막은 상기 제1 배선의 일부를 노출하는 제1 접촉 구멍을 가지고, 상기 제2 절연막은 상기 제1 접촉 구멍 위에 위치하는 제2 접촉 구멍을 가질 수 있다.
상기 반도체층 및 제1 절연막의 패터닝 단계는, 상기 반도체층 위에 둘 이상의 두께를 가지는 감광막을 도포하는 단계, 상기 감광막을 식각 마스크로 사용하여 상기 반도체층 및 상기 제1 절연막을 식각하여 상기 제1 접촉 구멍을 형성하는 단계, 그리고 상기 감광막을 제거하는 단계를 포함할 수 있다.
또한, 상기 반도체층 및 제1 절연막의 패터닝 단계는, 상기 반도체층 위에 감광막을 도포하는 단계, 상기 감광막을 슬릿 패턴을 가지는 마스크를 통하여 노광하는 단계, 상기 감광막을 현상하는 단계, 상기 감광막을 식각 마스크로 사용하여 상기 반도체층 및 상기 제1 절연막을 식각하여 상기 제1 접촉 구멍을 형성하는 단계, 그리고 상기 감광막을 제거하는 단계를 포함할 수도 있다.
상기 반도체층은 진성 반도체층과 그 위의 불순물 반도체층을 포함할 수 있다.
상기 제2 절연막은 유기물로 이루어질 수 있으며, 이때 상기 제조 방법은 상기 제2 절연막 아래에 무기물로 이루어진 제3 절연막을 적층하는 단계를 더 포함할 수 있다.
상기 제조 방법은 상기 제2 절연막을 패터닝한 후 노출된 상기 제3 절연막 부분을 제거하여 상기 제1 접촉 구멍을 통하여 상기 제1 배선을 노출시키는 단계를 더 포함할 수 있다.
상기 제2 절연막은 감광성을 가질 수 있으며, 이때 상기 제2 절연막의 도포 단계에서의 두께와 상기 제3 절연막의 패터닝 후의 상기 제2 절연막의 두께의 차이는 1,000-2,000Å일 수 있다. 또한, 상기 제1 절연막의 두께는 2,500-5,500 Å이고, 상기 제2 절연막 도포 단계에서의 상기 제2 절연막의 두께는 4,150-4,250Å이며, 상기 제3 절연막의 두께는 1,000-2,000Å일 수 있다.
상기 제조 방법은 또한 상기 제2 절연막 위에 상기 제1 배선의 노출된 부분과 연결되는 접촉 보조 부재를 형성하는 단계를 더 포함할 수 있으며 상기 제2 절연막 위에 화소 전극을 형성하는 단계를 더 포함할 수도 있다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙 였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(129)을 이룬다. 또한 각 게이트선(121)의 다른 일부는 아래 방향으로 돌출하여 복수의 확장부(projection)(127)를 이루며, 게이트선(121)의 한 끝 부분(129)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 이루어진다. 그러나 게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막(도시하지 않음)과 그 위의 상부막(도시하지 않음)을 포함할 수도 있다. 상부막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속으로 이루어질 수 있다. 이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 또는 티타늄(Ti) 등으로 이루어질 수 있다. 하부막과 상부막의 조합의 좋은 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
게이트선(121)의 측면은 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 약 30-80°인 것이 바람직하다.
게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있으며, 게이트 절연막(140)은 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(141)을 가지고 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하 여 뻗어 나와 있다. 또한 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.
저항 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refractory metal)으로 이루어지는 것이 바람직하며, 저항이 낮은 상부막과 접촉 특성이 좋은 하부막을 포함하는 다층막 구조를 가질 수 있다. 각 데이터선(171)의 끝 부분(179)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 데이터선(171)의 단선을 방지한다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 질화규소 또는 산화규소 따위의 무기물로 이루어진 하부 보호막(801)이 형성되어 있고, 그 위에는 평탄화 특성이 우수한 유기물로 이루어진 상부 보호막(802)이 형성되어 있다.
하부 및 상부 보호막(801, 802)에는 데이터선(171)의 끝 부분(179), 드레인 전극(175) 및 유지 축전기용 도전체(177)를 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185, 187)이 형성되어 있으며, 게이트선(121)의 끝 부분(129)을 노출시키는 게이트 절연막(140)의 접촉 구멍(141)을 드러내는 복수의 접촉 구멍(181) 또한 형성되어 있다.
여기에서, 하부 보호막(801)은 필요에 따라 생략할 수 있다.
상부 보호막(802) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극(190) 사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage electrode)라 한다. 유지 축전 기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 하부 및 상부 보호막(801, 802) 아래에 두어 둘 사이의 거리를 가깝게 한다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(141, 181, 182)을 통하여 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다. 게이트선(121)에 주사 신호를 인가하는 게이트 구동부(도시하지 않음)가 표시판 위에 집적된 경우 접촉 부재(81)는 게이트선(121)의 끝 부분(129)과 게이트 구동부를 연결하는 연결 부재의 역할을 할 수 있으며 때에 따라 생략될 수도 있다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.
그러면, 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 18 및 도 1과 도 2를 참고로 하여 상세히 설명한다.
도 3, 도 10, 도 12 및 도 17은 도 2 및 도 3에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고, 도 4, 도 11, 도 13 및 도 18은 각각 도 3, 도 10, 도 12 및 도 17에 도시한 박막 트랜지스터 표시판을 IV-IV' 선, XI-XI' 선, XIII-XIII' 선 및 XVIII-XVIII' 선을 따라 절단한 단면도이다. 또한 도 5 내지 도 9는 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도로서 도 4의 다음 단계에서의 도면이며, 도 14 내지 도 16은 도 12에 도시한 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도로서 도 13의 다음 단계에서의 도면이다.
먼저, 도 3 및 도 4를 참고하면, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속막을 스퍼터링(sputtering) 따위로 차례로 적층하고 사진 식각하여 복수의 게이트 전극(124)과 복수의 확장부(127)를 포함하는 게이트선(121)을 형성한다.
도 5를 참고하면, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)의 삼층막을 연속하여 적층한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 두께는 2,500∼5,500Å 정도인 것이 바람직하다.
도 6을 참고하면, 불순물 비정질 규소층(160) 위에 감광막(50)을 도포한 다 음, 복수의 슬릿을 가지는 노광 마스크(40)를 통하여 빛을 조사한다.
노광 마스크(40)는 투명한 기판(41)과 그 위의 불투명층(42)을 포함하는데, 불투명층(42)의 폭이 일정 값 이상이어서 빛이 전혀 통과할 수 없는 차광 영역(B), 불투명층(42)의 폭이 일정 값보다 작아서 불투명층(42) 사이의 간격이 빛을 회절시키는 슬릿의 역할을 하는 반투과 영역(S) 및 불투명층(42)이 일정 폭 이상 존재하지 않아 빛이 그대로 통과하는 투과 영역(T)으로 나눌 수 있다. 슬릿의 폭이나 슬릿 사이의 간격은 노광기의 분해능(resolution)보다 작은 것이 바람직하다.
이와 같이 노광 후 감광막(50)을 현상하면 도 7에 도시한 바와 같이 그 두께가 위치에 따라 달라지는데, 도 7에서 감광막은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 차광 영역(B)에 위치한 제1 부분과 반투과 영역(S)에 위치한 제2 부분은 각각 도면 부호 52와 54로 나타내었고 투과 영역(T)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 불순물 비정질 규소층(160)이 드러나 있기 때문이다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로는 슬릿 패턴을 두는 방법 외에도 여러 가지가 있을 수 있는데, 슬릿 패턴 대신 격자 패턴(lattice pattern)을 두거나, 투과율 또는 두께가 중간인 박막을 둘 수 있다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투과 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막(52, 54)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 10 및 도 11에 도시한 바와 같은 돌출부(154)를 포함하는 선형 반도체(151)와 그 위의 선형 불순물 반도체(164) 및 게이트 절연막(140)의 복수의 접촉 구멍(141)을 형성한다.
설명의 편의상, 차광 영역(B)에 위치한 부분들을 제1 부분이라 하고, 반투과 영역(S)에 위치한 진성 비정질 규소층(160), 불순물 비정질 규소층(150) 및 게이트 절연막(140)의 부분을 제2 부분이라 하고, 투과 영역(T)에 위치한 진성 비정질 규소층(160), 불순물 비정질 규소층(150) 및 게이트 절연막(140)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 예에 대하여 설명한다.
먼저, 도 8을 참고하면, 투과 영역(T)에 노출되어 있는 불순물 비정질 규소층(160)의 제3 부분과 그 아래의 진성 불순물 반도체층(150) 및 게이트 절연막(140)의 제3 부분을 건식 식각하여 제거함으로써, 게이트선(121)의 끝 부분(129)을 드러내는 접촉 구멍(141)을 형성한다. 이때 감광막(52, 54)에 대하여 실질적으로 동일한 식각비를 가지는 식각 조건으로 식각을 실시하는 것이 좋은데 이는 감광막의 제2 부분(54)을 다음 식각 과정을 위하여 제거하거나 두께를 줄이기 위함이다. 이어, 애싱 공정을 통하여 반투과 영역(S)에 잔류하는 감광막의 제2 부분(54)을 완전히 제거하여 반투과 영역(S)에 위치하는 불순물 비정질 규소층(160)의 제2 부분을 드러낸다.
도 9를 참고하면, 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제2 부분을 제거하여 복수의 선형 반도체(151) 및 그 위의 선형 불순물 반도체(164)를 형성한다. 이러한 부분의 제거는 건식 식각을 사용하되, 게이트 절연막(140)이 깎여 나가지 않도록 비정질 규소층(150, 160)과 게이트 절연막(140)과 대하여 다른 식각비를 가지는 식각 조건으로 실시하는 것이 바람직하다.
이어 불순물 반도체(164) 위의 감광막 제1 부분(52)을 제거하면, 도 10 및 도 11에 도시한 바와 같은 형태가 만들어진다.
다음 도 12 및 도 13을 참고하면, 금속막을 스퍼터링 따위로 적층한 다음, 사진 식각하여 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)를 형성한다.
이어, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)로 덮이지 않고 노출된 불순물 반도체(164) 부분을 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151) 부분을 노출시킨다. 노출된 진성 반도체(151) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.
다음으로, 도 14를 참고하면, 무기물로 이루어진 하부 보호막(801)을 약 1,000-2,000Å의 두께로 화학 기상 증착 따위로 적층한 다음, 감광성 유기물로 이루어진 상부 보호막(802)을 약 4,150-4,250Å의 두께로 도포한다. 만일 하부 보호막(801)을 생략할 경우에는 이 두께에서 하부 보호막(801)의 두께를 뺀 정도의 두 께로 상부 보호막(802)을 도포할 수 있다.
도 15를 참고하면, 노광 마스크(도시하지 않음)를 통하여 상부 보호막(802)에 빛을 조사한 후 현상하여 접촉 구멍(181, 182, 185, 187)의 위 부분을 형성함과 동시에 하부 보호막(801)의 해당 부분을 노출시킨다.
이어 도 16을 참고하면, 건식 식각 방법으로 하부 보호막(801)의 노출된 부분을 제거한다. 이 과정에서 상부 보호막(802)도 식각되어 일정 정도 두께가 줄어드는데, 앞서 설명한 것처럼 하부 보호막(801)의 두께가 약 1,000-2,000Å인 경우 상부 보호막(802)의 두께 또한 약 1,000-2,000Å 줄어 약 3,200Å 정도가 된다. 도 16에서 빗금친 부분은 하부 보호막(801)의 식각 과정에서 제거되는 상부 보호막(802)의 위 부분을 표시한 것이다.
한편 게이트 절연막(140)에는 이미 게이트선(121)의 끝 부분(129)을 드러내는 접촉 구멍(141)이 형성되어 있으므로 게이트 절연막(140)을 식각할 필요가 없다. 따라서 상부 보호막(802)을 도포할 때 게이트 절연막(140)의 식각 시에 소모되는 양을 고려할 필요가 없으므로 상부 보호막(802)의 두께를 종래에 비하여 얇게 할 수 있다. 구체적으로는, 이 단계에서 게이트 절연막(140)까지 식각할 경우에 비하여 상부 보호막(802)의 초기 두께를 대략 게이트 절연막(140) 두께만큼, 즉 2,500∼5,500Å 정도 줄일 수 있다.
이와 같이 하면, 상부 보호막(802)의 형성에 사용되는 유기 재료의 사용량을 줄일 수 있다. 또한 상부 보호막(802)의 두께가 얇으면 균일도 등의 공정 관리가 쉬워진다.
또한, 사진 공정시 일반적으로 사용되는 감광막보다 매우 많은 광량을 필요로 하는 (보호막의 사진 식각에 사용되는 일반 감광막의 경우 약 60-70mJ/cm2의 광량이 필요한 데 비하여 유기 감광막의 경우에는 약 260-280 mJ/cm2의 광량이 필요함) 유기 보호막(802)의 두께가 작아지므로 전체 광량이 약 10% 가량 줄어든다. 필요한 광량이 줄어들면 그만큼 노광 시간을 짧게 할 수 있는데, 표시판의 제조 공정에서 사진 공정을 수행하는 데 드는 시간이 전체 공정 시간(tact time)에 결정적인 영향을 미치므로, 전체 공정 시간이 현저하게 줄어들어 생산성이 높아진다.
또한 게이트 절연막(140)을 식각할 때 같이 식각되어 식각 장비에 쌓이는 상부 보호막(802)의 유기물이 없으므로 식각 장비의 세정 주기가 길어지며 이에 따라 생산 비용이 줄어든다.
이와 같은 하부 보호막(801) 및 상부 보호막(802)의 패터닝을 마치면 도 17 및 도 18에 도시한 바와 같이 접촉 구멍(181, 182, 185, 187)이 완성된다.
마지막으로 도 1 및 도 2를 참고하면, ITO 또는 IZO막을 스퍼터링으로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다.
이와 같이, 본 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는 게이트 절연막의 접촉 구멍과 반도체를 동시에 형성함으로써 보호막의 두께를 얇게 하여 생산 가격과 생산 시간을 줄일 수 있다.

Claims (24)

  1. 기판 위에 제1 배선을 형성하는 단계,
    상기 제1 배선 상부에 제1 절연막 및 반도체층을 차례로 적층하는 단계,
    한 번의 사진 공정으로 상기 반도체층과 상기 제1 절연막을 각각 패턴된 반도체층과 상기 제1 배선의 일부분을 노출시키는 제1 접촉 구멍을 포함하는 패턴된 제1 절연막으로 패터닝하는 단계,
    상기 패턴된 반도체층과 상기 패턴된 제1 절연막 위에 제2 배선을 형성하는 단계,
    상기 제2 배선 위에 제2 절연막을 도포하는 단계, 그리고
    상기 제2 절연막을 패터닝하는 단계
    를 포함하는 박막 표시판의 제조 방법.
  2. 삭제
  3. 제1항에서,
    상기 제2 절연막은 유기물로 이루어진 박막 표시판의 제조 방법.
  4. 제3항에서,
    상기 제1 절연막의 두께는 2,500Å~5,500Å인 박막 표시판의 제조 방법.
  5. 제3항에서,
    상기 제2 절연막 아래에 무기물로 이루어진 제3 절연막을 형성하는 단계를 더 포함하는 박막 표시판의 제조 방법.
  6. 제5항에서,
    상기 제2 및 제3 절연막은 한 번의 사진 공정으로 패터닝되는 박막 표시판의 제조 방법.
  7. 제6항에서,
    상기 제2 절연막은 감광성을 가지는 박막 표시판의 제조 방법.
  8. 삭제
  9. 삭제
  10. 제3항에서,
    상기 제1 배선의 상기 일부분을 노출시키는 제2 접촉 구멍을 상기 제2 절연막에 형성하는 단계를 더 포함하는 박막 표시판의 제조 방법.
  11. 제10항에서,
    상기 제2 절연막은 상기 제2 배선의 일부를 노출하는 제3 접촉 구멍을 가지며,
    상기 제2 절연막 위에 상기 제3 접촉 구멍을 통하여 상기 제2 배선과 연결되는 화소 전극을 형성하는 단계를 더 포함하는
    박막 표시판의 제조 방법.
  12. 제11항에서,
    상기 제2 절연막 위에 상기 제1 및 제2 접촉 구멍을 통하여 상기 제1 배선과 연결되는 접촉 보조 부재를 형성하는 단계를 더 포함하는 박막 표시판의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
KR1020040049566A 2004-06-29 2004-06-29 박막 표시판의 제조 방법 KR101061844B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040049566A KR101061844B1 (ko) 2004-06-29 2004-06-29 박막 표시판의 제조 방법
US11/125,911 US7422916B2 (en) 2004-06-29 2005-05-10 Method of manufacturing thin film transistor panel
JP2005188822A JP4888629B2 (ja) 2004-06-29 2005-06-28 薄膜トランジスタ表示板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040049566A KR101061844B1 (ko) 2004-06-29 2004-06-29 박막 표시판의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060000639A KR20060000639A (ko) 2006-01-06
KR101061844B1 true KR101061844B1 (ko) 2011-09-02

Family

ID=35506375

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040049566A KR101061844B1 (ko) 2004-06-29 2004-06-29 박막 표시판의 제조 방법

Country Status (3)

Country Link
US (1) US7422916B2 (ko)
JP (1) JP4888629B2 (ko)
KR (1) KR101061844B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE522030T1 (de) * 2005-10-27 2011-09-15 Telecom Italia Spa Verfahren und system zur mehrantennen- kommunikation unter verwendung mehrerer übertragungsarten, diesbezügliche vorrichtung und computerprogrammprodukt
US7800101B2 (en) * 2006-01-05 2010-09-21 Samsung Electronics Co., Ltd. Thin film transistor having openings formed therein
KR101251997B1 (ko) * 2006-01-05 2013-04-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2008010334A1 (fr) * 2006-07-19 2008-01-24 Sharp Kabushiki Kaisha substrat matriciel actif, panneau à cristaux liquides, affichage, récepteur de télévision
KR101282404B1 (ko) 2006-09-05 2013-07-04 삼성디스플레이 주식회사 액정 표시 장치의 제조 방법
CN101622798B (zh) * 2006-11-29 2012-12-05 意大利电信股份公司 具有数字控制的加权射频组合的切换波束天线系统和方法
US9001803B2 (en) * 2007-12-19 2015-04-07 Telecom Italia S.P.A. Method and system for switched beam antenna communications
CN103117284A (zh) * 2013-02-01 2013-05-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
KR20160071581A (ko) * 2014-12-11 2016-06-22 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
US11101294B2 (en) * 2018-10-19 2021-08-24 Sharp Kabushiki Kaisha Array substrate and display device
CN110854139B (zh) * 2019-11-26 2023-03-28 武汉华星光电技术有限公司 一种tft阵列基板、其制备方法及其显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000206571A (ja) * 1998-12-31 2000-07-28 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP2002055631A (ja) 2000-05-29 2002-02-20 Semiconductor Energy Lab Co Ltd 電気光学装置の作製方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0915628A (ja) * 1995-06-30 1997-01-17 Hitachi Ltd 液晶表示装置
KR100192373B1 (ko) * 1996-01-15 1999-06-15 구자홍 액정표시장치의 구조
CN1139837C (zh) * 1998-10-01 2004-02-25 三星电子株式会社 液晶显示器用薄膜晶体管阵列基板及其制造方法
KR100309925B1 (ko) 1999-07-08 2001-11-01 윤종용 액정 표시 장치용 박막 트랜지스터 기판과 그 제조 방법 및 이에 사용되는 광마스크
KR100603847B1 (ko) 2000-02-25 2006-07-24 엘지.필립스 엘시디 주식회사 액정 표시장치 및 액정 표시장치 제조방법
KR100686228B1 (ko) 2000-03-13 2007-02-22 삼성전자주식회사 사진 식각용 장치 및 방법, 그리고 이를 이용한 액정 표시장치용 박막 트랜지스터 기판의 제조 방법
KR100695303B1 (ko) * 2000-10-31 2007-03-14 삼성전자주식회사 제어 신호부 및 그 제조 방법과 이를 포함하는 액정 표시장치 및 그 제조 방법
KR20020036023A (ko) 2000-11-07 2002-05-16 구본준, 론 위라하디락사 액정 표시 장치용 어레이 기판의 제조 방법
JP2002184999A (ja) 2000-12-14 2002-06-28 Toshiba Corp 表示装置用アレイ基板の製造方法
KR20020056111A (ko) 2000-12-29 2002-07-10 구본준, 론 위라하디락사 액정 표시 장치용 어레이 기판 및 그의 제조 방법
KR100413668B1 (ko) 2001-03-29 2003-12-31 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
JP3696127B2 (ja) 2001-05-21 2005-09-14 シャープ株式会社 液晶用マトリクス基板の製造方法
KR100464204B1 (ko) * 2001-06-08 2005-01-03 엘지.필립스 엘시디 주식회사 그레이톤 마스크 및 이를 이용한 액정디스플레이 제조방법
KR100850379B1 (ko) 2002-01-29 2008-08-04 비오이 하이디스 테크놀로지 주식회사 고개구율 액정표시장치의 제조방법
KR100416853B1 (ko) 2002-03-26 2004-02-05 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 박막트랜지스터 제조방법
JP4118706B2 (ja) 2003-02-25 2008-07-16 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP4118704B2 (ja) 2003-02-25 2008-07-16 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
KR100961946B1 (ko) * 2003-05-13 2010-06-10 삼성전자주식회사 수직 배향형 액정 표시 장치
KR100997968B1 (ko) * 2003-10-13 2010-12-02 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
KR101039022B1 (ko) * 2004-02-11 2011-06-03 삼성전자주식회사 접촉부 및 그의 제조 방법, 박막 트랜지스터 표시판 및그의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000206571A (ja) * 1998-12-31 2000-07-28 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP2002055631A (ja) 2000-05-29 2002-02-20 Semiconductor Energy Lab Co Ltd 電気光学装置の作製方法

Also Published As

Publication number Publication date
US7422916B2 (en) 2008-09-09
US20050287692A1 (en) 2005-12-29
KR20060000639A (ko) 2006-01-06
JP4888629B2 (ja) 2012-02-29
JP2006018281A (ja) 2006-01-19

Similar Documents

Publication Publication Date Title
US7425476B2 (en) Manufacturing method of a thin film transistor array panel
JP4888629B2 (ja) 薄膜トランジスタ表示板の製造方法
KR101219041B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101090257B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20070039274A (ko) 박막 트랜지스터 표시판의 제조 방법
KR100885022B1 (ko) 접촉부를 지닌 반도체 소자 및 그 제조 방법과 표시장치용 박막 트랜지스터 표시판 및 그 제조 방법
KR20060083247A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101209045B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101160823B1 (ko) 박막 트랜지스터 표시판과 그 제조 방법
KR101090256B1 (ko) 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법
KR101282404B1 (ko) 액정 표시 장치의 제조 방법
KR101112550B1 (ko) 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법
KR100951354B1 (ko) 박막 트랜지스터 표시판
KR20060019070A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20070048412A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20060060334A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20040004855A (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR20050102442A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20040078225A (ko) 박막 트랜지스터 표시판의 제조 방법 및 이를 위한 마스크
KR20050093881A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060020223A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060014553A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20060046222A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060070338A (ko) 박막 트랜지스터 표시판
KR20070014336A (ko) 박막 트랜지스터 표시판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180802

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190801

Year of fee payment: 9