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KR101051176B1 - Fuse Structures for Highly Integrated Semiconductor Devices - Google Patents

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KR101051176B1
KR101051176B1 KR1020090062313A KR20090062313A KR101051176B1 KR 101051176 B1 KR101051176 B1 KR 101051176B1 KR 1020090062313 A KR1020090062313 A KR 1020090062313A KR 20090062313 A KR20090062313 A KR 20090062313A KR 101051176 B1 KR101051176 B1 KR 101051176B1
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Abstract

본 발명은 반도체 장치 내 퓨즈를 전기적으로 끊어진 다수의 패턴으로 구현한 후 블로잉 공정을 통해 퓨즈에 포함된 다수의 패턴이 전기적으로 연결되도록 한다. 본 발명에 따른 반도체 장치는 서로 다른 두 단자 사이에 형성되어 있으며, 블로잉 공정시 두 단자가 전기적으로 끊어진 상태에서 이어진 상태로 변환되는 퓨즈를 포함하는 것을 특징으로 한다.According to the present invention, a plurality of patterns included in a fuse are electrically connected through a blowing process after implementing the fuse in the semiconductor device in a plurality of electrically disconnected patterns. The semiconductor device according to the present invention is formed between two different terminals, and is characterized in that it comprises a fuse which is converted into a state in which the two terminals are electrically disconnected during the blowing process.

반도체, 퓨즈, 열적 열화, 구리 Semiconductors, Fuses, Thermal Degradation, Copper

Description

고집적 반도체 장치를 위한 퓨즈 구조{FUSE STRUCTURE FOR HIGH INTEGRATED SEMICONDUCTOR DEVICE}Fuse structure for highly integrated semiconductor devices {FUSE STRUCTURE FOR HIGH INTEGRATED SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 고집적 반도체 장치 내 포함되어 전기적 신호의 전달이나 서로 다른 두 단자의 연결 여부를 결정하는 퓨즈(fuse)에 관한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a fuse that is included in a highly integrated semiconductor device and determines whether to transmit an electrical signal or connect two different terminals.

일반적으로, 퓨즈(fuse)는 전선로에 과전류가 계속 흐르는 것을 방지하기 위하여 사용하는 일종의 자동차단기로 정의된다. 즉, 퓨즈는 전기적 흐름인 전류에 의해 발생하는 열로 그 자체가 녹아 전선로를 끊어지게 하는 것으로 주변 생활에서 쉽게 볼 수 있다. 퓨즈는 정상적인 상태에서는 전류가 계속 흐르도록 하지만 끊어지면 새것으로 교체하기 전에는 영구적으로 전류의 흐름을 막는 데 이러한 점이 전류의 흐름을 차단하거나 연결하는 것을 제어할 수 있는 스위치(switch)와는 기능에서 차이가 있다.In general, a fuse is defined as a type of circuit breaker that is used to prevent overcurrent from flowing in a line. In other words, the fuse melts itself by the heat generated by the electric current, which can be easily seen in the surrounding life. Fuses keep current flowing under normal conditions, but if they are blown, they permanently block the flow of current until it is replaced with a new one, which is different from a switch that can control the blocking or connection of current flow. have.

반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 퓨즈도 그 중 하나이다. 퓨즈는 반도체 기억 장치 내 여러 곳에서 사용되는 데 대표적인 예로는 리던던시(redundancy) 회로, 전원 공급 회로 등을 들 수 있다. 이러한 회로들에 사용되는 퓨즈는 제조 공정에서는 정상적인 상태를 유지하고 있으나, 제조 후 여러 테스트를 통해 선택적으로 블로잉(blowing)한다(즉, 끊어지도록 한다).The semiconductor device is designed to operate according to a predetermined purpose by injecting impurities into a predetermined region of a silicon wafer or depositing a new material. A representative example is a semiconductor memory device. The semiconductor memory device includes many elements such as transistors, capacitors, and resistors to perform a predetermined purpose, and a fuse is one of them. Fuses are used in various places in semiconductor memory devices, and representative examples thereof include redundancy circuits and power supply circuits. Fuses used in these circuits remain normal during the manufacturing process, but are selectively blown (ie, blown) through various tests after manufacture.

리던던시 회로를 들어 보다 구체적으로 설명하면, 반도체 기억 장치에서 특정 단위셀이 불량일 경우 여분의 정상적인 셀로 치환하기 위한 복구 단계를 거친다. 즉, 외부로부터 불량인 단위셀을 액세스하기 위한 주소가 입력되면 불량인 단위셀을 대신하여 여분의 정상적인 셀을 액세스할 수 있도록, 복구 단계는 불량인 단위셀의 주소를 저장하고 불량인 단위셀이 액세스되지 못하도록 한다. 이러한 복구 단계에서 가장 흔히 사용되는 것이 퓨즈인데, 반도체 장치 내 해당하는 퓨즈를 레이저를 주사하여 퓨즈를 터트림으로서 전기적으로 연결이 유지되던 곳을 영구적으로 끊어버린다. 이러한 작업을 퓨즈 블로잉(fuse blowing)이라 한다.The redundancy circuit will be described in more detail. When a specific unit cell is defective in the semiconductor memory device, a recovery step is performed to replace the spare unit with an extra normal cell. That is, when an address for accessing a defective unit cell is input from the outside, the recovery step stores the address of the defective unit cell so that the redundant normal cell can be accessed instead of the defective unit cell. Prevent access. The most commonly used fuse in this recovery phase is a laser blown through the corresponding fuse in the semiconductor device to blow the fuse and permanently break the place where the electrical connection was maintained. This operation is called fuse blowing.

반도체 기억 장치의 경우 다수의 단위셀을 포함하고 있고 제조 공정 이후 다수의 단위셀 중 결함이 있는 단위셀이 어디에 존재할지는 아무도 알 수 없다. 따라서, 반도체 기억 장치 내에는 모든 단위셀 중 어느 곳에서 결함이 발생하더라도 이를 정상적인 여분의 단위셀로 치환할 수 있도록 하기 위해 다수의 퓨즈를 포함하는 퓨즈 박스(fuse box)를 구비한다. The semiconductor memory device includes a plurality of unit cells, and no one knows where a defective unit cell exists among the plurality of unit cells after the manufacturing process. Accordingly, in the semiconductor memory device, a fuse box including a plurality of fuses may be provided to replace a normal spare unit cell even if a defect occurs in any of the unit cells.

반도체 기억 장치의 데이터 저장 능력은 점점 커지고 있으며, 이에 따라 내 부에 포함된 단위셀의 개수도 증가하고 결함 발생시 여분의 단위셀로 대치하기 위해 사용되는 퓨즈의 개수도 증가한다. 반면, 반도체 기억 장치의 전체 면적은 줄어들어 고집적화가 요구된다. 전술한 바와 같이, 다수의 퓨즈 중 일부에 선택적으로 레이저를 주사하여 물리적으로 블로잉시키기 때문에 블로잉되지 않은 이웃한 퓨즈에 영향을 미치지 않기 위해서는 각 퓨즈 사이 일정한 거리만큼의 간격을 유지하여야 한다. 하지만, 이는 반도체 기억 장치의 집적도를 낮추는 요인이 된다. 따라서, 퓨즈 박스가 차지하는 면적을 줄이면서도 선택적으로 퓨즈를 블로잉하더라도 그 외 퓨즈에 불량이 발생하지 않도록 하는 기술이 요구된다.The data storage capability of the semiconductor memory device is increasing. As a result, the number of unit cells included therein increases, and the number of fuses used to replace a spare unit cell when a defect occurs also increases. On the other hand, the total area of the semiconductor memory device is reduced and high integration is required. As described above, since some of the plurality of fuses selectively blow a laser to physically blow, a predetermined distance between the fuses should be maintained in order not to affect neighboring fuses that are not blown. However, this becomes a factor of lowering the degree of integration of the semiconductor memory device. Therefore, there is a need for a technology that reduces the area occupied by the fuse box and does not cause defects in other fuses even if the fuse is selectively blown.

도 1는 통상적인 반도체 장치 내 퓨즈를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a fuse in a conventional semiconductor device.

도시된 바와 같이, 반도체 장치는 통상적으로 산화막으로 형성되는 층간절연막(102) 상에 형성된 서로 다른 신호 또는 전압이 인가되는 두 단자를 연결하는 퓨즈(114)를 포함한다. 퓨즈(114) 상에는 질화막(116)과 패시베이션층(118)이 형성된다. 퓨즈(114)의 블로잉 영역 상부의 패시베이션층(118)은 일부 식각되어 퓨즈 오픈 영역(120)을 형성한다.As shown, the semiconductor device typically includes a fuse 114 connecting two terminals to which different signals or voltages are formed on the interlayer insulating film 102 formed of an oxide film. The nitride film 116 and the passivation layer 118 are formed on the fuse 114. The passivation layer 118 over the blowing area of the fuse 114 is partially etched to form the fuse open area 120.

최근 고집적 반도체 장치는 내부에 포함된 구성요소 중 배선, 퓨즈 등의 크기와 면적이 줄어들면서 저항이 높아짐에 따라, 저항값이 낮은 구리(Cu)를 사용하고 있다. 하지만, 구리(Cu)와 같이 다른 금속 물질에 비하여 강도가 낮고 열전도(heat conduction)도가 높고 부식성(corrosion)이 강한 물질일 경우, 퓨즈가 블로잉되면서 발생한 잔유물들이나 퓨즈에 남아있는 물질들이 고온 혹은 고습 조건에서 전기적 화학적 특성에 따라 이동(Migration)할 수 있다. In recent years, highly integrated semiconductor devices use copper (Cu) having low resistance as the size and area of wirings, fuses, and the like decrease in resistance, thereby increasing resistance. However, in the case of a material having low strength, high heat conduction, and strong corrosion compared to other metal materials such as copper (Cu), the residues generated by the blowing of the fuse or the materials remaining in the fuse are subjected to high temperature or high humidity conditions. Can be migrated according to their electrochemical properties.

도 2a 및 도 2b는 도 1에 설명된 통상적인 반도체 장치 내 퓨즈의 문제점을 설명하기 위한 평면도 및 단면도이다.2A and 2B are a plan view and a cross-sectional view for explaining the problem of the fuse in the conventional semiconductor device described in FIG.

도 2a를 참조하면, 다수개의 이웃한 퓨즈(114A~114D)가 블로잉된 후, 일부 퓨즈(114A)에서 구리(Cu)의 이동으로 인해, 퓨즈의 일측에 구리(Cu)의 밀도가 낮아지면서 퓨즈의 양 끝단이 전기적으로 연결되어 있다. 구리의 물성으로 인해, 퓨즈가 블로잉으로 인해 끊어져야함에도 불구하고 전기적으로 연결되는 경우가 발생하면 반도체 장치의 동작 안정성이 떨어진다. 아울러, 이러한 구리(Cu)의 이동은 이웃한 퓨즈가 블로잉되는 경우 블로잉되지 않아야할 인접한 퓨즈까지 손상시킬 수도 있다.Referring to FIG. 2A, after a plurality of neighboring fuses 114A to 114D are blown, due to the movement of copper (Cu) in some fuses 114A, the density of copper (Cu) is lowered on one side of the fuse. Both ends of are electrically connected. Due to the physical properties of copper, the operation stability of the semiconductor device is deteriorated when the electrical connection occurs in spite of the blown fuse. In addition, the movement of copper (Cu) may damage even adjacent fuses that should not be blown when the neighboring fuse is blown.

도 2b를 참조하면, 블로잉된 또 다른 퓨즈(114E)의 경우 블로잉 공정 후에 퓨즈의 양단이 전기적으로 연결되는 현상을 설명한다. 블로잉 공정시 주사되는 레이저의 에너지량에 따라 퓨즈(114E)가 블로잉되면서 하부에 층간 절연막(102)을 손상시킬 수 있는데, 흔히 발생하는 것 중 하나가 크랙이다. 전술한 바와 같이, 퓨즈(114E)를 구성하는 구리(Cu)의 경우 층간 절연막(102) 상에 발생한 크랙으로의 이동이 용이한데, 크랙이 구리(Cu)에 의해 매립되면서 전기적으로 퓨즈(114E) 양단이 연결되기 쉽다. 이를 방지하기 위해 블로잉 공정시 주사되는 레이저의 에너지량을 줄이면, 퓨즈(114E)가 완전히 블로잉되지 않는 또 다른 문제가 발생할 수 있다.Referring to FIG. 2B, in the case of another blown fuse 114E, a phenomenon in which both ends of the fuse are electrically connected after the blowing process will be described. As the fuse 114E is blown according to the amount of laser energy scanned during the blowing process, the interlayer insulating film 102 may be damaged at the bottom thereof. One of the most common occurrences is a crack. As described above, in the case of copper (Cu) constituting the fuse 114E, movement to a crack generated on the interlayer insulating film 102 is easy, and the crack is electrically filled with copper (Cu) to electrically fuse (114E). Both ends are easy to connect. In order to prevent this, reducing the amount of energy of the laser scanned during the blowing process may cause another problem in which the fuse 114E is not completely blown.

전술한 열적 열화 등의 단점을 방지하기 위해 퓨즈를 구리보다 상대적으로 낮은 열전도도를 가지는 알루미늄이나 텅스텐 계열의 금속을 사용하여 제조하였으나, 이러한 금속으로 퓨즈나 배선을 형성하는 경우 극미세 공정에서 저항치가 높은 탓에 처리속도 지연이나 누설전류 등에 의한 전력 손실이 발생할 수 있다. 이를 극복하기 위해서는 퓨즈나 배선의 크기를 크게하여야 하므로, 결과적으로 반도체 장치의 고집적화에 한계를 가져온다. 하지만, 전술한 바와 같이 구리를 사용하여 퓨즈를 형성하는 경우에는 구리의 특징적 물성으로 인하여 퓨즈 형성에 어려움이 발생하기 때문에 고집적 반도체 기억 장치에 적합한 새로운 퓨즈가 요구되고 있다.In order to prevent the above-mentioned disadvantages such as thermal degradation, fuses are manufactured using aluminum or tungsten-based metals having relatively lower thermal conductivity than copper. Due to the high power loss may occur due to processing speed delay or leakage current. In order to overcome this problem, the size of a fuse or a wiring must be increased, resulting in a high integration of semiconductor devices. However, in the case of forming the fuse using copper as described above, since the formation of the fuse is difficult due to the characteristic properties of the copper, a new fuse suitable for a highly integrated semiconductor memory device is required.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 장치 내 퓨즈를 전기적으로 끊어진 다수의 패턴으로 구현한 후 블로잉 공정을 통해 퓨즈에 포함된 다수의 패턴이 전기적으로 연결되도록 함으로써, 종래의 도전층으로 형성한 퓨즈의 일부 영역을 블로잉 공정을 통해 제거하면서 발생한 잔유물로 인해 발생할 수 있는 결함을 방지할 수 있어 반도체 장치의 동작의 신뢰성을 높일 수 있는 기술을 제공한다.In order to solve the above-mentioned conventional problems, the present invention implements the fuse in the semiconductor device in a plurality of electrically disconnected pattern, and then a plurality of patterns included in the fuse is electrically connected through a blowing process, the conventional conductive layer The present invention provides a technique for improving the reliability of operation of a semiconductor device by preventing defects that may occur due to residues generated while removing a portion of a fuse formed through a blowing process.

본 발명은 서로 다른 두 단자를 전기적으로 연결하기 위한 퓨즈를 포함하고, 상기 퓨즈는 블로잉 영역 및 상기 두 단자와 연결된 제 1 및 제 2 영역을 포함하며, 상기 블로잉 영역 및 상기 제 1 및 제 2 영역은 절연막을 통해 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 장치를 제공한다.The present invention includes a fuse for electrically connecting two different terminals, the fuse including a blowing area and first and second areas connected to the two terminals, the blowing area and the first and second areas. The semiconductor device is characterized by being electrically separated through the insulating film.

바람직하게는, 상기 제 1 및 제 2 영역 사이 상기 절연막의 두께는 30nm정도인 것을 특징으로 한다.Preferably, the thickness of the insulating film between the first and second regions is about 30nm.

바람직하게는, 상기 블로잉 공정 시 상기 블로잉 영역이 팽창하면서 상기 절연막을 뚫고 상기 제 1 및 제 2 영역과 전기적으로 연결되는 것을 특징으로 한다.Preferably, during the blowing process, the blowing region expands and is electrically connected to the first and second regions through the insulating layer.

바람직하게는, 상기 반도체 장치는 상기 절연막과 상기 퓨즈 사이에 증착된 장벽금속막을 더 포함한다.Preferably, the semiconductor device further comprises a barrier metal film deposited between the insulating film and the fuse.

바람직하게는, 상기 절연막은 산화막을 포함하며, 상기 절연막을 둘러싸는 질화막을 더 포함하는 것을 특징으로 한다.Preferably, the insulating film includes an oxide film and further comprises a nitride film surrounding the insulating film.

바람직하게는, 상기 질화막은 상기 퓨즈의 하부에 위치한 구조물을 보호하기 위한 제 1 질화막; 및 상기 퓨즈의 상부를 덮기 위한 제 2 질화막을 포함한다.Preferably, the nitride film may include a first nitride film for protecting a structure under the fuse; And a second nitride film for covering an upper portion of the fuse.

바람직하게는, 상기 질화막은 상기 퓨즈와 이웃한 퓨즈 사이에 형성된 제 3 질화막을 더 포함한다.Preferably, the nitride film further includes a third nitride film formed between the fuse and the neighboring fuse.

바람직하게는, 상기 퓨즈는 구리(Cu)를 포함하는 것을 특징으로 한다.Preferably, the fuse is characterized in that it comprises copper (Cu).

또한, 본 발명은 다수의 패턴을 포함하는 퓨즈를 형성하는 단계를 포함하고, 상기 다수의 패턴은 전기적으로 끊어진 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.In addition, the present invention includes forming a fuse including a plurality of patterns, the plurality of patterns provides a method of manufacturing a semiconductor device, characterized in that the electrical blown.

바람직하게는, 상기 반도체 소자의 제조 방법은 상기 퓨즈에 블로잉 공정을 수행하여 상기 다수의 패턴이 전기적으로 연결되도록 하는 단계를 더 포함한다.Preferably, the method of manufacturing the semiconductor device further includes a step of performing a blowing process on the fuse to electrically connect the plurality of patterns.

바람직하게는, 상기 다수의 패턴은 블로잉 영역 및 상기 두 단자와 연결된 제 1 및 제 2 영역을 포함하는 것을 특징으로 한다.Preferably, the plurality of patterns comprises a blowing area and first and second areas connected to the two terminals.

바람직하게는, 상기 퓨즈를 형성하는 단계는 절연막 상에 제 1 질화막을 형성하는 단계; 상기 제 1 질화막 상에 산화막을 증착하는 단계; 상기 산화막을 식각하여 다수의 트랜치를 형성하는 단계; 및 상기 트랜치 내에 도전물질을 매립하는 단계를 포함한다.Preferably, the forming of the fuse comprises: forming a first nitride film on the insulating film; Depositing an oxide film on the first nitride film; Etching the oxide layer to form a plurality of trenches; And embedding a conductive material in the trench.

바람직하게는, 상기 다수의 트랜치 사이 간격은 30nm정도인 것을 특징으로 한다.Preferably, the interval between the plurality of trenches is characterized in that about 30nm.

바람직하게는, 상기 퓨즈를 형성하는 단계는 상기 트랜치 내에 도전물질을 매립하기 전 장벽금속막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the forming of the fuse further includes forming a barrier metal film before filling the conductive material in the trench.

바람직하게는, 상기 반도체 장치의 제조 방법은 상기 퓨즈를 질화막으로 둘러싸인 단계를 더 포함하고, 상기 질화막은 상기 퓨즈가 블로잉된 후 잔유물의 이동을 막아 내부회로를 보호하는 것을 특징으로 한다.Preferably, the manufacturing method of the semiconductor device further comprises the step of enclosing the fuse with a nitride film, the nitride film is characterized in that to prevent the movement of the residue after the fuse is blown to protect the internal circuit.

바람직하게는, 상기 질화막의 열팽창계수가 상기 산화막보다 5배정도 큰 것을 특징으로 한다.Preferably, the thermal expansion coefficient of the nitride film is about five times larger than the oxide film.

바람직하게는, 상기 퓨즈를 질화막으로 둘러싸인 단계는 상기 퓨즈 상에 제 2 질화막을 형성하는 단계; 이웃한 퓨즈 사이에 형성된 상기 산화막을 식각하여 상기 제 1 질화막을 노출하는 단계; 남아있는 상기 산화막의 측면, 상기 제 2 질화막 및 상기 제 1 질화막 상에 제 3 질화막을 증착하는 단계; 및 상기 제 3 질화막 상에 패시베이션층을 형성하는 단계를 더 포함한다.Preferably, the step of enclosing the fuse with a nitride film includes: forming a second nitride film on the fuse; Etching the oxide film formed between neighboring fuses to expose the first nitride film; Depositing a third nitride film on the remaining side of the oxide film, the second nitride film and the first nitride film; And forming a passivation layer on the third nitride film.

바람직하게는, 상기 퓨즈는 구리(Cu)를 포함하는 것을 특징으로 한다.Preferably, the fuse is characterized in that it comprises copper (Cu).

본 발명은 고집적 반도체 장치 내 포함된 퓨즈를 전기적으로 끊어진 다수의 패턴으로 형성한 뒤 구성하는 도전물질이 고온에서 팽창하는 성질을 이용하여 블로잉 공정을 통해 블로잉 영역과 퓨즈의 양단을 서로 연결함으로써, 종래의 블로잉 공정 후 잔유물로 인해 퓨즈의 양단이 전기적으로 연결되는 결함을 방지하는 장점이 있다.The present invention forms a fuse included in a highly integrated semiconductor device in a plurality of electrically disconnected patterns, and then connects both ends of the blowing region and the fuse to each other through a blowing process by using a property in which a conductive material expands at a high temperature. After the blowing process, there is an advantage of preventing a defect in which both ends of the fuse are electrically connected due to the residue.

나아가, 본 발명은 구리를 이용하여 퓨즈를 형성하면서도 블로잉시 발생하는 열적 열화 혹은 잔유물의 이동 등을 방지하면서도 퓨즈가 낮은 저항값을 가질 수 있어 처리속도 지연 및 전력 손실 등의 단점을 극복할 수 있다.In addition, the present invention can overcome the disadvantages such as processing speed delay and power loss because the fuse can have a low resistance value while preventing the thermal deterioration or the movement of residues generated during blowing while forming a fuse using copper. .

본 발명은 반도체 장치의 집적도가 높아지면서 퓨즈(fuse)의 크기가 작아지면서 저항이 증가로 인한 처리속도 지연 및 전력 손실을 방지하기 위해 구리를 사용하여 퓨즈를 형성하는데 있어 특정 퓨즈의 블로잉 공정시 구리 잔유물에 의한 결함을 방지할 수 있는 구조를 제안한다. 특히, 블로잉 공정시 잔유물에 의한 결함을 극복하기 위해 퓨즈를 전기적으로 끊어진 다수의 패턴으로 구성한 뒤, 선택적으로 블로잉 공정을 수행하여 퓨즈의 양단을 전기적으로 연결할 수 있도록 한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.According to the present invention, copper is formed during the blowing process of a specific fuse in forming a fuse using copper to prevent a processing delay and power loss due to an increase in resistance as the integration of semiconductor devices increases and the size of the fuse decreases. We propose a structure that can prevent defects caused by residues. Particularly, in order to overcome defects caused by residues during the blowing process, the fuses may be formed in a plurality of electrically disconnected patterns, and then the blowing process may be selectively performed to electrically connect both ends of the fuses. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 3c는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 평면도 및 단면도이다.3A to 3C are plan views and cross-sectional views illustrating a fuse in a semiconductor device according to an embodiment of the present invention.

도 3a를 참조하면, 퓨즈 박스 내 다수의 퓨즈(314)가 평행하게 정렬되어 있다. 각각의 퓨즈는 서로 다른 두 단자 사이의 전기적 연결을 선택적으로 하기 위한 반도체 장치이 구성요소인데, 블로잉 공정시 두 단자가 전기적으로 끊어진 상태에서 이어진 상태로 변환되는 것이 특징이다. 각각의 퓨즈(314)는 블로잉 영역(352) 및 블로잉 영역(352)의 양측에 두 단자와 각각 연결된 제 1 및 제 2 영역(354, 356)을 포함한다. 종래의 퓨즈(314)는 하나의 도전층으로 형성된 것이 일반적이었다. 그러나, 본 발명의 퓨즈에서는 블로잉 공정 전에 블로잉 영역(352) 및 제 1 및 제 2 영역(354, 356)은 절연막(358)을 통해 전기적으로 분리되어 있는 것이 특징이다. 즉, 퓨즈(314)가 하나의 도전층이 아닌 서로 전기적으로 분리된 3개의 패턴으 로 형성되는데 큰 차이가 있다. 또한, 절연막(358)과 퓨즈(314) 사이에는 장벽금속막(360)이 형성되어 있으며, 이웃한 퓨즈(314) 사이에는 제 3 절연막(366)이 형성되어 있다.Referring to FIG. 3A, a plurality of fuses 314 in the fuse box are arranged in parallel. Each fuse is a component of a semiconductor device that selectively selects an electrical connection between two different terminals. In the blowing process, two fuses are electrically switched from a disconnected state to a continuous state. Each fuse 314 includes a blowing area 352 and first and second areas 354 and 356 connected to two terminals on both sides of the blowing area 352, respectively. The conventional fuse 314 is generally formed of one conductive layer. However, in the fuse of the present invention, the blowing region 352 and the first and second regions 354 and 356 are electrically separated through the insulating film 358 before the blowing process. That is, the fuse 314 is formed in three patterns electrically separated from each other instead of one conductive layer. A barrier metal film 360 is formed between the insulating film 358 and the fuse 314, and a third insulating film 366 is formed between the adjacent fuses 314.

퓨즈(314)를 형성한 후, 퓨즈(314)의 제 1 및 제 2 영역(354, 356)을 전기적으로 연결시켜야 하는 경우에 레이저 주입 등과 같은 블로잉 공정을 수행하여 블로잉 영역(352)에 스트레스를 주면, 블로잉 영역(352)이 팽창하면서 절연막(358)을 뚫고 제 1 및 제 2 영역(354, 356)과 전기적으로 연결된다. 여기서, 블로잉 영역(352) 및 제 1 및 제 2 영역(354, 356) 사이에 형성된 절연막(358)의 두께는 30nm정도로 할 수 있다. 하지만, 제시한 절연막(358)의 두께는 하나의 예에 불과하며, 퓨즈가 형성되는 반도체 장치 내 주변 영역의 미세 패턴 형성시 공정 마진, 블로잉 공정시 주입되는 레이저의 에너지량, 또는 절연막(358)을 구성하는 물질의 성질에 따라서도 절연막(358)의 두께가 결정될 수 있다. After the fuse 314 is formed, when the first and second regions 354 and 356 of the fuse 314 need to be electrically connected, a blowing process such as laser injection is performed to stress the blowing region 352. As the main surface, the blowing region 352 expands and is electrically connected to the first and second regions 354 and 356 through the insulating layer 358. Here, the thickness of the insulating film 358 formed between the blowing region 352 and the first and second regions 354 and 356 may be about 30 nm. However, the thickness of the insulating film 358 is only one example, and a process margin when forming a fine pattern of a peripheral region in a semiconductor device where a fuse is formed, an amount of energy of laser injected during a blowing process, or an insulating film 358 The thickness of the insulating film 358 may also be determined according to the properties of the material forming the material.

한편, 블로잉 공정을 수행하기 전에 퓨즈(314)에 포함된 각각의 패턴들이 전기적으로 연결되는 것을 막아야하므로, 절연막(358)은 도전물질을 매립하여 패턴을 형성하는 과정에서 화학적 기계적 연마공정(CMP) 등을 수행하는 과정에서 크랙이 발생하지 않도록 물질과 두께가 조정된다.Meanwhile, before performing the blowing process, each pattern included in the fuse 314 must be prevented from being electrically connected to each other. Thus, the insulating film 358 is a chemical mechanical polishing process (CMP) in the process of filling the conductive material to form a pattern. The material and thickness are adjusted so that cracks do not occur in the course of carrying out such work.

도 3b를 참조하면, 반도체 장치는 퓨즈(314)의 하부에 위치한 구조물을 보호하기 위한 제 1 질화막(362), 퓨즈(314)의 상부를 덮는 제 2 질화막(364)을 더 포함한다. 제 1 질화막(362) 상에는 절연막(358)이 증착되어 있고, 퓨즈(314)를 구성하는 블로잉 영역(352) 및 제 1 및 제 2 영역(354, 356)은 절연막(358) 상에 형성 된 도전 패턴이다. 제 2 질화막(364) 상에는 패시베이션층(318)이 형성되어 있고, 퓨즈(314)의 블로잉 영역(352) 상부의 패시베이션층(318)에는 퓨즈 오픈 영역(320)이 정의되어 있다.Referring to FIG. 3B, the semiconductor device further includes a first nitride film 362 for protecting a structure positioned under the fuse 314, and a second nitride film 364 covering an upper portion of the fuse 314. An insulating film 358 is deposited on the first nitride film 362, and the blowing region 352 and the first and second regions 354 and 356 constituting the fuse 314 are formed on the insulating film 358. Pattern. The passivation layer 318 is formed on the second nitride film 364, and the fuse open region 320 is defined in the passivation layer 318 on the blowing region 352 of the fuse 314.

도 3c를 참조하면, 절연막(358)에 의해 절연된 반도체 장치의 퓨즈(314) 각각의 측면에도 제 3 질화막(366)이 형성되어 있음을 알 수 있다. 도 3a 내지 도 3c를 참조하면, 각각의 퓨즈(314)의 상하좌우 모두 제 1 질화막(362), 제 2 질화막(364) 및 제 3 질화막(366)의 질화막으로 둘러싸여 있음을 알 수 있다. 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈는 블로잉 공정시 전기적으로 연결되지 않았던 퓨즈 내 각각의 패턴들을 블로잉 공정을 통해서 연결시킨다. Referring to FIG. 3C, it can be seen that a third nitride film 366 is formed on each side of each of the fuses 314 of the semiconductor device insulated by the insulating film 358. 3A to 3C, it can be seen that the upper, lower, left, and right sides of each fuse 314 are surrounded by the nitride films of the first nitride film 362, the second nitride film 364, and the third nitride film 366. The fuse in the semiconductor device according to the exemplary embodiment of the present invention connects respective patterns in the fuse which are not electrically connected during the blowing process through the blowing process.

여기서, 제 1 질화막(362), 제 2 질화막(364) 및 제 3 질화막(366)은 블로잉 공정으로 인해 잔유물이 발생하여 회로 내 결함을 유발하거나, 블로잉시 주어진 스트레스에 의해 발생하는 절연막(358)의 피해가 이웃한 퓨즈로 확산되는 것을 방지하기 위해 필요하다. 블로잉 영역(352) 및 제 1 및 제 2 영역(354, 356)과 직접 연결된 절연막(358)보다 제 1 질화막(362), 제 2 질화막(364) 및 제 3 질화막(366)의 질화막은 열팽창계수가 약 5배가량 크다. 따라서, 블로잉 공정시, 절연막(358)에 비하여 제 1 질화막(362), 제 2 질화막(364) 및 제 3 질화막(366)은 쉽게 파괴되지 않기 때문에 잔유물이나 크랙의 확산을 방지할 수 있다.Here, the first nitride film 362, the second nitride film 364, and the third nitride film 366 may generate residues due to a blowing process to cause defects in a circuit, or may be caused by a given stress when blowing. This is necessary to prevent damage from spreading to neighboring fuses. The thermal expansion coefficients of the nitride films of the first nitride film 362, the second nitride film 364, and the third nitride film 366 are greater than those of the blowing region 352 and the insulating film 358 directly connected to the first and second regions 354 and 356. Is about five times larger. Accordingly, since the first nitride film 362, the second nitride film 364, and the third nitride film 366 are not easily destroyed during the blowing process, the residue or cracks can be prevented from being diffused.

도 4는 도 3a에 도시된 반도체 장치 내 퓨즈의 블로잉 공정을 설명하기 위한 단면도이다. 특히, 양단이 전기적으로 연결되지 않은 퓨즈(314)가 블로잉 공정을 통해 전기적으로 연결되는 과정을 설명한다.4 is a cross-sectional view for describing a blowing process of a fuse in the semiconductor device illustrated in FIG. 3A. In particular, the process in which the fuse 314, which is not electrically connected at both ends, is electrically connected through a blowing process will be described.

도시된 바와 같이, 블로잉 공정을 수행하면, 퓨즈(314) 내 블로잉 영역(352)이 팽창하게 되고, 블로잉 영역(352)과 제 1 및 제 2 영역(354, 356) 사이에 형성된 절연막(358)이 파괴된다. 파괴된 절연막(358)에는 퓨즈(314)를 구성하는 도전물질이 흘러들어가면서 연결부(402)가 형성된다. 연결부(402)는 블로잉 공정시 주입된 스트레스에 의한 열팽창으로 인해 발생하는 것으로, 블로잉 영역(352)과 제 1 및 제 2 영역(354, 356) 사이 임의의 영역에서 발생할 수 있다. 또한, 블로잉 공정시 주입되는 에너지량을 조절함으로써 블로잉 영역(352)과 제 1 및 제 2 영역(354, 356)의 접촉 면적에 차이가 발생한다.As illustrated, when the blowing process is performed, the blowing region 352 in the fuse 314 expands and the insulating layer 358 formed between the blowing region 352 and the first and second regions 354 and 356. It is destroyed. The conductive part constituting the fuse 314 flows into the broken insulating layer 358 to form a connection part 402. The connection part 402 is caused by thermal expansion due to stress injected during the blowing process, and may occur in any area between the blowing area 352 and the first and second areas 354 and 356. In addition, a difference occurs in the contact area between the blowing region 352 and the first and second regions 354 and 356 by adjusting the amount of energy injected during the blowing process.

도 5a 내지 도 5i는 도 3a에 도시된 반도체 장치 내 퓨즈의 제조 방법을 설명하기 위한 단면도이다.5A through 5I are cross-sectional views illustrating a method of manufacturing a fuse in the semiconductor device illustrated in FIG. 3A.

도 5a를 참조하면, 반도체 기판 상부에 형성된 층간 절연막(501) 상에 제 1 질화막(362)을 형성한다. 참고로, 반도체 장치 내 반도체 기판과 층간 절연막(501) 사이에는 다수의 구성 요소들이 포함될 수 있는데, 본 발명의 본질적인 내용과는 무관하므로 이들에 대한 설명은 여기서 생략하며, 반도체 장치 내 다수의 퓨즈가 형성되는 퓨즈 박스를 기준으로 제조 방법을 설명한다.Referring to FIG. 5A, a first nitride film 362 is formed on the interlayer insulating film 501 formed on the semiconductor substrate. For reference, a plurality of components may be included between the semiconductor substrate and the interlayer insulating layer 501 in the semiconductor device, and thus description thereof is omitted here, and a plurality of fuses in the semiconductor device may be omitted. A manufacturing method will be described based on the fuse box to be formed.

도 5b를 참조하면, 제 1 질화막(362) 상에는 절연막(358)을 형성한다. 일례로, 절연막(358)은 산화막으로 구성된다.Referring to FIG. 5B, an insulating film 358 is formed on the first nitride film 362. In one example, the insulating film 358 is composed of an oxide film.

도 5c를 참조하면, 절연막(358)을 식각하여 다수의 트랜치(503)를 형성한다. 이때, 다수의 트랜치(503)는 퓨즈(314) 내 포함된 블로잉 영역(352)과 제 1 및 제 2 영역(354, 356)이 형성될 영역이다. 이웃한 트랜치(503) 사이의 간격은 30nm정도 로 형성할 수 있으며, 실시예에 따라 변경이 가능하다.Referring to FIG. 5C, a plurality of trenches 503 are formed by etching the insulating layer 358. In this case, the plurality of trenches 503 are regions in which the blowing region 352 and the first and second regions 354 and 356 included in the fuse 314 are to be formed. The interval between neighboring trenches 503 may be formed to about 30nm, it can be changed according to the embodiment.

도 5d를 참조하면, 트랜치(503) 상에 장벽금속막(360)을 증착한다. 이때, 장벽금속막(360)으로는 TiN 등과 같은 금속이 사용될 수 있다. 장벽금속막(360) 상에는 퓨즈(314)를 구성하는 도전물질(350)을 증착한다. 본 발명의 일 실시예에서는 퓨즈(314)를 구성하는 금속으로 구리(Cu)를 사용한다.Referring to FIG. 5D, a barrier metal film 360 is deposited on the trench 503. In this case, a metal such as TiN may be used as the barrier metal film 360. The conductive material 350 constituting the fuse 314 is deposited on the barrier metal film 360. In an embodiment of the present invention, copper (Cu) is used as a metal constituting the fuse 314.

도 5e를 참조하면, 절연막(358)의 상부가 노출될 때가지 화학적 기계적 연마공정(CMP)을 수행하여 다수의 금속 패턴을 형성한다. 이때, 다수의 금속 패턴은 퓨즈(314)를 구성하는 블로잉 영역(352)과 제 1 및 제 2 영역(354, 356)이다.Referring to FIG. 5E, a chemical mechanical polishing process (CMP) is performed until the upper portion of the insulating film 358 is exposed to form a plurality of metal patterns. At this time, the plurality of metal patterns are the blowing region 352 and the first and second regions 354 and 356 constituting the fuse 314.

도 5f를 참조하면, 블로잉 영역(352)과 제 1 및 제 2 영역(354, 356) 상에 제 2 절연막(364)을 증착한다. 제 2 절연막(364)을 증착하기 전에, 블로잉 영역(352)과 제 1 및 제 2 영역(354, 356)을 구성하는 금속의 상부표면이 노출되면서 발생할 수 있는 산화막 등을 제거하고 계면특성을 향상시키기 위해 다마 세정을 수행할 수도 있다.Referring to FIG. 5F, a second insulating layer 364 is deposited on the blowing region 352 and the first and second regions 354 and 356. Before depositing the second insulating layer 364, an oxide film or the like that may be generated while the upper surface of the metal constituting the blowing region 352 and the first and second regions 354 and 356 is exposed, and the interfacial characteristics are improved. A dama wash may also be performed to make this possible.

도 5g를 참조하면, 각각의 퓨즈(314) 사이에 위치한 제 2 절연막(364)와 절연층(368)을 제거한다. 일례로, 제 2 절연막(364) 상에 감광막(미도시)을 증착한 후, 각각의 퓨즈를 정의한 마스크를 사용하여 패터닝한 후 감광막 패턴을 식각마스크로 하여 하부에 노출된 제 2 절연막(364)와 절연층(368)을 제거함으로써 제 1 절연막(362)의 일부를 노출시킨다.Referring to FIG. 5G, the second insulating layer 364 and the insulating layer 368 positioned between the fuses 314 are removed. For example, after depositing a photoresist film (not shown) on the second insulating film 364, patterning using a mask defining each fuse, the second insulating film 364 exposed below using the photoresist pattern as an etching mask. By removing the insulating layer 368, a portion of the first insulating film 362 is exposed.

도 5h를 참조하면, 퓨즈(314)를 포함하는 구조물 상부에 제 3 절연막(366)을 증착한다. 특히, 퓨즈(314)의 측면에 형성된 절연층(368) 상에 제 3 절연막(366)을 증착하여, 제 1, 제 2, 및 제 3 질화막(362, 364, 366)으로 퓨즈(314)의 상하좌우 모두를 둘러싸는 것이 중요하다. 이는 블로잉 공정시, 스트레스나 잔유물로 인해 절연층(368)이 파괴되면서 이웃한 퓨즈나 반도체 장치의 다른 구성요소들에 피해가 가지 않도록 하기 위함이다.Referring to FIG. 5H, a third insulating layer 366 is deposited on the structure including the fuse 314. In particular, the third insulating film 366 is deposited on the insulating layer 368 formed on the side surface of the fuse 314 to form the first, second, and third nitride films 362, 364, and 366. It is important to surround both up, down, left and right. This is to prevent damage to the neighboring fuses or other components of the semiconductor device due to the breakdown of the insulating layer 368 due to stress or residues during the blowing process.

도 5i를 참조하면, 제 3 질화막(366) 상에는 패시베이션층(318)을 증착한다. 이후, 도시되지 않았지만, 블로잉 영역(352)의 상부에 패시베이션층(318)을 일부 제거하여 퓨즈 오픈 영역(320)을 정의한다.Referring to FIG. 5I, a passivation layer 318 is deposited on the third nitride film 366. Subsequently, although not shown, the passivation layer 318 is partially removed on the blowing area 352 to define the fuse open area 320.

전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 퓨즈를 전기적으로 끊어진 다수의 금속 패턴으로 형성한 후 필요시 블로잉 공정을 통해 퓨즈의 양단을 전기적으로 연결할 수 있도록하여, 종래에 블로잉 공정을 통해 퓨즈를 구성하는 금속층의 일부를 제거하면서 발생했던 문제들을 방지할 수 있다. 이를 위해, 본 발명의 일 실시에에 따른 반도체 장치에는 블로잉 영역 및 상기 두 단자와 연결된 제 1 및 제 2 영역을 포함하고, 상기 블로잉 공정 전 상기 블로잉 영역 및 상기 제 1 및 제 2 영역은 절연막을 통해 분리되어 있는 퓨즈가 포함된다. As described above, the semiconductor device according to the embodiment of the present invention forms a fuse with a plurality of electrically disconnected metal patterns, and if necessary, electrically connects both ends of the fuse through a blowing process, thereby conventionally blowing the process. This prevents problems caused by removing a part of the metal layer constituting the fuse. To this end, the semiconductor device according to the embodiment of the present invention includes a blowing region and first and second regions connected to the two terminals, wherein the blowing region and the first and second regions are formed of an insulating film before the blowing process. Included fuses are separated through.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

도 1는 통상적인 반도체 장치 내 퓨즈를 설명하기 위한 단면도.1 is a cross-sectional view illustrating a fuse in a conventional semiconductor device.

도 2a 및 2b는 도 1에 설명된 통상적인 반도체 장치 내 퓨즈의 문제점을 설명하기 위한 평면도 및 단면도.2A and 2B are a plan view and a cross-sectional view for explaining the problem of the fuse in the conventional semiconductor device described in FIG.

도 3a 내지 3c는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 평면도 및 단면도.3A to 3C are plan and cross-sectional views illustrating a fuse in a semiconductor device according to an embodiment of the present invention.

도 4는 도 3a에 도시된 반도체 장치 내 퓨즈의 블로잉 공정을 설명하기 위한 단면도.4 is a cross-sectional view for describing a blowing process of a fuse in the semiconductor device illustrated in FIG. 3A.

도 5a 내지 도 5i는 도 3a에 도시된 반도체 장치 내 퓨즈의 제조 방법을 설명하기 위한 단면도.5A to 5I are cross-sectional views illustrating a method of manufacturing a fuse in the semiconductor device illustrated in FIG. 3A.

Claims (17)

서로 다른 두 단자를 전기적으로 연결하기 위한 퓨즈를 포함하고, 상기 퓨즈는 블로잉 영역 및 상기 두 단자와 연결된 제 1 및 제 2 영역을 포함하며, 상기 블로잉 영역 및 상기 제 1 및 제 2 영역은 절연막을 통해 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 장치.A fuse for electrically connecting two different terminals, wherein the fuse includes a blowing region and first and second regions connected to the two terminals, and the blowing region and the first and second regions each include an insulating film. A semiconductor device, characterized in that electrically separated through. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 제 1 및 제 2 영역 사이 상기 절연막의 두께는 30nm인 것을 특징으로 하는 반도체 장치.And the thickness of the insulating film between the first and second regions is 30 nm. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 블로잉 공정 시 상기 블로잉 영역이 팽창하여 상기 절연막을 뚫고 상기 제 1 및 제 2 영역과 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.And the blowing region expands during the blowing process to penetrate the insulating layer and to be electrically connected to the first and second regions. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 절연막과 상기 퓨즈 사이에 증착된 장벽금속막을 더 포함하는 반도체 장치.And a barrier metal film deposited between the insulating film and the fuse. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제5항에 있어서,The method of claim 5, 상기 질화막은 The nitride film is 상기 퓨즈의 하부에 위치한 구조물을 보호하기 위한 제 1 질화막; 및A first nitride film for protecting the structure under the fuse; And 상기 퓨즈의 상부를 덮기 위한 제 2 질화막을 포함하는 반도체 장치.And a second nitride film for covering the upper portion of the fuse. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제6항에 있어서,The method of claim 6, 상기 질화막은 상기 퓨즈와 이웃한 퓨즈 사이에 형성된 제 3 질화막을 더 포함하는 반도체 장치.The nitride film further includes a third nitride film formed between the fuse and the adjacent fuse. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 퓨즈는 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 장치.The fuse comprises a copper (Cu). 절연막을 통해 전기적으로 분리된 블로잉 영역과 서로 다른 두 단자와 각각 연결된 제 1 및 제 2 영역을 포함하는 포함하는 퓨즈를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device, comprising: forming a fuse including a blow region electrically separated through an insulating layer, and first and second regions respectively connected to two different terminals. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제9항에 있어서,10. The method of claim 9, 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제9항에 있어서,10. The method of claim 9, 상기 퓨즈를 형성하는 단계는Forming the fuse 절연막 상에 제 1 질화막을 형성하는 단계;Forming a first nitride film on the insulating film; 상기 제 1 질화막 상에 산화막을 증착하는 단계;Depositing an oxide film on the first nitride film; 상기 산화막을 식각하여 다수의 트랜치를 형성하는 단계; 및Etching the oxide layer to form a plurality of trenches; And 상기 트랜치 내에 도전물질을 매립하는 단계를 포함하는 반도체 장치의 제조 방법.Embedding a conductive material in the trench. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제11항에 있어서,The method of claim 11, 상기 다수의 트랜치 사이 간격은 30nm인 것을 특징으로 하는 반도체 장치의 제조 방법.Wherein the spacing between the plurality of trenches is 30 nm. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제11항에 있어서,The method of claim 11, 상기 퓨즈를 형성하는 단계는Forming the fuse 상기 트랜치 내에 도전물질을 매립하기 전 장벽금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming a barrier metal film before embedding the conductive material in the trench. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제11항에 있어서,The method of claim 11, 상기 퓨즈를 질화막으로 둘러싸인 단계를 더 포함하고, 상기 질화막은 상기 퓨즈가 블로잉된 후 잔유물의 이동을 막아 내부회로를 보호하는 것을 특징으로 하는 반도체 장치의 제조 방법.And enclosing the fuse with a nitride film, wherein the nitride film protects an internal circuit by preventing movement of residue after the fuse is blown. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제14항에 있어서,The method of claim 14, 상기 질화막의 열팽창계수가 상기 산화막보다 5배 큰 것을 특징으로 하는 반도체 장치의 제조 방법.The thermal expansion coefficient of the said nitride film is 5 times larger than the said oxide film, The manufacturing method of the semiconductor device characterized by the above-mentioned. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 was abandoned upon payment of a setup registration fee. 제14항에 있어서,The method of claim 14, 상기 퓨즈를 질화막으로 둘러싸인 단계는Surrounding the fuse with a nitride film is 상기 퓨즈 상에 제 2 질화막을 형성하는 단계;Forming a second nitride film on the fuse; 이웃한 퓨즈 사이에 형성된 상기 산화막을 식각하여 상기 제 1 질화막을 노출하는 단계;Etching the oxide film formed between neighboring fuses to expose the first nitride film; 남아있는 상기 산화막의 측면, 상기 제 2 질화막 및 상기 제 1 질화막 상에 제 3 질화막을 증착하는 단계; 및Depositing a third nitride film on the remaining side of the oxide film, the second nitride film and the first nitride film; And 상기 제 3 질화막 상에 패시베이션층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.And forming a passivation layer on said third nitride film. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 상기 퓨즈는 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The fuse comprises a copper (Cu) manufacturing method of a semiconductor device.
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