KR101044773B1 - 증가된 채널 폭을 갖는 ｍｏｓ 트랜지스터 및 제조 방법 - Google Patents
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Abstract
본 발명은 증가된 채널 폭을 갖는 MOS 트랜지스터 및 제조 방법에 관한 것으로서, 반도체 기판의 활성 영역에 소자 분리막 및 웰을 형성하는 단계와, 활성 영역내에서 게이트 전극의 채널 길이 방향으로 트렌치를 형성하는 단계와, 트렌치가 형성된 기판의 활성 영역 상부에 게이트 절연막 및 게이트 전극을 순차 적층하는 단계와, 게이트 전극 측벽에 스페이서 절연막을 형성하는 단계와, 스페이서 절연막과 활성 영역의 트렌치 공간 사이에 서로 분리된 소오스/드레인 영역을 형성하는 단계를 포함한다. 그러므로 본 발명은 게이트 절연막을 형성하기 전에 MOS 트랜지스터의 채널 폭과 이에 인접된 소오스/드레인의 활성 영역 일부를 트렌치 형태로 식각하고 이후 게이트 절연막, 게이트 전극 및 소오스/드레인 제조 공정을 실시함으로써 트렌치 식각된 활성 영역에 의해 게이트 전극의 선폭은 증가시키지 않으면서 채널 폭 영역의 크기를 증가시킬 수 있다.
MOS 트랜지스터, 채널 폭, 게이트 전극, 트렌치
Description
도 1은 종래 기술에 의한 MOS 트랜지스터의 수직 단면도,
도 2는 본 발명에 따른 MOS 트랜지스터의 소자 분리 및 웰 제조 공정을 나타낸 수직 단면도,
도 3a 및 도 3b는 본 발명에 따른 MOS 트랜지스터의 채널 폭 증가를 위해 활성 영역 일부를 트렌치로 식각하기 위한 포토 마스크 패턴과 그 제조 공정을 나타낸 수직 단면도,
도 4는 본 발명에 따른 MOS 트랜지스터의 게이트 절연막 제조 공정을 나타낸 수직 단면도,
도 5a 및 도 5b는 본 발명에 따른 MOS 트랜지스터의 게이트 전극 제조 공정을 나타낸 수직 단면도들,
도 6은 본 발명에 따른 MOS 트랜지스터의 소오스/드레인 제조 공정을 나타낸 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 소자 분리막
104, 106 : 활성 영역(웰 영역)
108 : 채널 길이 방향의 활성 영역 일부를 식각할 영역
109 : 트렌치 110 : 게이트 절연막
112 : 게이트 전극 114 : 스페이서 절연막
116 : 소오스/드레인 영역 ℓ : 채널 길이
w : 채널 폭
본 발명은 MOS 트랜지스터의 제조 방법에 관한 것으로서, 특히 게이트 전극의 선폭(CD : Critical Dimension)을 증가시키지 않고서도 게이트 전극의 채널 폭을 극대화하여 트랜지스터의 전기적 특성을 향상시킬 수 있는 증가된 채널 폭을 갖는 MOS 트랜지스터 및 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 소자의 속도 향상과 집적화를 위해서 소자 분리막을 LOCOS(LOCal Oxidation of Silicon) 구조가 아닌 STI(Shallow Trench Isolation) 구조를 채택하고 있으며 게이트 전극의 선폭(CD : Critical Dimension)또한 점차 축소되고 있는 실정이다. 이렇게 게이트 전극의 선폭이 작아질수록 쇼트 채널 효과(short channel effect)에 따라 문턱전압이 급격히 감소하며 동시에 핫 캐리어(hot carrier) 효과도 심하게 발생한다. 이러한 쇼트 채널 효과 및 핫 캐리어 효과를 줄이기 위하여 소오스/드레인 영역을 LDD(Lightly Doped Drain) 구조로 채택하고 있다.
도 1은 종래 기술에 의한 MOS 트랜지스터의 수직 단면도이다. 도 1을 참조하면 종래 MOS 트랜지스터를 제조하는 방법은 다음과 같다.
반도체 기판(10)으로서 실리콘 기판에 STI 등의 소자 분리 공정을 진행하여 소자의 활성 영역(active region)과 비활성 영역(nonactive region)을 정의하는 소자 분리막(12)을 형성한다. 반도체 기판(10)의 활성 영역 상부에 순차적으로 게이트 절연막(14), 도프트 폴리실리콘 등의 도전막으로 이루어진 게이트 전극(16)을 형성한다. 이때 게이트 전극(16)의 상부면에는 하드 마스크(hard mask)의 절연막 및 반사 방지막(anti reflective coating layer) 등이 추가 형성될 수 있다. 그리고 게이트 전극(16) 및 게이트 절연막(14)의 측면에 절연 물질로 된 스페이서(spacer) 절연막(20)을 형성한다. 그 다음 소오스/드레인 이온 주입 공정을 진행하여 게이트 전극(16)에 의해 분리된 기판의 활성 영역내에 소오스/드레인 영역(22)을 형성한다. 이때 소오스/드레인 영역(22)은 스페이서(20) 제조 공정 이전에 LDD 이온 주입 공정을 실시하여 LDD 구조를 갖도록 할 수 있다.
이러한 종래 MOS 트랜지스터는 디자인 룰에 따라 게이트 전극의 패터닝 공정시 게이트 전극의 선폭, 즉 채널 길이(ℓ)와 그 폭(w)이 결정된다.
현재 반도체 소자의 고집적화가 급속히 진행되고 있는 상황에서 MOS 트랜지스터의 온(on) 전류 특성을 유지 혹은 개선하기 위하여 게이트 전극의 채널 길이(L)를 줄이면서 트랜지스터의 게이트 절연막 두께또한 줄여서 게이트 전극의 커패시턴스(capacitance)를 증가시킴과 동시에 문턱 전압도 낮추는 추세에 있다. 또한 MOS 트랜지스터의 온 전류 특성을 확보하기 위하여 실리콘게르마늄(SiGe) 에피택셜 성장 방법으로 채널의 캐리어 이동도를 개선하는 방안도 제시되고 있다.
하지만, 이러한 대책들은 대개 MOS 트랜지스터 크기 및 채널 길이 축소에 따라 트랜지스터의 특성을 개선시키는 방안이므로 소자의 고집적화에 따라 축소되고 있는 트랜지스터의 채널 폭 증가에 대한 연구/개발이 시급한 실정이다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 게이트 절연막을 형성하기 전에 MOS 트랜지스터의 채널 폭과 이에 인접된 소오스/드레인 활성 영역 일부를 트렌치 형태로 식각하고 이후 게이트 절연막, 게이트 전극 및 소오스/드레인 제조 공정을 실시함으로써 트렌치 식각된 활성 영역에 의해 게이트 전극의 채널 폭 크기가 크게 증가되어 트랜지스터의 전기적 특성을 개선시킨 증가된 채널 폭을 갖는 MOS 트랜지스터의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 게이트 전극 및 소오스/드레인 영역을 갖는 MOS 트랜지스터의 제조 방법에 있어서, 반도체 기판의 활성 영역에 소자 분리막 및 웰을 형성하는 단계와, 활성 영역내에서 게이트 전극의 채널 길이 방향 으로 트렌치를 형성하는 단계와, 트렌치가 형성된 기판의 활성 영역 상부에 게이트 절연막 및 게이트 전극을 순차 적층하는 단계와, 게이트 전극 측벽에 스페이서 절연막을 형성하는 단계와, 스페이서 절연막과 활성 영역의 트렌치 공간 사이에 서로 분리된 소오스/드레인 영역을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 MOS 트랜지스터의 소자 분리 및 웰 제조 공정을 나타낸 수직 단면도이다.
도 2에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판의 비활성 영역에 STI 소자 분리 공정을 실시하여 소자 분리막(102)을 형성한다. 그리고 소자 분리막(102) 사이의 기판 활성 영역에 웰(well) 이온 주입 공정을 실시하여 n-웰(104) 또는 p-웰(106)을 형성한다.
도 3a 및 도 3b는 본 발명에 따른 MOS 트랜지스터의 채널 폭 증가를 위해 활성 영역 일부를 트렌치로 식각하기 위한 포토 마스크 패턴과 그 제조 공정을 나타낸 수직 단면도이다.
도 3a는 MOS 트랜지스터가 형성될 기판의 활성 영역 즉, n-/p-웰(104, 106) 에 게이트 전극 마스크(112)의 채널 길이(ℓ) 방향으로 길게 식각할 영역(108)을 정의하는 레이아웃의 포토 마스크 패턴이다.
도 3b에 도시된 바와 같이, 사진 공정으로 반도체 기판(100)에 도 3a의 포토 마스크 패턴(107)을 형성하고 이를 이용한 건식 식각 공정을 진행하여 기판의 n-웰(104) 또는 p-웰(106)의 활성 영역을 식각하여 게이트 전극의 채널 길이(ℓ) 방향으로 길게 트렌치(109)를 형성한다. 이때 트렌치(109) 라인은 게이트 전극의 채널 폭(w) 방향과 교차되도록 소오스/드레인 영역까지 길게 배치되도록 한다. 그런 다음 포토 마스크 패턴(107)을 제거한다.
한편, 본 발명은 트렌치 식각 공정을 진행하기에 앞서, 이온 빔 또는 X-선 노광 공정으로 트렌치가 형성될 예정의 웰(104, 106) 영역 내부를 스플리트(split) 형태로 잘게 쪼갠 후에 트렌치 식각 공정을 진행하여 트렌치(109) 부위의 활성 영역인 웰 영역(104, 106) 표면이 굴곡된 형태로 표면적이 증가되도록 한다.
그 다음 도면에 도시되지 않았지만, 트렌치(109)가 형성된 기판의 n-웰(104) 또는 p-웰(106)에 문턱 전압(threshold voltage) 조절용 이온 주입 공정을 실시하여 문턱 전압 조절 영역을 형성하고 서브문턱 전압(subthreshold voltage)의 누설을 조절하기 위한 이온 주입 공정을 경사진 각도(tilt angle) 또는 회전 방식(rotation)으로 실시한다. 이때 서브문턱 전압의 누설을 조절하기 위한 이온 주입 공정은 문턱 전압 조절용 이온 주입 공정과 동일한 불순물 및 도핑 농도로 진행하거나 도핑 농도를 좀더 높여 진행한다. 이에 따라 트렌치 측벽의 웰(104, 106)은 바닥의 문턱 전압 조절 영역과 동일하거나 더 많이 불순물이 주입된다.
또한 본 발명은 문턱 전압 조절용 이온 주입 공정을 실시한 후에, 실리콘 에피택셜 성장(SEG : Silicon Epitaxial Growth) 공정을 진행하여 문턱 전압 조절용 불순물 영역을 형성할 수도 있다. 이러한 트렌치의 문턱 전압 조절용 이온 주입 공정에 의해 MOS 트랜지스터의 문턱 전압 특성을 안정적으로 조정하면서 채널의 캐리어 이동도를 개선시킬 수 있다.
도 4는 본 발명에 따른 MOS 트랜지스터의 게이트 절연막 제조 공정을 나타낸 수직 단면도이다. 도 4에 도시된 바와 같이, 기판의 활성 영역, 즉 n-웰(104) 또는 p-웰(106) 상부에 실리콘 산화막(SiO2) 등의 절연막을 얇게 증착하거나 열산화 공정을 진행하여 게이트 절연막(110)을 형성한다.
게이트 절연막(110)을 형성하기 전에, n-웰(104) 또는 p-웰(106)의 트렌치에 희생 산화막을 증착하고 이를 제거하여 상기 이온 주입 공정에 의해 발생되는 기판 표면 손상을 제거한다.
도 5a 및 도 5b는 본 발명에 따른 MOS 트랜지스터의 게이트 전극 제조 공정을 나타낸 수직 단면도들이다.
도 5a 및 도 5b에 도시된 바와 같이, 게이트 절연막(110) 상부에 도전막으로서 도프트 폴리실리콘을 증착하고 게이트 전극 마스크를 이용한 건식 식각 공정으로 도프트 폴리실리콘을 패터닝하여 게이트 전극(112)을 형성하고 그 아래 게이트 절연막(110) 또한 패터닝한다. 그러면 본 발명의 활성 영역인 n-웰(104), p-웰(106)에는 채널 길이 방향으로 식각된 트렌치에 의해 게이트 전극(112)의 폭(w) 또한 단차를 갖게 되어 채널 폭(w) 크기가 증가된다. 그리고 활성 영역의 트렌치 식각시 게이트 전극(112)에 인접된 소오스/드레인 영역까지 확장시켜 트렌치로 식각하였기 때문에 게이트 전극(112)의 채널(ℓ) 영역을 제외하고 나머지 웰(104, 106) 영역에는 트렌치 공간이 남아 있게 된다. 그리고 게이트 전극(112) 측면의 웰(104, 106) 영역에 형성된 트렌치 공간에는 식각 부산물이 없어야 한다. 트렌치 잔여 공간에는 게이트 전극(112)의 측면에 절연막을 사이에 두고 소오스/드레인 영역이 형성될 부분이므로 트랜지스터의 전기적 특성을 저하시키는 식각 부산물이 없어야 한다.
그 다음 LDD 이온 주입 공정을 진행하여 게이트 전극(112)과 소자 분리막(102) 사이의 n-웰(104) 또는 p-웰(106)내에 LDD 영역(미도시됨)을 형성하여 MOS 트랜지스터의 쇼트 채널 효과를 방지한다.
도 6은 본 발명에 따른 MOS 트랜지스터의 소오스/드레인 제조 공정을 나타낸 수직 단면도이다.
도 6에 도시된 바와 같이, 상기 기판 전면에 절연막으로서 실리콘 질화막(Si3N4)을 증착하고 건식 식각하여 게이트 전극(112) 및 게이트 절연막(110) 측벽에 스페이서 절연막(114)을 형성한다. 그런 다음 소오스/드레인 이온 주입 공정을 진행하여 게이트 전극(112) 및 스페이서 절연막(114)에 의해 서로 분리된 n-웰(104) 또는 p-웰(106) 영역내에 소오스/드레인 영역(116)을 형성하는데, 스페이서 절연막(114)과 웰(104, 106)의 트렌치 공간 사이에 소오스/드레인 영역(116)이 형성된다. 한편, 본 발명은 이온 주입 공정을 진행한 후에, 트렌치 공간에 선택적 실리콘 에피택셜 성장(SEG) 공정을 실시하여 소오스/드레인 영역(116)을 웰(104, 106) 표면까지 성장시킬 수도 있다.
상기한 바와 같이, 본 발명은 게이트 절연막을 형성하기 전에 MOS 트랜지스터의 채널 폭과 이에 인접된 소오스/드레인 활성 영역 일부를 트렌치 형태로 식각하고 이후 게이트 절연막, 게이트 전극 및 소오스/드레인 제조 공정을 실시함으로써 트렌치 식각된 활성 영역에 의해 게이트 전극의 선폭은 증가시키지 않으면서 채널 폭 영역의 크기를 증가시킬 수 있다.
그러므로 본 발명은 디자인 룰에 따른 게이트 전극의 채널 폭보다 트렌치 단차만큼 채널 폭 크기가 증가되고 트렌치 공간에 소오스/드레인 영역을 형성하여 전체 채널 길이또한 증가시킬 수 있어 트랜지스터의 온(on) 전류 특성과 더불어 채널 캐리어 이동도 등의 MOS 트랜지스터의 전기적 특성을 개선시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (8)
- 게이트 전극 및 소오스/드레인 영역을 갖는 MOS 트랜지스터의 제조 방법에 있어서,반도체 기판의 활성 영역에 소자 분리막 및 웰을 형성하는 단계;상기 활성 영역내에서 상기 게이트 전극의 채널 길이 방향으로 트렌치를 내측벽이 바닥쪽이 경사지게 형성하는 단계;상기 트렌치가 형성된 기판의 활성 영역 상부에 게이트 절연막 및 상기 게이트 전극을 순차 적층하는 단계;상기 게이트 전극 측벽에 스페이서 절연막을 형성하는 단계; 및상기 스페이서 절연막과 활성 영역의 트렌치 공간 사이에 서로 분리된 상기 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 증가된 채널 폭을 갖는 MOS 트랜지스터의 제조 방법.
- 삭제
- 제 1항에 있어서, 상기 트렌치는 상기 게이트 전극의 채널 폭 방향과 교차되 도록 길게 배치된 것을 특징으로 하는 증가된 채널 폭을 갖는 MOS 트랜지스터의 제조 방법.
- 제 1항에 있어서, 상기 소자 분리막 및 웰을 형성한 후에, 이온 빔 또는 X-선 노광 공정으로 트렌치가 형성될 예정의 활성 영역 내부를 스플리트 형태로 잘게 쪼갠 후에 활성 영역의 트렌치 식각시 굴곡된 표면을 갖도록 하는 것을 특징으로 하는 증가된 채널 폭을 갖는 MOS 트랜지스터의 제조 방법.
- 제 1항에 있어서, 상기 트렌치를 형성한 후에, 기판의 활성 영역에 희생 산화막을 형성하고 이를 제거하는 단계를 더 포함하는 것을 특징으로 하는 증가된 채널 폭을 갖는 MOS 트랜지스터의 제조 방법.
- 제 1항에 있어서, 상기 트렌치를 형성한 후에, 문턱 전압을 조절하기 위한 이온 주입 공정을 실시하고 서브문턱 전압의 누설을 조절하기 위한 이온 주입 공정을 경사진 각도 또는 회전 방식으로 실시하는 단계를 더 포함하는 것을 특징으로 하는 증가된 채널 폭을 갖는 MOS 트랜지스터의 제조 방법.
- 제 1항에 있어서, 상기 트렌치를 형성한 후에, 기판의 활성 영역에 문턱 전압을 조절하기 위한 이온 주입 공정을 실시하고 실리콘 에피택셜 성장 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 증가된 채널 폭을 갖는 MOS 트랜지스터의 제조 방법.
- 게이트 전극 및 소오스/드레인 영역을 갖는 MOS 트랜지스터에 있어서,활성 영역을 포함하고 상기 활성 영역 내에서 상기 게이트 전극의 채널 길이 방향으로 트렌치가 내측벽이 바닥쪽이 경사지게 형성된 반도체 기판;상기 트렌치가 형성된 기판의 활성 영역 상부에 순차 적층된 게이트 절연막 및 상기 게이트 전극;상기 게이트 전극 측벽에 형성된 스페이서 절연막; 및상기 스페이서 절연막과 활성 영역의 트렌치 공간 사이를 채워 상기 게이트 전극 측부에 위치하게 형성되고 서로 분리된 상기 소오스/드레인 영역을 포함하는 것을 특징으로 하는 증가된 채널 폭을 갖는 MOS 트랜지스터.
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