KR101034634B1

KR101034634B1 - 비아 패턴 구조물 형성 방법 및 비아 패턴 구조물의 저항 측정 방법

Info

Publication number: KR101034634B1
Application number: KR1020080120495A
Authority: KR
Inventors: 전국진; 김일환
Original assignee: 서울대학교산학협력단
Priority date: 2008-12-01
Filing date: 2008-12-01
Publication date: 2011-05-16
Also published as: KR20100062071A

Abstract

일 실시 예에 있어서, 비아 패턴 구조물의 형성 방법이 제공된다. 상기 비아 패턴 구조물의 형성 방법에 있어서, 우선 기판을 제공한다. 상기 기판의 상부에 콘택 패턴을 형성한다. 구리 시드막이 형성된 제1 캐리어 웨이퍼를 제공한다. 상기 기판의 상기 콘택 패턴과 상기 제1 캐리어 웨이퍼의 상기 구리 시드막이 대면하도록 상기 기판 및 상기 제1 캐리어 웨이퍼를 접합한다. 상기 기판의 하부를 식각하여 상기 콘택 패턴의 하부를 노출시킴으로써 비아 콘택 패턴을 형성한다. 상기 구리 시드막을 이용하는 구리 도금 공정을 실시하여, 비아 콘택 패턴 내부에 구리를 채워 비아 패턴을 형성한다. 상기 비아 패턴을 덮는 제1 전도성 라인 패턴을 상기 기판에 형성한다. 제2 캐리어 웨이퍼를 제공하여, 상기 기판에 형성된 상기 제1 전도성 라인 패턴과 상기 제2 캐리어 웨이퍼가 대면하도록 상기 기판 및 상기 제2 캐리어 웨이퍼를 접합한다. 상기 제1 캐리어 웨이퍼를 상기 기판으로부터 제거하여 상기 제1 캐리어 웨이퍼와 접하는 상기 비아 패턴의 일부분을 노출시킨다. 상기 노출된 비아 패턴의 일부분을 덮는 제2 전도성 라인 패턴을 상기 기판에 형성한다.

Description

비아 패턴 구조물 형성 방법 및 비아 패턴 구조물의 저항 측정 방법{method of forming a via pattern structure and method of measuring resistance of the via pattern structure}

본 출원은 대체로 비아 패턴 구조물에 관한 것으로, 보다 구체적으로는 비아 패턴 구조물을 형성하는 방법 및 비아 패턴 구조물의 저항을 측정하는 방법에 관한 것이다.

관통 실리콘 비아(Through Silicon Via, 이하 TSV)를 이용하는 3차원 칩 적층 패키지 기술은 고속 마이크로프로세서 또는 고속 메모리와 같은 차세대 반도체 장치에 적용되는 필수 기술로 인식되고 있다.

TSV를 이용하는 적층 패키지 기술은 칩 내에 TSV를 형성하여 상기 TSV를 통해 수직으로 칩들간 물리적 및 전기적 연결을 이루도록 하는 패키지 기술을 말한다. 이러한 TSV를 이용하는 적층 패키지 기술은 적층하고자 하는 칩들 간의 연결 거리가 짧아져서 신호 지연이 감소하고 고속도의 신호 처리가 가능하며, 집적도의 향상도 달성할 수 있으므로, 진보된 패키지 기술로서 최근에 활발한 연구가 진행되고 있다.

구체적으로 D. S. Tezcan 등의 “Sloped Through Wafer Vias for 3D Wafer Level Packaging”, 2007 Electronic Components and Technology Congerence, IEEE, pp. 643~647 에서는 3차원 웨이퍼 레벨 패키징에서 등각(conformal)의 유전체막 및 구리 시드 증착을 위한 경사진 관통 웨이퍼 비아를 개시하고 있다. 또, G. FENG 등의 “Through Wafer Via Technology for 3-D Packaging”, 2005 6th International Conference on Electronic Package Technology, IEEEE 에서는 관통 웨이퍼 비아를 형성하는 기술로서 레이져 드릴링(laser drilling), 깊은 반응성 이온 에칭(deep reactive ion etching, DRIE), 포토 어시스트 전기 화학 식각(photo assisted electro-chemical etching, PAECE) 및 수산화 칼륨(KOH) 식각 등을 개시하고 있다. 그리고, M.J. Wolf 등의 “High Aspect Ratio TSV Copper Filling with Different Seed Layers”, 2008 Electronic Components and Technology Conference, IEEE, pp. 563~570 에서는 구리의 전기 화학적 증착을 이용하여 관통 실리콘 비아를 구리로 채울 때, 구리 시드 막이 구리 비아 막의 형성에 미치는 영향 등을 소개하고 있다.

일 실시 예에 있어서, 비아 패턴 구조물의 저항 측정 방법이 제공된다. 상기의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴, 복수의 제2 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되는 제1 비아 패턴 구조물을 형성하고, 구리 비아 저항 및 구리 라인 저항을 포함하는 저항을 측정한다. 상기의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되고 복수의 제2 전도 성 라인 패턴이 구리 이외의 전도체로부터 형성되는 제2 비아 패턴 구조물을 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리-전도체 콘택 저항을 포함하는 저항을 측정한다. 상기의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되고 복수의 제2 전도성 라인 패턴 중 일부가 구리로부터 형성되고 나머지는 상기 구리 이외의 전도체로부터 형성되는 제3 비아 패턴 구조물을 적어도 둘 이상 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리-전도체 콘택 저항을 포함하는 저항을 측정한다. 상기 형성된 적어도 둘 이상의 제3 비아 패턴 구조물들은 상기 구리로부터 형성되는 제2 전도성 라인 패턴의 개수가 서로 다르다.

이하, 본 명세서에 개시된 실시 예들을 도면을 참조하여 상세하게 설명하고자 한다. 본문에서 달리 명시하지 않는 한, 도면의 유사한 참조번호들은 유사한 구성요소들을 나타낸다. 상세한 설명, 도면들 및 청구항들에서 상술하는 예시적인 실시 예들은 한정을 위한 것이 아니며, 다른 실시예들이 이용될 수 있으며, 여기서 개시되는 기술의 사상이나 범주를 벗어나지 않는 한 다른 변경들도 가능하다. 도시된 구성요소들은 관찰자의 시점에서 기술되고 있으며, 본 명세서에서 기술되는 “상하”, “좌우” 등 위치를 서술하는 용어들은 서로 상대적인 개념으로 당업자는 이들을 바라 보는 위치를 달리함으로써, 이들의 위치를 상대적으로 달리 해석할 수 있다. 당업자는 본 개시되는 기술의 구성요소들, 즉 여기서 일반적으로 기술되고, 도면에 기재되는 구성요소들을 다양하게 다른 구성으로 배열, 구성, 결합, 도안할 수 있으며, 이것들의 모두는 명백하게 고안되어지며, 본 개시되는 기술의 일부를 형성하고 있음을 용이하게 이해할 수 있을 것이다. 일 구성요소 또는 일 층이 다른 구성요소 또는 다른 층 “의 위에”, “의 아래에” 또는 “에 연결” 이라고 언급되는 경우, 상기 일 구성요소 또는 상기 일 층이 상기 다른 구성요소 또는 다른 층의 “바로 위” 또는 “바로 아래” 에 형성되거나 “바로 연결” 되는 경우는 물론, 이들 사이에 추가적인 구성요소 또는 층이 개재되는 경우도 포함할 수 있다. 여기서 사용되는 “및/또는” 은 하나 또는 그 이상으로 관련되어 열거되는 목록들 중 어느 하나, 어느 것들의 결합 또는 목록들 전체의 결합을 포함할 수 있다.

상술한 G. FENG 등의 “Through Wafer Via Technology for 3-D Packaging”에 개시된 바와 같이, 종래의 관통 웨이퍼 비아의 지름은 약 20 um 이상이며, 종횡비는 약 5:1 내지 20:1 이다.

관통 웨이퍼 비아의 지름이 약 2um 내외로 축소되고, 이에 상응하여 높이가 약 10um 내외로 감소한다면 상기 관통 웨이퍼 비아의 형성 공정 시에 어려움이 발생할 수 있다. 일례로서, 상기 관통 웨이퍼 비아를 형성할 때 구리 시드를 이용하는 전기 도금 법을 적용하는 경우, 비아 콘택 패턴의 크기가 축소되는 경우, 비아 콘택 패턴의 벽면 및 바닥에 구리 시드를 균일한 두께로 형성하기 어려울 수 있다. 또, 구리 시드로부터 구리 비아를 형성시킬 때 불균일한 구리의 형성으로 인해 비아 콘택 내부에 보이드(void)가 발생할 수 있다.

더우기, 관통 웨이퍼 비아의 높이가 약 10um 내외로 감소하는 경우, 비아 콘택 패턴의 구조적 지지력 및 강도가 낮아져서 외부 환경에 대한 물리적 저항이 취약해질 가능성이 있는데, 이러한 구조적 취약성에도 불구하고 비아 콘택 패턴을 채우는 관통 웨이퍼 비아를 형성할 수 있는 신뢰성 있는 제조 방법이 요구된다.

한편, 축소된 크기를 갖는 관통 웨이퍼 비아의 저항을 측정하는 경우에 있어서는, 일례로서, 종래와 같이 구리로 형성된 복수개의 관통 웨이퍼 비아와 알루미늄으로 형성된 복수개의 금속 라인 패턴이 전기적으로 연결된 데이지 체인(daisy chain) 패턴을 사용하여 구리로 형성된 관통 웨이퍼 비아 부분만의 국부적인 저항을 구하는 경우, 도출된 저항값에 대한 신뢰도가 떨어질 수 있다. 즉, 종래의 경우, 상기 데이지 체인 패턴으로부터 전체 저항을 측정하고, 이와는 달리 별도의 다른 형태로 제작된 구리 라인 패턴, 알루미늄 라인 패턴 및 구리-알루미늄 콘택 패턴으로부터 각각 별개로 저항을 측정하여, 이들의 저항과 전체 저항의 관계를 이용하여 구리로 형성된 관통 웨이퍼 비아의 저항을 간접적으로 도출해 내었다. 이러한 방법은 관통 웨이퍼 비아의 크기가 축소되는 경우, 실제 값과의 오차가 무시할 수 없을 수준으로 발생할 수 있으므로 이를 극복할 수 있는 방법을 제안하고자 한다.

도 1 내지 도 11은 몇몇 실시 예들에 있어서 비아 패턴 구조물의 형성 방법을 개략적으로 나타내는 도면이다.

먼저, 도 1을 참조하면, 기판(100)을 제공한다. 기판(100)은 일례로서, 실리콘 기판, GaAs 기판, SOI 기판, 폴리머 기판 등 일 수 있다. 기판(100) 상에는 능 동 및 수동 소자가 형성될 수 있다. 기판(100) 상에는 반도체 소자가 집적된 집적 회로가 형성될 수 있다.

도 2를 참조하면, 기판(100) 상에 콘택 패턴(210)을 형성한다. 콘택 패턴(210)은 포토 리소그래피 공정 및 식각 공정을 이용하여, 기판(100) 내부를 비등방성으로 제거함으로써 형성한다. 일 실시 예에 따르면, 기판(100)이 실리콘 기판인 경우, 콘택 패턴(210)은 마스크를 사용하는 포토레지스트 공정을 진행하여 마스크 패턴을 형성하고, 염소(Cl) 또는 불소(F) 등을 포함하는 식각 가스를 이용하는 플라즈마 건식 식각 공정에 의해 상기 실리콘 기판을 비등방성 식각함으로써 형성할 수 있다. 일례로서, 형성된 콘택 패턴(210)의 바닥의 너비는 2um 이하이고, 높이는 10um 이상일 수 있다. 즉, 콘택 패턴(210)의 종횡비는 5:1 이상일 수 있다.

도 3을 참조하면, 콘택 패턴(210) 내부 및 상부에 절연막 및 확산 방지막이 적층된 보호막(320)을 형성할 수 있다. 상기 절연막은 기판(100)과 이후 공정에서 형성되는 비아 패턴(710, 도 7을 참조)의 구리를 서로 전기적으로 절연시키는 작용을 한다. 상기 확산 방지막은 열처리 환경에서 상기 구리가 기판(100)으로 확산하는 것을 방지하는 기능을 한다. 몇몇 실시 예들에 있어서, 상기 절연막은 기판(100)을 산화 처리하거나, 화학적 기상 증착법(Chemical Vapor Deposition), 물리적 기상 증착법(Physical Vapor Deposition), 기화법(Evaporation) 등을 이용하여 산화막 또는 질화막 등을 증착함으로써 형성할 수 있다. 몇몇 실시 예들에 있어서, 상기 확산 방지막은 일례로서, 화학적 기상 증착법, 물리적 기상 증착법, 기화법 등에 의해 형성될 수 있으며, 상기 확산 방지막은 일례로서, 타이타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막 등 일 수 있다. 다른 실시 예들에 있어서, 보호막(320)은 상기 확산 방지막을 생략할 수 있다.

도 4를 참조하면, 구리 시드막(420)이 형성된 제1 캐리어 웨이퍼(400)을 제공한다. 구리 시드막(420)은 화학적 기상 증착법(Chemical Vapor Deposition), 물리적 기상 증착법(Physical Vapor Deposition), 기화법(Evaporation) 등에 의해 제1 캐리어 웨이퍼(400) 상에 형성될 수 있다. 일 실시 예에 따르면, 제1 캐리어 웨이퍼(400) 상에 제1 접착막(410)이 형성되고, 제1 접착막(410) 상에 구리 시드막(420)이 형성될 수 있다. 그리고, 구리 시드막(420) 상에는 제2 접착막(430)이 형성될 수 있다. 제1 접착막(410) 및 제2 접착막(430)은 제1 캐리어 웨이퍼(400)과 기판(100)을 접착시키는 작용을 할 수 있다. 접착막(410) 및 접착막(430)은 일례로서, 약 1 um 내외의 두께를 가진 포토 레지스트 일 수 있으며, 몇몇 실시 예에 있어서 접착막(410)은 생략될 수 있다.

도 5를 참조하면, 기판(100)의 콘택 패턴(210)과 제1 캐리어 웨이퍼(400)의 구리 시드막(420)이 대면하도록 기판(100) 및 제1 캐리어 웨이퍼(400)를 접합시킨다. 일 실시 예에 따르면, 제1 캐리어 웨이퍼(400)의 구리 시드막(420) 상에 형성되는 제2 접착막(430)은 기판(100) 상에 형성되는 보호막(320)과 접촉할 수 있다. 제1 캐리어 웨이퍼(400)와 기판(100)을 접착한 상태에서, 일례로서, 약 90℃ 이하의 온도에서 가열함으로써, 가열된 제1 및 제2 접착막들(410, 430)이 제1 캐리어 웨이퍼(400)와 기판(100)을 서로 결합(adhesive bonding)하게 할 수 있다. 일례로서, 제1 및 제2 접착막들(410, 430)은 포토 레지스트 일 수 있으며, 또는 이에 한 정되지 않고 당업자에게 자명한 다른 다양한 접착막들이 적용될 수 있다.

도 6을 참조하면, 콘택 패턴(210)이 형성된 기판(100)의 상부에 대하여 맞은편에 위치하는 기판(100)의 하부를 식각하여 콘택 패턴(210)의 하부를 노출시켜 비아 콘택 패턴(610)을 형성한다. 일 실시 예에 따르면, 제1 캐리어 웨이퍼(400)과 기판(100)이 결합된 상태에서, 화학적 기계적 연마법(Chemical Mechanical Polishing)을 실시하여 기판(100)의 하부를 제거한다. 그리고, 추가적으로 건식 식각법을 실시하여 기판(100)의 하부를 식각함으로써 콘택 패턴(210)의 하부를 개방한다. 상기 화학적 기계적 연마법에 의해 빠른 식각률로 기판(100)의 하부를 제거한 다음, 정밀한 식각률 조절이 가능한 건식 식각법을 사용하여 콘택 패턴(210)의 하부를 개방시킬 수 있다.

일 실시 예에 따르면, 기판(100)이 실리콘 기판인 경우, 상기 건식 식각법은 염소(Cl) 또는 불소(F) 등을 포함하는 식각 가스를 이용하는 플라즈마 건식 식각 법일 수 있으며, 상기 실리콘 기판을 비등방성 식각함으로써 컨택 패턴(210)의 하부를 개방할 수 있다.

일 실시 예에 따르면, 비아 콘택 패턴(610)을 형성한 후에, 상기 건식 식각법을 실시하여 제1 캐리어 웨이퍼 상에 형성된 제2 접착막(430)을 추가적으로 제거하여, 비아 컨택 패턴(610) 바닥에 구리 시드막(420)을 부분적으로 노출시킬 수 있다.

도 7을 참조하면, 비아 콘택 패턴(610) 바닥에 노출된 구리 시드막(420)을 이용하여 구리 도금 공정을 실시하여, 비아 콘택 패턴(610) 내부에 구리를 채움으 로써, 비아 콘택(710)을 형성한다. 비아 콘택(710)은 비아 콘택(710) 상하에 형성되는 소자들의 전기적 연결을 담당한다.

일 실시 예에 따르면, 비아 콘택 패턴(610)의 바닥에만 존재하는 구리 시드막(420)을 이용하여 구리 도금 공정을 진행함으로써, 구리는 비아 콘택 패턴(610)의 바닥으로부터 위쪽 방향으로 채워진다. 상기 구리 도금 공정으로 상기 구리를 비아 콘택 패턴(610)에 채우고 난 후에 비아 콘택 패턴(610)으로부터 돌출되는 상기 구리에 대하여는 화학적 기계적 연마법을 실시하여 제거함으로써 기판(100)을 전체적으로 평탄화한다.

본 실시 예에 따르면, 구리로서 비아 콘택(710)을 형성할 때, 비아 콘택 패턴(610) 내부에 보이드(void)가 형성되는 것을 억제할 수 있다. 본 실시 예에 있어서, 비아 콘택 패턴(610)의 바닥에 구리 시드막(420)을 형성하는 공정은 종래의 비아 콘택 패턴(610) 내부 전체에 구리 시드막을 직접 형성하는 경우에 비하여, 구리 시드막(610)의 두께 균일도를 보다 용이하게 획득할 수 있는 장점이 있다. 비아 콘택 패턴(610)의 종횡비가 증가할수록, 상기 종래의 방법에 의하여는 비아 콘택 패턴(610) 내부에 균일한 구리 시드막을 형성하기 힘들고, 이에 따라 후속되는 구리 도금 공정에서 구리가 균일하게 채워지지 않아 일례로서, 비아 콘택 패턴(610) 내부에 보이드(Void)가 발생할 수 있다.

본 실시 예에서는 비아 콘택 패턴(610)의 측벽에는 구리 시드막을 형성하지 않고 바닥에만 구리 시드막을 형성하여 구리 도금 공정을 진행함으로써, 비아 콘택 패턴(610)의 바닥으로부터 상부로 구리가 균일하게 채워질 수 있다. 이로서, 비아 콘택(610)의 내부에 보이드가 형성되는 것을 효과적으로 억제할 수 있다.

도 8을 참조하면, 비아 패턴(710)을 덮는 제1 전도성 라인 패턴(820)을 기판(100) 상에 형성한다. 일 실시 예에 따르면, 도 7에 도시된 구조물에서, 비아 콘택(710)을 제외한 기판(100) 상에만 절연층(810)을 형성한다. 그리고, 절연층(810) 및 비아 패턴(710) 상에 제1 전도성 라인 패턴(820)을 형성한다. 절연층(810)은 기판(100)과 제1 전도성 라인 패턴(820)을 서로 전기적으로 절연하는 기능을 할 수 있다.

몇몇 실시 예들에 따르면, 절연층(810)은 기판(100)을 산화 처리하여 형성하는 산화막층이거나, 화학적 기상 증착법(Chemical Vapor Deposition), 물리적 기상 증착법(Physical Vapor Deposition), 기화법(Evaporation) 등에 의해 산화막 또는 질화막 등과 같은 절연막을 증착하고, 포토 리소그래피 및 식각 공정을 이용하여 패터닝함으로써 형성하는 절연막층일 수 있다. 일 실시 예에 따르면, 양극 산화법에 의하여 기판(100)을 산화 처리함으로써 기판(100) 상에만 절연층(810)을 형성할 수 있다. 다른 실시 예에 따르면, 플라즈마 촉진 화학 기상 증착법에 의하여, 기판(100) 및 비아 콘택(710) 상에 저온 산화막을 형성하고, 상기 저온 산화막을 패터닝하여 기판(100) 상에만 절연층(810)을 형성할 수 있다.

제1 전도성 라인 패턴(820)은 적어도 2이상의 비아 패턴(710)을 서로 전기적으로 연결시킬 수 있다. 일례로서, 제1 전도성 라인 패턴(820)은 구리, 알루미늄, 텅스텐, 타이타늄, 탄탈륨 등과 같은 금속 또는 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물 등과 같은 질화물 등으로부터 형성될 수 있다. 상기 금속 또는 상기 질화물은 단독으로 또는 혼합하여 적용될 수 있다. 일 실시 예에 따르면, 제1 전도성 라인 패턴(820)은 화학적 기상 증착법(Chemical Vapor Deposition), 물리적 기상 증착법(Physical Vapor Deposition), 기화법(Evaporation) 등에 의해 전도성막을 비아 패턴(710)을 구비하는 기판(100) 상에 형성하고, 포토 리소그래피 및 식각 공정을 이용하여 상기 전도성막을 패터닝함으로써 형성할 수 있다. 다른 실시 예에 따르면, 먼저 비아 패턴(710)을 구비하는 기판(100) 상에 일례로서, 포토 레지스트 등과 같은 고분자막을 형성하고, 상기 고분자막을 패터닝하여 제1 전도성 라인 패턴(820)이 형성되지 않는 부분에만 상기 고분자막이 잔존하도록 한다. 그리고, 상기 전도성막을 상기 고분자막이 잔존하는 기판(100) 상에 형성한다. 이후에, 상기 고분자 막을 리프트 오프(lift-off)시킴으로써 제1 전도성 라인 패턴(820)이 형성되지 않는 부분에 형성되는 상기 전도성막을 제거할 수 있다. 이로서, 비아 패턴(710)과 연결되는 제1 전도성 패턴(820)을 형성할 수 있다. 상기 고분자 막으로서, 포토 레지스트를 사용하는 경우, 상기 포토 레지스트를 리프트 오프시키기 위해 아세톤이 사용될 수 있다.

도 9를 참조하면, 제2 캐리어 웨이퍼(900)를 제공하고 기판(100)에 형성된 제1 전도성 라인 패턴(820)과 제2 캐리어 웨이퍼(900)가 대면하도록 기판(100) 및 제2 캐리어 웨이퍼(900)를 접합시킨다. 일 실시 예에 따르면, 제2 캐리어 웨이퍼(900) 및 제1 전도성 라인 패턴(820) 사이에는 접착막(910)이 개재되며, 제2 캐리어 웨이퍼(900)와 기판(100)을 접착한 상태에서, 일례로서, 약 90℃ 이하의 온도에서 가열함으로써, 가열된 접착막(910)이 제2 캐리어 웨이퍼(400)와 기판(100)을 서로 결합(adhesive bonding)하게 할 수 있다. 일례로서, 접착막(910)은 포토 레지스트 일 수 있으며, 또는 이에 한정되지 않고 90℃ 이하의 온도 이하에서 공정이 가능하며 당업자에게 자명한 다른 다양한 접착막들이 적용될 수 있다.

도 10을 참조하면, 제1 캐리어 웨이퍼(400)를 기판(100)으로부터 제거하여 제1 캐리어 웨이퍼(400)와 접하는 비아 패턴(710)의 일부분을 노출시킨다. 일 실시 예에 따르면, 제1 캐리어 웨이퍼(400), 제2 캐리어 웨이퍼(900) 및 기판(100)이 결합된 상태에서, 화학적 기계적 연마법(Chemical Mechanical Polishing)을 실시하여 제1 캐리어 웨이퍼(400) 중 기판(100)과 대면하지 않는 하부쪽으로부터 제1 캐리어 웨이퍼(400)을 제거한다. 그리고, 건식 식각법을 추가적으로 실시하여 제1 캐리어 웨이퍼(400)의 하부를 식각함으로써 제1 캐리어 웨이퍼(400)과 접하는 비아 패턴(710)의 일부분을 개방한다. 상기 화학적 기계적 연마법에 의해 빠른 식각률로 제1 캐리어 웨이퍼(400)의 하부를 제거한 다음, 정밀한 식각률 조절이 가능한 건식 식각법을 사용하여 비아 패턴(710)의 일부분을 개방시킬 수 있다.

일 실시 예에 따르면, 비아 패턴(710)의 일부분을 개방시키는 공정을 진행할 때, 제1 접착막(410), 제2 접착막(430) 및 구리 시드막(430)을 추가적으로 제거할 수 있으며, 기판 상에는 보호막(320)이 잔존할 수 있다.

도 11을 참조하면, 노출된 비아 패턴(710)의 일부분을 덮는 제2 전도성 라인 패턴(1120)을 기판(100) 상에 형성한다. 제2 전도성 라인 패턴(1120)은 적어도 2이상의 비아 패턴(710)을 서로 전기적으로 연결시킬 수 있다. 일례로서, 제2 전도성 라인 패턴(1120)은 구리, 알루미늄, 텅스텐, 타이타늄, 탄탈륨 등과 같은 금속 또 는 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물 등과 같은 질화물 등으로부터 형성될 수 있다. 상기 금속 또는 상기 질화물은 단독으로 또는 혼합하여 적용될 수 있다. 일 실시 예에 따르면, 제2 전도성 라인 패턴(1120)은 화학적 기상 증착법(Chemical Vapor Deposition), 물리적 기상 증착법(Physical Vapor Deposition), 기화법(Evaporation) 등에 의해 전도성막을 비아 패턴(710)을 구비하는 기판(100) 상에 형성하고, 포토 리소그래피 및 식각 공정을 이용하여 상기 전도성막을 패터닝함으로써 형성할 수 있다. 다른 실시 예에 따르면, 먼저 비아 패턴(710)을 구비하는 기판(100) 상에 일례로서, 포토 레지스트 등과 같은 고분자막을 형성하고, 상기 고분자막을 패터닝하여 제2 전도성 라인 패턴(1120)이 형성되지 않는 부분에만 상기 고분자막이 잔존하도록 한다. 그리고, 상기 전도성막을 상기 고분자막이 잔존하는 기판(100) 상에 형성한다. 이후에, 상기 고분자 막을 리프트 오프(lift-off)시킴으로써 제2 전도성 라인 패턴(820)이 형성되지 않는 부분에 형성되는 상기 전도성막을 제거할 수 있다. 이로서, 비아 패턴(710)과 연결되는 제2 전도성 패턴(1120)을 형성할 수 있다. 상기 고분자 막으로서, 포토 레지스트를 사용하는 경우, 상기 포토 레지스트를 리프트 오프시키기 위해 아세톤이 사용될 수 있다.

몇몇 실시 예들에 의하면, 제2 캐리어 웨이퍼(900) 및 접착막(910)은 기판(100)으로부터 추가적으로 제거될 수 있다, 다르게는 제3 캐리어 웨이퍼(미도시)가 추가적으로 제공되어 제2 전도성 라인 패턴(1120)과 접하도록 접합되어 사용될 수 있다.

몇몇 실시 예들에 의하면, 제1 전도성 라인 패턴(820) 및 제2 전도성 라인 패턴(1120)은 기판(100) 양면에 각각 형성되는 능동 또는 수동 소자들과 전기적으로 연결될 수 있으며, 제1 전도성 라인 패턴(820) 및 제2 전도성 라인 패턴(1120)은 복수의 비아 패턴(710)들에 의해 서로 전기적으로 연결됨으로써, 수직 방향으로 소자들이 집적될 수 있도록 한다.

상술한 바와 같이, 본 출원의 몇몇 실시 예들에 따르면, 비아 패턴을 형성함에 있어서 비아 콘택 패턴 내부에 보이드가 형성되는 것을 억제할 수 있다. 즉, 구리 시드막이 형성된 제1 캐리어 웨이퍼를 사용하여 상기 비아 콘택 패턴의 바닥에만 상기 구리 시드막을 형성함으로써, 비아 콘택 패턴 내부 전체에 구리 시드막을 형성하는 경우에 대비하여, 구리 시드막의 두께 균일도를 용이하게 확보할 수 있다. 또한, 구리 도금 방법에 의하여 비아 콘택 내부에 구리를 채우는 공정에 있어서, 구리 시드막이 형성된 비아 콘택 패턴의 바닥으로부터 상부 방향으로 구리가 채워짐에 따라, 비아 콘택 패턴 내부 전체에 구리 시드막이 존재하여 구리 도금 공정시에 좌우 및 상하 방향 모두에 걸쳐 구리가 채워지는 공정과 대비하여, 보이드가 발생하는 확률을 감소시킬 수 있으므로, 채움(filling) 특성이 개선된 비아 패턴을 확보할 수 있다.

이하에서는, 도 1 내지 도 11과 관련하여 상술한 비아 패턴 구조물의 형성 방법을 적용하여 형성한 비아 패턴 구조물의 저항 측정 방법의 일 실시 예를 개시하겠다. 도 12 내지 도 14는 몇몇 실시 예들에 따라, 상기의 비아 패턴 구조물의 형성 방법을 적용하여 형성한 비아 패턴 구조물들을 개략적으로 나타내는 도면들이 다. 도 12 내지 도 14와 관련하여 개시하는 비아 패턴 구조물들(1200, 1300, 1400, 1500)은 서로 실질적으로 동일한 피치(P), 너비(W) 및 높이(H)를 가지는 콘택 패턴들을 가지고, 서로 실질적으로 동일한 두께의 제1 전도성 라인 패턴(1220), 비아 패턴(1230) 및 제2 전도성 라인 패턴(1240, 1340)들을 구비한다. 또, 제1 전도성 라인 패턴(1220), 비아 패턴(1230) 및 제2 전도성 라인 패턴(1240, 1340)은 비아 패턴 구조물들(1200, 1300, 1400, 1500)에 있어서, 동일한 전기적 회로를 형성한다. 도 12 내지 도 14와 관련하여 동일한 도면 부호는 동일한 구성요소를 가리키며, 동일한 구성요소에 대한 중복된 설명은 반복을 피하기 위해 생략하기로 한다.

도 12를 참조하면, 일 실시 예에 따른 제1 비아 패턴 구조물(1200)이 제공된다. 제1 비아 패턴 구조물(1200)은 도 1 내지 도 11과 관련하여 상술한 비아 패턴 구조물의 형성 방법을 적용함으로써 형성된다. 제1 비아 패턴 구조물(1200)은 기판(1210) 내부에 구리로 형성된 복수의 비아 패턴(1230)을 구비한다. 기판(1210)은 실리콘 기판일 수 있다.

기판(1210)의 상부에는 적어도 하나 이상의 비아 패턴(1230)을 전기적으로 연결하는 복수의 제1 전도성 라인 패턴(1220)이 배치된다. 기판(1210)의 하부에는 적어도 하나 이상의 비아 패턴(1230)을 전기적으로 연결하는 복수의 제2 전도성 라인 패턴(1240)이 배치된다. 복수의 제1 전도성 라인 패턴(1220) 및 제2 전도성 라인 패턴(1240)은 구리로 형성된다.

도 13을 참조하면, 일 실시 예에 따른 제2 비아 패턴 구조물(1300)이 제공된다. 제2 비아 패턴 구조물(1300)은 기판(1210) 내부에 구리로 형성된 복수의 비아 패턴(1230)을 구비한다. 기판(1210)의 상부 및 하부에는 적어도 하나 이상의 비아 패턴(1230)을 전기적으로 연결하는 복수의 제1 전도성 라인 패턴(1220) 및 제2 전도성 라인 패턴(1340)이 배치된다. 복수의 제1 전도성 라인 패턴(1210)은 구리로 형성되며, 복수의 제2 전도성 라인 패턴(1340)은 구리 이외의 전도체로 형성된다. 상기 구리 이외의 전도체는 일례로서, 알루미늄, 텅스텐, 타이타늄, 탄탈륨, 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물 등 일 수 있다.

도 14 및 도 15를 참조하면, 일 실시 예에 따른 제3 비아 패턴 구조물들(1400, 1500)이 제공된다. 제3 비아 패턴 구조물들(1400, 1500)은 기판(1210) 내부에 구리로 형성된 복수의 비아 패턴(1230)을 구비한다. 기판(1210)의 상부 및 하부에는 적어도 하나 이상의 비아 패턴(1230)을 전기적으로 연결하는 복수의 제1 전도성 라인 패턴(1220) 및 제2 전도성 라인 패턴(1240, 1340)이 배치된다. 복수의 제1 전도성 라인 패턴(1210)은 구리로 형성되며, 복수의 제2 전도성 라인 패턴(1240, 1340) 중 일부는 구리로 형성되는 제2 전도성 라인 패턴(1240)이며, 일부는 구리 이외의 전도체로 형성되는 제2 전도성 라인 패턴(1340)이다. 상기 구리 이외의 전도체는 일례로서, 알루미늄, 텅스텐, 타이타늄, 탄탈륨, 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물 등 일 수 있다.

도 12 내지 도 15에 도시된 비아 패턴 구조물들에서 구리로 형성된 비아 패턴 부분의 순수한 전기적 저항 또는 도 13 내지 도 15에 도시된 비아 패턴 구조물들에서 구리로 형성된 비아 패턴과 구리 이외의 전도체로 형성된 제1 또는 제2 전도성 라인 패턴 사이의 콘택 저항을 측정하는 것은 쉽지 않다. 종래의 경우, 일례 로서, 도 13과 같은 비아 패턴 구조물에서, 제1 전도성 라인 패턴(1220), 비아 패턴(1230) 및 제2 전도성 라인 패턴(1340)이 직렬 또는 병렬로 연결되는 전체 전기적 저항을 측정하고, 도 13과 같은 비아 패턴 구조물과는 다른 별도의 테스트용 전도성 라인 패턴을 형성하여 제1 전도성 라인 패턴(1220) 저항, 제2 전도성 라인 패턴(1340) 저항 및 비아 패턴(1230)과 제1 및 제2 전도성 라인 패턴 사이의 콘택 저항을 개별적으로 측정한다. 이와 같이 별도의 테스트용 전도성 라인 패턴들로부터 개별적으로 측정된 전기적 저항을 상기 도 13과 같은 비아 패턴 구조물로부터 측정된 전체 전기적 저항에 대입하여, 최종적으로 비아 패턴(1230)의 저항을 도출해 낸다. 이러한 방법은 제1 전도성 라인 패턴(1220) 저항, 제2 전도성 라인 패턴(1340) 저항 및 비아 패턴(1230)과 제1 및 제2 전도성 라인 패턴 사이의 콘택 저항을 별도의 테스트용 패턴에서 측정함으로써, 실제 비아 패턴 구조물에서 작용하는 저항값과 차이를 발생시켜 결과적으로 도출하여 획득한 비아 패턴(1230)의 저항값에 대한 신뢰도를 감소시킬 수 있다.

본 출원의 일 실시 예에 따르면, 도 12 내지 도 15 에 도시된 제1 내지 제3 비아 패턴 구조물들(1200, 1300, 1400, 1500)에 대하여, 각각 전체 저항을 측정하고, 각 구성 요소들 간의 저항에 관한 연립 방정식을 풀어 별도의 테스트용 패턴 없이 원하는 구성요소들 간의 저항을 도출해 낼 수 있다.

도 12 내지 도 15를 참조하면, 일 실시 예로서, 유입구(1250)에서 유출구(1270)쪽으로 복수의 제1 전도성 라인 패턴(1220), 비아 패턴(1230) 및 제2 전도성 라인 패턴(1240)들을 경유하는 직렬로 연결되는 회로를 제안할 수 있다. 유입 구(1250)과 유출구(1270) 사이에 전압을 인가하여 비아 패턴 구조물들(1200, 1300, 1400, 1500)에서는 유입구(1250)에서 유출구(1270)쪽으로 흐르는 전류를 측정함으로써, 전체 구조물에서의 저항을 획득할 수 있다.

도 12에 도시된 비아 패턴 구조물(1200)에서, 상기 회로에서 전체 저항 성분은 제1 전도성 라인 패턴(1220)의 구리 라인 저항, 비아 패턴(1230)의 구리 비아 저항 및 제2 전도성 라인 패턴(1240)의 구리 라인 저항을 포함한다.

도 13 내지 도 15에 도시된 비아 패턴 구조물들(1300, 1400, 1500)에서, 일 실시 예에 따르면 제2 전도성 라인 패턴(1340)을 알루미늄으로 형성하는 경우, 상기 회로에서 전체 저항 성분은 각각 제1 전도성 라인 패턴(1220)의 구리 라인 저항, 비아 패턴(1230)의 구리 비아 저항, 제2 전도성 라인 패턴(1340)의 알루미늄 라인 저항 및 비아 패턴(1230)과 제2 전도성 라인 패턴(1240) 사이의 콘택 저항인 구리 비아-알루미늄 라인 콘택 저항을 포함한다.

따라서, 일 실시 예에 따르면, 도 12 내지 도 15의 비아 패턴 구조물들(1200, 1300, 1400, 1500)의 직렬로 연결되는 회로에서 총 4개의 전체 저항값들이 측정되며, 변수로는 구리 라인 저항, 구리 비아 저항, 알루미늄 라인 저항, 구리 비아-알루미늄 콘택 저항의 4개가 결정될 수 있다. 따라서, 4개의 변수를 가지는 적어도 4개의 일차 연립 방정식을 풀게 되면, 상기 변수들의 각각에 해당하는 저항을 도출해 낼 수 있다.

몇몇 실시 예들에 의하면, 도 12 내지 도 15의 비아 패턴 구조물들(1200, 1300, 1400, 1500)에 병렬 또는 직렬과 병렬을 동시에 구비하는 다양한 전기적 회 로를 적용할 수 있으며, 이러한 다양한 전기적 회로가 적용되고, 제1 전도성 라인 패턴 및 제2 전도성 라인 패턴의 구성 만을 달리 적용한 비아 패턴 구조물들(1200, 1300, 1400, 1500)에 대하여 각각 저항을 측정함으로써, 구리 라인 저항, 구리 비아 저항, 알루미늄 라인 저항, 구리 비아-알루미늄 콘택 저항을 각각 결정할 수 있다.

상기에서 상술한 실시 예들에 의하면, 도 1 내지 도 11과 관련하여 상술한 비아 패턴 구조물의 형성 방법에 의하여, 구리로 형성된 비아 패턴을 형성하고 제1 전도성 라인 패턴 및 제2 전도성 라인 패턴의 구성 만을 달리하는 복수의 비아 패턴 구조물들을 형성하고 각 비아 패턴 구조물들에 형성된 동일한 전기적 회로를 따라 전체 저항을 측정한다. 이로서, 실제 구현하고자 하는 구조물에서 직접 원하는 부분의 저항값을 도출할 수 있어, 기존에 별도의 테스트용 패턴을 이용하는 방법에 비하여 보다 신뢰도가 높은 저항값을 추출해낼 수 있는 장점을 확보할 수 있다.

상기에서는 본 개시된 기술의 몇몇 실시 예들을 개시하였지만, 다른 다양한 변형례들이 가능할 수 있다. 즉, 비아 패턴 구조물의 저항 측정 방법은 도 1 내지 도 11과 관련하여 상술한 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 구리로부터 형성되는 복수의 구리 라인 패턴 및 복수의 구리 비아 패턴을 구비하는 제1 비아 패턴 구조물을 형성하고, 구리 비아 저항 및 구리 라인 저항을 포함하는 저항을 측정할 수 있다. 그리고, 이와는 별도로 도 1 내지 도 11과 관련하여 상술한 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 구리로부터 형성되는 복수의 구리 비아 패턴, 구리로부터 형성되는 소정의 개수의 구리 라인 패턴 및 구리 이외의 전도체로부터 형성되는 소정의 개수의 전도성 라인 패턴을 구비하는 서로 다른 복수의 제2 비아 패턴 구조물들을 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리 비아-전도체 라인 콘택 저항을 포함하는 저항을 측정하고 이들 측정된 저항값들을 토대로 원하는 부분의 저항값을 도출해 낼 수 있다.

이와 같이, 상기에서는 본 개시된 기술의 바람직한 실시 예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 개시된 기술의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 개시된 기술을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 12 내지 도 14는 몇몇 실시 예들에 따라, 상기의 비아 패턴 구조물의 형성 방법을 적용하여 형성한 비아 패턴 구조물들을 개략적으로 나타내는 도면들이다.

Claims

(a) 기판을 제공하는 단계;

(b) 상기 기판의 상부에 콘택 패턴을 형성하는 단계;

(c) 구리 시드막이 형성된 제1 캐리어 웨이퍼를 제공하는 단계;

(d) 상기 기판의 상기 콘택 패턴과 상기 제1 캐리어 웨이퍼의 상기 구리 시드막이 대면하도록 상기 기판 및 상기 제1 캐리어 웨이퍼를 접합하는 단계;

(e) 상기 기판의 하부를 식각하여 상기 콘택 패턴의 하부를 노출시킴으로써 비아 콘택 패턴을 형성하는 단계;

(f) 상기 구리 시드막을 이용하는 구리 도금 공정을 실시하여, 비아 콘택 패턴 내부에 구리를 채워 비아 패턴을 형성하는 단계;

(g) 상기 비아 패턴을 덮는 제1 전도성 라인 패턴을 상기 기판에 형성하는 단계;

(h) 제2 캐리어 웨이퍼를 제공하여, 상기 기판에 형성된 상기 제1 전도성 라인 패턴과 상기 제2 캐리어 웨이퍼가 대면하도록 상기 기판 및 상기 제2 캐리어 웨이퍼를 접합하는 단계;

(i) 상기 제1 캐리어 웨이퍼를 상기 기판으로부터 제거하여 상기 제1 캐리어 웨이퍼와 접하는 상기 비아 패턴의 일부분을 노출시키는 단계; 및

(j) 상기 노출된 비아 패턴의 일부분을 덮는 제2 전도성 라인 패턴을 상기 기판에 형성하는 단계를 포함하는

비아 패턴 구조물의 형성 방법.
제1 항에 있어서,

상기 기판은 실리콘 기판인

비아 패턴 구조물의 형성 방법.
제1 항에 있어서,

상기 콘택 패턴은 바닥의 너비가 2um 이하이고, 높이가 10um 이상인

비아 패턴 구조물의 형성 방법.
제1 항에 있어서,

상기 (b) 단계에 있어서,

상기 콘택 패턴 내부에 절연막 및 확산 방지막 중에서 선택된 적어도 하나를 형성하는 단계를 추가적으로 포함하는

비아 패턴 구조물의 형성 방법.
제1 항에 있어서,

상기 (c) 단계는

(c1) 상기 제1 캐리어 웨이퍼 상에 제1 접착막을 형성하는 단계;

(c2) 상기 제1 접착막 상에 상기 구리 시드막을 형성하는 단계; 및

(c3) 상기 구리 시드막 상에 제2 접착막을 형성하는 단계를 포함하는

비아 패턴 구조물의 형성 방법.
제5 항에 있어서,

상기 제1 접착막 및 제2 접착막은 포토 레지스트인

비아 패턴 구조물의 형성 방법.
제1 항에 있어서,

상기 (e) 단계는

(e1) 화학적 기계적 연마법으로 상기 기판의 하부를 제거하는 단계; 및

(e2) 건식 식각법으로 상기 콘택 패턴의 하부를 개방시키는 단계를 포함하는

비아 패턴 구조물의 형성 방법.
제1 항에 있어서,

상기 (g) 단계 이전에,

양극 산화법을 이용하여, 상기 기판 상에 절연층을 형성하는 단계를 더 포함하는

비아 패턴 구조물의 형성 방법.
제8 항에 있어서,

상기 절연층은 상기 비아 패턴을 제외한 상기 기판 상에 형성되는

비아 패턴 구조물의 형성 방법.
제1 항에 있어서,

상기 (i) 단계는

(i1) 화학적 기계적 연마법으로 상기 제1 캐리어 웨이퍼를 제거하는 단계; 및

(i2) 건식 식각법으로 상기 비아 패턴을 개방시키는 단계를 포함하는

비아 패턴 구조물의 형성 방법.
제5 항에 있어서,

상기 (i) 단계는

상기 제1 접착막, 제2 접착막 및 구리 시드막을 제거하는 단계를 더 포함하는

비아 패턴 구조물의 형성 방법.
제1 항에 있어서,

상기 제1 전도성 라인 패턴 및 상기 제2 전도성 라인 패턴은 구리, 알루미늄, 텅스텐, 타이타늄, 탄탈륨, 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는

비아 패턴 구조물의 형성 방법.
(a) 제1 항의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴, 복수의 제2 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되는 제1 비아 패턴 구조물을 형성하고, 구리 비아 저항 및 구리 라인 저항을 포함하는 저항을 측정하는 단계;

(b) 제1 항의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되고 복수의 제2 전도성 라인 패턴이 구리 이외의 전도체로부터 형성되는 제2 비아 패턴 구조물을 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리 비아-전도체 라인 콘택 저항을 포함하는 저항을 측정하는 단계; 및

(c) 제1 항의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 복수의 제1 전도성 라인 패턴 및 복수의 비아 패턴이 구리로부터 형성되고 복수의 제2 전도성 라인 패턴 중 일부가 구리로부터 형성되고 나머지는 상기 구리 이외의 전도체로부터 형성되는 제3 비아 패턴 구조물을 적어도 둘 이상 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리 비아-전도체 라인 콘택 저항을 포함하는 저항을 측정하는 단계 - 상기 형성된 적어도 둘 이상의 제3 비아 패턴 구조물들은 상기 구리로부터 형성되는 제2 전도성 라인 패턴의 개수가 서로 다름 - 를 포함하는

비아 패턴 구조물의 저항 측정 방법.
제13 항에 있어서,

상기 기판은 실리콘 기판인

비아 패턴 구조물의 저항 측정 방법.
제13 항에 있어서,

서로 상응하는 상기 제1 비아 패턴 구조물, 제2 비아 패턴 구조물 및 제3 비아 패턴 구조물들은 실질적으로 동일한 피치, 너비 및 높이를 가지는 콘택 패턴을 구비하는

비아 패턴 구조물의 저항 측정 방법.
제15 항에 있어서,

상기 콘택 패턴은 바닥의 너비가 2um 이하이고, 높이가 10um 이상인

비아 패턴 구조물의 저항 측정 방법.
제13 항에 있어서,

서로 상응하는 상기 제1 비아 패턴 구조물, 제2 비아 패턴 구조물 및 제3 비아 패턴 구조물들은 서로 실질적으로 동일한 두께의 제1 전도성 라인 패턴, 비아 패턴 및 제2 전도성 라인 패턴을 구비하며, 실질적으로 동일한 전기적 회로를 구비하는

비아 패턴 구조물의 저항 측정 방법.
제13 항에 있어서,

상기 구리 이외의 전도체는 알루미늄, 텅스텐, 타이타늄, 탄탈륨, 텅스텐 질화물, 타이타늄 질화물, 탄탈륨 질화물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는

비아 패턴 구조물의 저항 측정 방법.
제13 항에 있어서,

상기 (a) 단계는 서로 전기적으로 연결되는 구리 비아 패턴 및 구리 라인 패턴을 따라 직렬 또는 병렬로 흐르는 전류를 측정하는 단계를 포함하고,

상기 (b) 단계 및 상기 (c) 단계는 서로 전기적으로 연결되는 구리 비아 패턴, 구리 라인 패턴, 전도체 라인 패턴 및 구리 비아-전도체 라인 콘택 패턴을 따라 직렬 또는 병렬로 흐르는 전류를 측정하는 단계를 포함하는

비아 패턴 구조물의 저항 측정 방법.
제13 항에 있어서,

(d) 상기 (a) 내지 (c) 단계에서 측정된 상기 저항들을 이용하여, 상기 구리 비아 저항, 상기 구리 라인 저항, 상기 전도체 라인 저항 및 상기 구리 비아-전도체 라인 콘택 저항을 개별적으로 결정하는 단계를 더 포함하는

비아 패턴 구조물의 저항 측정 방법.
제13 항에 있어서,

상기 구리 이외의 전도체는 알루미늄이며, 상기 제3 비아 패턴 구조물은 2개이며, 복수의 제2 전도성 라인 패턴 중 상기 구리로부터 형성되는 상기 제2 전도성 라인 패턴의 개수가 각각 1개 및 2개인

비아 패턴 구조물의 저항 측정 방법.
제1 항의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 구리로부터 형성되는 복수의 구리 라인 패턴 및 복수의 구리 비아 패턴을 구비하는 제1 비아 패턴 구조물을 형성하고, 구리 비아 저항 및 구리 라인 저항을 포함하는 저항을 측정하는 단계; 및

제1 항의 비아 패턴 구조물의 형성 방법을 사용하여, 기판 상에 구리로부터 형성되는 복수의 구리 비아 패턴, 구리로부터 형성되는 복수의 구리 라인 패턴 및 구리 이외의 전도체로부터 형성되는 복수의 전도성 라인 패턴을 구비하는 서로 다른 제2 비아 패턴 구조물들을 형성하고, 구리 비아 저항, 구리 라인 저항, 전도체 라인 저항 및 구리 비아-전도체 라인 콘택 저항을 포함하는 저항을 측정하는 단계를 포함하는

비아 패턴 구조물의 저항 측정 방법.