KR101026374B1 - 반도체 소자의 소자분리막 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 및 그 형성 방법에 관한 것으로서, 더욱 자세하게는 소자분리 특성을 개선하고, 소자분리막 관련 이온주입을 감소시켜 정션 캐패시턴스의 감소 및 정션 디플리션의 증가를 가져오는 반도체 소자의 소자분리막 및 그 형성 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 소자분리막은 실리콘 기판에 형성된 트렌치를 매립하여 형성되는 소자분리막에 있어서, 상기 트렌치 하측 중심부의 깊이와 가장자리부의 깊이가 서로 다르게 형성되는 것을 특징으로 한다.
소자분리막, 단층, 정션 캐패시턴스
Description
도 1 내지 도 7은 본 발명에 의한 반도체 소자의 소자분리막 및 그 형성 방법을 나타낸 공정단면도들.
- 도면의 주요 부분에 대한 설명 -
10, 10', 10'' : 실리콘 기판 11, 11', 11'' : 버퍼산화막
T : 제 1트렌치 12, 12' : 폴리실리콘
13, 13' : 질화막 A : 제 2트렌치의 깊이
B : 제 2트렌치의 깊이 C : 제 3트렌치의 깊이(A+B)
15 : 소자분리막
본 발명은 반도체 소자의 소자분리막 및 그 형성 방법에 관한 것으로서, 더 욱 자세하게는 소자분리 특성을 개선하고, 소자분리막 관련 이온주입을 감소시켜 정션 캐패시턴스의 감소 및 정션 디플리션의 증가를 가져오는 반도체 소자의 소자분리막 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터등 반도체 소자를 형성하는 공정에 있어서는, 기판 상에 소자분리막을 형성함으로써 전기적으로 통전이 가능한 액티브 영역(Active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리 영역(Isolation region)을 각각 형성하게 된다.
상기와 같은 종래의 소자분리막은 소자 분리 특성을 개선시키기 위하여 소자 분리막 깊이를 더욱 깊게 하여 형성하였는데, 이로 인해 후속 절연막 매립시 패임(VOID)현상을 유발하게 되었다.
또한, 소자분리 특성을 개선시키기 위하여 소자분리 이온주입을 강화하였는데, 이는 정션 개패시턴스(Junction Capacitance)의 증가로 인한 스피드 감소를 유발하고 정션 디플리션(Junction Depletion) 감소로 인한 래치-업(Latch-Up) 특성 악화 및 ESD(Electro Static Discharge)특성 악화의 문제점을 갖는다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소자분리 특성을 개선하고, 소자분리막 관련 이온주입을 감소시켜 정션 캐패시턴스의 감소 및 정션 디플리션의 증가를 가져오는 반도체 소자의 소자분리막 및 그 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 실리콘 기판에 형성된 트렌치형 소자분리막에 있어서, 상기 트렌치 하측 중심부의 깊이와 가장자리부의 깊이가 서로 다르게 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막을 제공한다.
상기와 같은 본 발명의 반도체 소자의 소자분리막은 그 하측 중심부와 가장자리부가 단층이 생기도록 형성함으로써 소자분리 특성을 개선시킬 수 있어 소자분리막 이온주입을 감소시킬 수 있는 이점이 있다.
이로 인해 정션 캐패시턴스가 감소되어 디램에 있어 동작 속도를 개선시킬 수 있고 동작의 안정화를 이룰 수 있게 되며, 래치 업이나 ESD 특성을 개선시킬 수 있는 효과가 있다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명은 실리콘 기판 상에 가상 버퍼 산화막을 형성한 후 상기 버퍼 산화막 소정 영역에 제 1트렌치를 형성하는 단계와, 상기 제 1트렌치를 포함한 버퍼 산화막 전면에 폴리실리콘을 증착한 후 식각하여 상기 제 1트렌치 측벽에 폴리실리콘 스페이서를 형성하는 단계와, 상기 결과물 전면에 질화막을 증착한 후 평탄화하여 상기 질화막과 폴리실리콘 스페이서 및 버퍼산화막이 나란히 드러나도록 하는 단계와, 상기 폴리실리콘 스페이서를 완전히 제거하고 폴리실리콘 스페이서 하부의 실리콘 기판에 제 2트렌치를 형성하는 단계와, 상기 버퍼산화막 및 제 2트렌치를 포함한 실리콘 기판을 식각하여 상기 실리콘 기판에 제 3트렌치를 형성하는 단계와, 상기 제 3트렌치가 매립되도록 실리콘 기판 전면에 절연막을 증착한 후 평탄화하는 단계를 포함하여 이루어지는 반도체 소자의 소자분리막 형성 방법을 제공한다.
본 발명의 반도체 소자의 소자분리막 형성 방법에 있어서, 상기 버퍼산화막은 2000~3000Å의 두께로 증착하여 형성하는 것을 특징으로 한다.
본 발명의 반도체 소자의 소자분리막 형성 방법에 있어서, 상기 제 1트렌치는 2500Å이하의 깊이로 형성하는 것을 특징으로 한다.
본 발명의 반도체 소자의 소자분리막 형성 방법에 있어서, 상기 폴리실리콘은 500~1000Å의 두께로 증착하여 형성하는 것을 특징으로 한다.
본 발명의 반도체 소자의 소자분리막 형성 방법에 있어서, 상기 폴리실리콘 스페이서는 500Å이하의 높이로 형성하는 것을 특징으로 한다.
본 발명의 반도체 소자의 소자분리막 형성 방법에 있어서, 상기 제 3트렌치는 상기 질화막을 마스크로 하여 실리콘 기판을 2000~2500Å만큼 식각하여 형성하는 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 내지 도 7은 본 발명의 반도체 소자의 소자분리막 및 그 형성 방법을 설명하기 위한 공정단면도들이다.
먼저 도 7을 통하여 본 발명에 따른 반도체 소자의 소자분리막 구조를 설명하면 다음과 같다.
도 7에서 보는 바와 같이, 실리콘 기판(10'')에 트렌치를 형성하여 그 트렌치가 매립되도록 절연막을 증착함으로써 형성되는 소자분리막(15)에 있어, 상기 소자분리막(15)은 하측 중심부의 깊이(B)가 하측 가장자리부의 깊이(C=A+B)보다 얕게 형성되는 것을 그 구성상 특징으로 한다.
즉, 상기와 같이 소자분리막의 하측 중심부와 가장자리부의 깊이를 달리 형성함으로써 소자분리특성을 개선시킬 수 있어 소자분리막 이온주입을 감소시킬 수 있다.
따라서, 정션 캐패시턴스를 감소시켜 디램의 동작 안정화 및 동작 속도 개선을 가져오고, 래치 업이나 ESD특성을 개선시킬 수 있게 된다.
그리고 본 발명의 반도체 소자의 소자분리막 형성 방법을 도 1 내지 도 7을 통하여 보다 상세히 설명하겠다.
먼저 도 1에서 보는 바와 같이, 실리콘 기판(10) 상에 버퍼산화막(11)을 증착한다.
이때, 상기 버퍼산화막(11)은 2000~3000Å의 두께로 증착한다.
그 다음 도 2에서 보는 바와 같이, 상기 버퍼산화막(11) 상에 소정의 모양으로 패터닝된 포토레지스트(PR)를 도포한 후 이를 마스크로 하여 식각함으로써 상기 버퍼산화막(11')의 소정 영역에 제 1트렌치(T)를 형성한다.
이 때, 상기 제 1트렌치(T)는 상기 버퍼산화막(11)을 2500Å이하의 깊이까지 식각하여 형성한다.
그리고 도 3에서 보는 바와 같이, 상기 제 1트렌치(T)가 형성된 버퍼산화막(11') 전면에 폴리실리콘(12)을 증착한다.
이 때, 상기 폴리실리콘(12)은 500~1000Å의 두께로 증착한다.
그 다음 도 4에서 보는 바와 같이, 상기 폴리실리콘(12)을 비등방성 건식식각하여 상기 제 1트렌치의 양 측벽에 폴리실리콘으로 이루어진 폴리실리콘 스페이서(12')를 형성하고, 상기 제 1트렌치가 매립되도록 상기 버퍼산화막(11') 상에 질화막(13)을 증착한다.
이 때, 상기 폴리실리콘 스페이서(12')의 높이는 500Å이하로 형성하고 상기 질화막(13)은 3000Å이상의 두께만큼 증착한다.
이어서 도 5에서 보는 바와 같이, 상기 질화막(13)과 버퍼산화막(11') 및 폴리실리콘 스페이서(12')를 CMP 평탄화하여, 상기 질화막(13')과 버퍼산화막(11') 및 폴리실리콘 스페이서(12')의 표면이 나란히 드러나도록 한다.
그 다음 도 6에서 보는 바와 같이, 상기 폴리실리콘 스페이서(12')를 식각하여 완전히 제거하고 상기 폴리실리콘 스페이서(12') 하부에 존재하는 실리콘 기판(10')도 일정 깊이(A)까지 제거하여 (A)깊이를 갖는 제 2트렌치를 형성한다.
이 때, 상기 일정 깊이(A)는 300~700Å으로 한다.
그리고 도7에서 보는 바와 같이, 상기 식각공정 후 남아있는 질화막(13')을 마스크로 하여 상기 실리콘 기판을 2000~2500Å의 깊이까지 식각함으로써 상기 실리콘 기판(10'')에 하측 중심부의 깊이(B=2000~2500Å)와 하측 가장자리부의 깊이(C=A+B)가 서로 다른 제 3트렌치를 형성한다.
그리고 상기 제 3트렌치가 매립되도록 절연막을 증착한 후 평탄화 공정을 실시함으로써 하측 중심부와 하측 가장자리부가 단층을 이루는 소자분리막을 형성한다.
이상 설명한 바와 같이, 본 발명에 따르면, 반도체 소자의 소자분리막 형성시 소자분리막 하측 중심부와 가장자리부가 단층이 생기도록 형성함으로써 소자분리 특성을 개선시킬 수 있어 소자분리막 이온주입을 감소시킬 수 있는 이점이 있다.
따라서, 정션 캐패시턴스가 감소되어 디램에 있어 동작 속도를 개선시킬 수 있고 동작의 안정화를 이룰 수 있게 되며, 래치 업이나 ESD 특성을 개선시킬 수 있는 효과가 있다.
또한, 정션 디플리션의 증가로 인해 전계가 감소되는 이점이 있다.
Claims (7)
- 삭제
- 실리콘 기판 상에 버퍼 산화막을 형성한 후 상기 버퍼 산화막 소정 영역에 제 1트렌치를 형성하는 단계와,상기 제 1트렌치를 포함한 버퍼 산화막 전면에 폴리실리콘을 증착한 후 식각하여 상기 제 1트렌치 측벽에 폴리실리콘 스페이서를 형성하는 단계와,상기 결과물 전면에 질화막을 증착한 후 평탄화하여 상기 질화막과 폴리실리콘 스페이서 및 버퍼산화막이 나란히 드러나도록 하는 단계와,상기 폴리실리콘 스페이서를 완전히 제거하고 폴리실리콘 스페이서 하부의 실리콘 기판에 제 2트렌치를 형성하는 단계와,상기 버퍼산화막 및 제 2트렌치를 포함한 실리콘 기판을 식각하여 상기 실리콘 기판에 제 3트렌치를 형성하는 단계와,상기 제 3트렌치가 매립되도록 실리콘 기판 전면에 절연막을 증착한 후 평탄화하는 단계를 포함하여 이루어지는 반도체 소자의 소자분리막 형성 방법.
- 제 2항에 있어서, 상기 버퍼산화막은 2000~3000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 삭제
- 제 2항에 있어서, 상기 폴리실리콘은 500~1000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 삭제
- 제 2항에 있어서, 상기 제 3트렌치는 상기 질화막을 마스크로 하여 실리콘 기판을 2000~2500Å만큼 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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