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KR100983946B1 - △∑-형 ａｄ변환기, ｄ급 증폭기 및 ｄｃ-ｄｃ 변환기 - Google Patents

△∑-형 ａｄ변환기, ｄ급 증폭기 및 ｄｃ-ｄｃ 변환기 Download PDF

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KR100983946B1
KR100983946B1 KR1020080017679A KR20080017679A KR100983946B1 KR 100983946 B1 KR100983946 B1 KR 100983946B1 KR 1020080017679 A KR1020080017679 A KR 1020080017679A KR 20080017679 A KR20080017679 A KR 20080017679A KR 100983946 B1 KR100983946 B1 KR 100983946B1
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야마하 가부시키가이샤
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Abstract

△∑-형 AD 변환기는 아날로그 입력 신호 및 궤환 신호를 수신하고 아날로그 입력 신호와 궤환 신호 간의 차에 속한 신호를 출력하는 감산기, 감산기로부터 출력된 신호를 적분하는 적분기, 적분기로부터 출력된 신호를 소정의 임계치와 비교함에 의해 이진화하는 비교기, 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터, 및 카운터로부터 출력된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 펄스 신호를 출력하고, 펄스 신호를 궤환 신호로서 감산기로 궤환시키는 PWM 회로를 포함한다. 카운터는 PWM 회로와 동기하여 각각의 PWM 프레임 주기에서 각각의 펄스폭을 측정하고, PWM 회로는 측정된 펄스폭의 값에 따라 그 다음 PWM 프레임에서 듀티 사이클을 설정하는 펄스 신호를 감산기로 궤환시킨다. 카운터로부터 출력된 카운트값은 변환된 디지털 출력값으로서 추출된다.
△∑-형 AD 변환기, DC-DC 변환기, D급 증폭기,

Description

△∑-형 ＡＤ변환기, Ｄ급 증폭기 및 ＤＣ-ＤＣ 변환기{△∑-TYPE AD CONVERTER, CLASS-D AMPLIFIER, AND DC-DC CONVERTER}
본 발명은 △∑-변조된 샘플링 주파수를 비교적 낮은 레벨로 억제시키면서 높은 동적 범위를 나타내도록 구성된 △∑-형 AD 변환기에 관한 것이다. 본 발명은 또한 △∑-형 AD 변환기를 이용하는 D급 증폭기 및 DC-DC 변환기를 제공한다.
도 2는 관련 기술의 △∑-형 AD 변환기를 도시한다. 감산기(10)는 아날로그 입력 신호 및 궤환 신호에 대해 감산 처리를 행한다. 적분기(14)는 감산기(10)로부터 출력된 신호를 적분한다. 양자화기(16)는 적분기(14)로부터 출력된 신호를 소정의 임계값과 비교함으로써, 이 신호를 이진화한다. 양자화기(16)로부터 출력된 신호는 △∑ 변조의 샘플링 간격 단위로 "1" 또는 "0"의 값을 취하는 1-비트 디지털 신호이며, 이 1-비트 디지털 신호는 아날로그-디지털 변환처리를 받아, 변환 결과가 출력된다. 1-비트 디지털 신호는 1-샘플 지연 회로(12)에 의해 1-샘플 지연처리를 받게 되어, 이처럼 지연된 신호가 궤환 신호로서 감산기(10)로 궤환된다. 예를 들어, 특허 문서 1 및 2에 기술된 것들과 같은 △∑-형 AD 변환기는 관련 기술의 △∑-형 AD 변환기로서 이용가능하다.
[특허 문서 1] JP-A-2000-174627
[특허 문서 2] JP-B-2856117
△∑-형 AD 변환기의 동적 범위는 샘플링 주파수에 따라 변하며, 필요로 되는 동적 범위는 지금까지는 샘플링 주파수를 증가시킴에 의해 확보되어 왔다. 그러나, 샘플링 주파수를 증가시킨 결과, 적분기에 사용되는 연산 증폭기로서 광범위에 걸쳐 고속 응답을 행할 수 있는 연산 증폭기를 필요로 하게 되어, 추가의 비용이 들게 된다.
본 발명은 상술한 문제를 해결하고 △∑ 변조의 샘플링 주파수를 비교적 낮은 레벨로 억제시키면서도 높은 동적 범위를 나타내는 △∑-형 AD 변환기를 제공하는 것을 목적으로 한다. 본 발명은 또한 △∑-형 AD 변환기의 구성을 이용하는 D급 증폭기 및 DC-DC 변환기를 제공한다.
본 발명의 △∑-형 AD 변환기는 아날로그 입력 신호 및 궤환 신호를 수신하고 아날로그 입력 신호와 궤환 신호 간의 차에 속한 신호를 출력하는 감산기, 감산기로부터 출력된 신호를 적분하는 적분기, 적분기로부터 출력된 신호를 소정의 임계치와 비교함에 의해 이진화하는 비교기, 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터, 및 카운터로부터 출력된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 펄스 신호를 출력하고, 펄스 신호를 궤환 신호로서 감산기 로 궤환시키는 PWM 회로를 포함한다. 카운터는 PWM 회로와 동기하여 각각의 PWM 프레임 주기에서 각각의 펄스폭을 측정하고, PWM 회로는 측정된 펄스폭의 값에 따라 그 다음 PWM 프레임에서 듀티 사이클을 설정하는 펄스 신호를 감산기로 궤환시킨다. 카운터로부터 출력된 카운트값은 변환된 디지털 출력값으로서 추출된다.
도 2에 도시된 관련 기술의 양자화기(16)로부터 출력된 신호는 상술한 바와 같이, △∑ 변조의 샘플링 주기에서 "1" 또는 "0"이 되는 신호(1-비트 디지털 신호)에 대응한다. 결과적으로, 1-샘플 지연 회로(12)를 통해 감산기(10)로 궤환되는 신호 또한 △∑ 변조의 샘플링 주기에서 "1" 또는 "0"이 된다. 그러므로, 관련 회로에 의해 AD-변환된 출력의 동적 범위는 샘플링 주파수에 의해 일의적으로 결정된다. 동적 범위를 증가시키기 위해서는, 샘플링 주파수를 증가시켜야 한다. 이와는 대조적으로, 본 발명의 △∑-형 AD 변환기에 따르면, 비교기로부터 출력된 신호는 적분기로부터의 출력 레벨에 따라 △∑ 변조의 샘플링 주기에서 여러 펄스폭을 취할 수 있다. 따라서, 비교기로부터 출력된 신호의 펄스폭에 응답하는 카운터의 출력 카운트값 또한 △∑ 변조의 샘플링 주기에서 여러 값을 취할 수 있다. 또한, 카운터의 출력 카운트값에 응답하는 PWM 회로의 출력 신호 역시 △∑ 변조의 샘플링 주기에서 여러 듀티 사이클을 취할 수 있다. 따라서, PWM 회로로부터 출력된 신호의 듀티 사이클로부터 결정되는 해상력이 AD-변환된 출력의 동적 범위에 기여하게 되어, 동적 범위를 향상시킬 수 있다. 그러므로, △∑ 변조의 샘플링 주파수를 비교적 낮은 레벨로 억제시키면서 높은 동적 범위를 얻을 수 있다.
본 발명의 D급 증폭기는 본 발명의 △∑-형 AD 변환기의 구성을 이용한다. D급 증폭기는 디지털 음성 입력 데이터 및 디지털 궤환 데이터를 수신하고 디지털 음성 입력 데이터와 디지털 궤환 데이터 간의 차에 속한 데이터를 출력하는 제1 감산기; 제1 감산기로부터 출력된 데이터에 응답하는 듀티 사이클을 갖는 펄스 신호를 출력하는 제1 PWM 회로; 제1 PWM 회로로부터 출력된 신호에 기초하여 전환되는 스위칭 회로(D급 출력단에서의 스위칭 회로); 스위칭 회로로부터 출력된 신호를 평활화시키고 평활화된 신호를 스피커(헤드폰(ear speaker), 확성기(loud speaker), 등)에 공급하는 저역 통과 필터, 및 저역 통과 필터로부터 출력된 신호에 대해 AD 변환을 행하고 변환된 디지털 신호를 디지털 궤환 데이터로서 제1 감산기로 궤환시키는 AD 변환기를 포함하며, 여기서 AD 변환기는 저역 통과 필터로부터 출력된 신호 및 궤환 신호를 수신하고 저역 통과 필터로부터 출력된 신호와 궤환 신호 간의 차에 속한 신호를 출력하는 제2 감산기, 제2 감산기로부터 출력된 신호를 적분하는 적분기, 적분기로부터 출력된 신호를 소정의 임계치와 비교함에 의해 이진화하는 비교기, 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터, 및 카운터로부터 출력된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 펄스 신호를 출력하고, 펄스 신호를 궤환 신호로서 제2 감산기로 궤환시키는 제2 PWM 회로를 포함하며, 카운터로부터 출력된 카운트값은 디지털 궤환 데이터로서 데시메이션 필터를 통하거나 데시메이션 필터를 바이패스함에 의해 제1 감산기로 궤환된다. D급 증폭기에 따르면, AD 변환기는 제2 PWM 회로의 해상력에 의해 높은 동적 범위를 나타내어, 이로써 D급 증폭기로부터의 출력에서의 왜곡을 효율 좋게 감소시킬 수 있다. 제1 PWM 회로의 PWM 프레임 및 제2 PWM 회로의 PWM 프레임은 서로 동기될 수 있다.
본 발명의 D급 증폭기는 디지털 음성 입력 데이터 및 디지털 궤환 데이터를 수신하고 디지털 음성 입력 데이터와 디지털 궤환 신호 간의 차에 속한 데이터를 출력하는 제1 감산기, 제1 감산기로부터 출력된 데이터에 응답하는 듀티 사이클을 갖는 펄스 신호를 출력하는 제1 PWM 회로, 제1 PWM 회로로부터 출력된 신호에 기초하여 전환되는 스위칭 회로, 스위칭 회로로부터 출력된 신호를 평활화시키고 평활화된 신호를 스피커에 공급하는 저역 통과 필터, 및 저역 통과 필터로부터 출력된 신호에 대해 AD 변환을 행하고 변환된 디지털 신호를 디지털 궤환 신호로서 제1 감산기로 궤환시키는 AD 변환기를 포함하며, 여기서 AD 변환기는 저역 통과 필터로부터 출력된 신호 및 궤환 신호를 수신하고 저역 통과 필터로부터 출력된 신호와 궤환 신호 간의 차에 속한 신호를 출력하는 제2 감산기, 제2 감산기로부터 출력된 신호를 소정의 임계치와 비교함에 의해 이진화하는 비교기, 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터, 카운터로부터 출력된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 펄스 신호를 출력하는 제2 PWM 회로, 및 제2 PWM 회로로부터 출력된 펄스 신호를 적분하여, 적분된 신호를 궤환 신호로서 제2 감산기로 궤환시키는 적분기를 포함하며, 카운터로부터 출력된 카운트값은 디지털 궤환 데이터로서 데시메이션 필터를 바이패스함에 의해 제1 감산기로 궤환되고, 제1 PWM 회로로부터 출력된 펄스 신호 및 제2 PWM 회로로부터 출력된 펄스 신호는 서로 동기되고, 저역 통과 필터의 적분 상수 및 적분기의 적분 상수는 서로 동일해지도록 설정된다. 이 경우, 회로가 저역 통과 필터로부터의 출력 및 적분기로부터의 출력 이 고정 상태의 동일 신호가 되는 결과로서 양호하게 동작하지 않으면, 제2 PWM 회로는 카운터의 카운트값을 -1의 인수로 곱함으로써 산출된 값에 응답하는 듀티 사이클을 갖는 소정 주기의 펄스 신호를 출력하고, 적분기는 제2 PWM 회로로부터 출력된 펄스 신호를 적분하여, 적분된 신호의 극성을 반전시킨 결과로부터 생성된 신호를 궤환 신호로서 제2 감산기로 궤환시킴으로써, 상기한 문제를 해결한다.
본 발명의 DC-DC 변환기는 본 발명의 △∑-형 AD 변환기의 구성을 이용한다. DC-DC 변환기는 디지털 목표값 데이터 및 디지털 궤환 데이터를 수신하고 디지털 목표값 데이터와 디지털 궤환 데이터 간의 차에 속한 데이터를 출력하는 제1 감산기, 제1 감산기로부터 출력된 데이터에 응답하는 듀티 사이클을 갖는 펄스 신호를 출력하는 제1 PWM 회로, 제1 PWM 회로로부터 출력된 신호에 기초하여 전환되는 스위칭 회로, 스위칭 회로로부터 출력된 신호를 평활화시키고 평활화된 신호를 부하에 공급하는 저역 통과 필터, 및 저역 통과 필터로부터 출력된 신호에 대해 AD 변환을 행하고 변환된 디지털 신호를 디지털 궤환 데이터로서 제1 감산기로 궤환시키는 AD 변환기를 포함하며, 여기서 AD 변환기는 저역 통과 필터로부터 출력된 신호 및 궤환 신호를 수신하고 저역 통과 필터로부터 출력된 신호와 궤환 신호 간의 차에 속한 신호를 출력하는 제2 감산기, 제2 감산기로부터 출력된 신호를 적분하는 적분기, 적분기로부터 출력된 신호를 소정의 임계치와 비교함에 의해 이진화하는 비교기, 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터, 및 카운터로부터 출력된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 펄스 신호를 출력하고, 펄스 신호를 궤환 신호로서 제2 감산기로 궤환시키는 제2 PWM 회로를 포 함하며, 카운터로부터 출력된 카운트값은 디지털 궤환 데이터로서 데시메이션 필터를 통하거나 데시메이션 필터를 바이패스함에 의해 제1 감산기로 궤환된다. DC-DC 변환기에 따르면, AD 변환기는 제2 PWM 회로의 해상력에 의해 높은 동적 범위를 나타내므로, DC-DC 변환된 출력을 고정밀도로 제어할 수 있다. 제1 PWM 회로의 PWM 프레임 및 제2 PWM 회로의 PWM 프레임은 서로 동기될 수 있다.
본 발명의 DC-DC 변환기는 디지털 목표값 및 디지털 궤환 데이터를 수신하고 디지털 목표값과 디지털 궤환 신호 간의 차에 속한 데이터를 출력하는 제1 감산기, 제1 감산기로부터 출력된 데이터에 응답하는 듀티 사이클을 갖는 펄스 신호를 출력하는 제1 PWM 회로, 제1 PWM 회로로부터 출력된 펄스 신호에 기초하여 전환되는 스위칭 회로, 스위칭 회로로부터 출력된 신호를 평활화시키고 평활화된 신호를 부하에 공급하는 저역 통과 필터, 및 저역 통과 필터로부터 출력된 신호에 대해 AD 변환을 행하고 변환된 디지털 신호를 디지털 궤환 데이터로서 제1 감산기로 궤환시키는 AD 변환기를 포함하며, 여기서 AD 변환기는 저역 통과 필터로부터 출력된 신호 및 궤환 신호를 수신하고 저역 통과 필터로부터 출력된 신호와 궤환 신호 간의 차에 속한 신호를 출력하는 제2 감산기, 제2 감산기로부터 출력된 신호를 소정의 임계치와 비교함에 의해 이진화하는 비교기, 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터, 카운터로부터 출력된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 펄스 신호를 출력하는 제2 PWM 회로, 제2 PWM 회로로부터 출력된 펄스 신호를 적분하여, 적분된 신호를 궤환 신호로서 제2 감산기로 궤환시키는 적분기를 포함하며, 여기서 카운터로부터 출력된 카운트값은 디지털 궤환 데이터로서 데시메이션 필터를 바이패스함에 의해 제1 감산기로 궤환되고, 제1 PWM 회로로부터 출력된 펄스 신호 및 제2 PWM 회로로부터 출력된 펄스 신호는 서로 동기되고, 저역 통과 필터의 적분 상수 및 적분기의 적분 상수는 서로 동일해지도록 설정된다. 이 경우, 회로가 저역 통과 필터로부터의 출력 및 적분기로부터의 출력이 고정 상태의 동일 신호가 되는 결과로서 양호하게 동작하지 않으면, 제2 PWM 회로는 D급 증폭기의 경우에서와 같이, 카운터의 카운트값을 -1의 카운트로 곱함으로써 산출된 값에 응답하는 듀티 사이클을 갖는 소정 주기의 펄스 신호를 출력하고, 적분기는 제2 PWM 회로로부터 출력된 펄스 신호를 적분하여, 적분된 신호의 극성을 반전시킨 결과로부터 생성된 신호를 궤환 신호로서 제2 감산기로 궤환시킴에 의해 상기한 문제를 해결한다.
본 발명의 또 다른 DC-DC 변환기는 본 발명의 △∑-형 AD 변환기의 루프에 제공되는 스텝-다운(step-down) 초퍼 회로 및 스텝-업(step-up) 초퍼 회로를 포함한다. DC-DC 변환기는 아날로그 목표값 신호 및 궤환 신호를 입력으로서 수신하고 입력들 간의 차에 속한 데이터를 출력하는 감산기, 감산기로부터 출력된 신호를 소정의 임계값에 의해 이진화하는 비교기, 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터, 카운터로부터 출력된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 펄스 신호를 출력하는 PWM 회로, 및 PWM 회로로부터 출력된 신호에 의해 전환되는 스위칭 소자, 인덕터, 캐패시터 및 다이오드의 결합에 의해 형성된 스텝-다운(step-down) 초퍼 회로 또는 스텝-업(step-up) 초퍼 회로를 포함하며, 스텝-다운 초퍼 회로 또는 스텝-업 초퍼 회로로부터 출력된 전압은 궤환 신호로서 감산기로 궤환되고, 스텝-다운 초퍼 회로 또는 스텝-업 초퍼 회로로부터 출력된 전압은 부하에 공급된다. DC-DC 변환기에 따르면, AD 변환기는 PWM 회로의 해상력에 의해 높은 동적 범위를 나타내므로, DC-DC 변환된 출력을 고정밀도로 제어할 수 있다.
본 발명을 통해, △∑ 변조의 샘플링 주기를 비교적 낮은 레벨로 억제시키면서도 높은 동적 범위를 나타내는 △∑-형 AD 변환기를 제공하며, △∑-형 AD 변환기의 구성을 이용하는 D급 증폭기 및 DC-DC 변환기를 제공하여, △∑-형 AD 변환기의 동적 범위를 확보하는데 드는 비용을 감소시키는 효과가 있다.
본 발명의 상기 목적 및 이점들은 첨부된 도면을 참조하면서 바람직한 실시예들을 상세히 기술함에 의해 명백해 질 것이다.
<<제1 실시예: △∑-형 AD 변환기를 구현하는 제1 실시예>>
도 1은 본 발명의 실시예에 따른 △∑-형 AD 변환기를 도시한다. 감산기(18)(차동 증폭기)는 아날로그 입력 신호 및 궤환 신호에 대해 감산처리를 행함으로써, 이들 신호 간의 차에 속하는 신호를 출력한다. 적분기(20)는 연산 증폭기를 사용하여 구성되며 감산기(18)로부터 출력된 신호에 대해 아날로그 적분처리를 행한다. 비교기(22)는 적분기(20)로부터 출력된 신호를 소정의 임계값과 비교하여 이진화한다. 카운터(24)는 소정 주파수의 클럭 신호를 카운트함으로써, 비교기(22)로부터 출력된 신호의 각각의 펄스폭을 측정한다. 카운터(24)로부터 출력된 데이터는 위상 보상 및 이득 조정 목적으로 루프 필터(26)를 통해 데시메이션 필터(28)에 의해 소정의 샘플링 레이트로 데시메이션된다. 데시메이션 필터(28)로부터 출력된 데이터는 AD-변환된 출력으로 된다. PWM 회로(30)는 루프 필터(26)로부터의 출력값에 응답하는 듀티 사이클을 갖는 소정의 PWM 주기(= △∑ 변조의 샘플링 주기)의 펄스 신호(PWM 신호)를 출력하고, PWM 신호는 감산기(18)에 궤환을 통해 궤환 신호로서 입력된다.
카운터(24)를 구동하는 데 사용되는 클럭 신호의 주기는 △∑ 변조의 샘플링 주기보다 충분히 짧다. 예를 들어, △∑변조의 샘플링 주파수가 200㎑로 설정되고 카운터(24)의 클럭 주파수가 200㎒로 설정되면, 비교기(22)로부터 출력된 신호의 펄스폭은 △∑변조의 샘플링 주기를 1000으로 나누어 결정된 해상력으로 측정될 수 있다. 결과적으로, PWM 신호의 해상력 또한 △∑변조의 샘플링 주기를 1000으로 나누어 결정된 해상력으로서도 소용된다.
도 3은 도 1에 도시된 △∑-형 AD 변환기의 동작 파형을 도시한다. 도 3의 (a)는 PWM 회로(30)로부터 출력된 파형을 (아날로그 입력 신호와 함께) 도시한다. 아날로그 입력 레벨은 PWM 신호의 레벨 "1"과 PWM 신호의 레벨 "0" 간의 범위 내에서 변한다. △∑변조의 샘플링 주기는 PWM 신호의 주기(PWM 프레임 주기)에 의해 정의된다. 도 3의 (b)는 감산기(18)로부터 출력된 파형을 도시하고, 도 3(a)에 도시된 PWM 신호와 아날로그 입력 간의 차에 속한 신호는 감산기(18)로부터 출력된 신호로서 작용한다. 도 3의 (c)는 적분기(20)로부터 출력된 파형을 (비교기(22)의 임계값과 함께) 도시하고, 적분 출력은 도 3의 (b)에 도시된 감산을 통해 생성된 출력에 따라 상승 또는 하강한다. 도 3의 (d)는 비교기(22)로부터의 출력 파형을 도시한 것으로, 이는 도 3의 (c)에 도시된 적분 출력값이 비교기(22)의 임계값(예컨대, 0V)보다 높은 구간에서는 "1"의 값을 취하고 적분 출력값이 임계값과 동일하거나 그 보다 작은 구간에서는 "0"의 값을 취하는 펄스 신호이다. 도 3의 (e)는 카운터(24)의 카운트값에서의 변화를 도시한다. 카운트값은 클럭 신호에 의해, 비교기(22)로부터 출력된 펄스가 "1"로 상승할 때마다 0부터 순차로 증분된다. 펄스가 "0"으로 떨어지면, 카운팅은 중지된다. 따라서, 각각의 PWM 프레임에서 달성된 최종 카운트값은 PWM 프레임 주기 동안 비교기(22)로부터 출력된 펄스의 측정된 펄스폭값으로서 소용된다. 이처럼, 카운터(24)는 PWM 회로(30)와 동기하여 각각의 PWM 프레임 주기(= △∑ 변조의 샘플링 주기) 동안 비교기(22)로부터 출력된 펄스의 펄스폭을 측정한다.
도 3의 (f)는 카운터(24)로부터의 출력을 도시하고, △∑ 변조의 각 샘플링 주기에서 달성된 카운터(24)의 최종값(도 3의 (e)에서 (1)로 표시됨)이 그 다음 샘플링 주기(도 3의 (f)에서 (2)로 표시됨)에서 출력된다. 도 3의 (g)는 루프 필터(26)로부터의 출력을 도시하는 것으로, 이는 카운터로부터의 출력(도 3의 (f)에서 (2)로 표시됨)이 저역 통과 필터를 통과하게 됨으로서 정해지는 값(도 3의 (g)에서 (3)으로 표시됨)이다. 샘플링 주기에서 PWM 회로(30)로부터 출력된 PWM 신호의 듀티 사이클(도 3의 (a)에서 (4)로 표시됨)이 루프 필터(26)로부터의 출력값(도 3의 (g)에서 (3)으로 표시됨)에 따라 설정된다. 구체적으로 설명하자면, 다음 PWM 프레임에서의 PWM 신호의 듀티 사이클은 소정의 PWM 프레임에서 측정된 비교기(22) 로부터 출력된 펄스폭에 따라 설정되고, PWM 신호는 동일한 PWM 프레임에서 감산기(18)로 궤환된다. 예를 들어, △∑-형 AD 변환기는 아날로그 입력이 0V인 경우, 도 3의 (a)에 도시된 PWM 신호 및 도 3의 (d)에 도시된 비교기로부터의 출력이 50%의 듀티 사이클에 이르게 되도록 설정된다.
도 3에 따르면, 도 3의 (a)에 도시된 아날로그 입력이 증가하면, 도 3의 (b)에 도시된 감산기의 출력은 포지티브 방향으로 시프트하고, 도 3의 (c)에 도시된 적분기의 출력은 포지티브 방향으로 시프트한다. 그러므로, 도 3의 (d)에 도시된 비교기로부터의 출력의 펄스폭이 확산되어, 도 3의 (e)에 도시된 최종 카운트값이 증가한다. 이와 같이 증가된 최종 카운트값이 다음 PWM 프레임 주기에서 도 3의 (a)에 도시된 PWM 신호에 반영되어, PWM 신호의 듀티 사이클이 증가한다. 따라서, 도 3의 (b)에 도시된 감산기로부터의 출력의 포지티브 시간 지속은 협소하게 되고, 도 3의 (c)에 도시된 적분기로부터의 출력은 네거티브 방향으로 약간 역방향으로 이동된다. 따라서, 카운터(24)와 PWM 회로(30) 간에 △∑ 변조의 1 샘플과 같은 지연이 발생하고, 부궤환이 실행되어 도 3의 (c)에 도시된 적분기로부터의 출력에서의 변화를 억제시킨다. 카운터(24)의 최종 카운트값은 아날로그 입력의 레벨에 응답하는 값에서 안정된다. 결과적으로, 카운터(24)로부터 아날로그 입력이 A/D 변환을 통해 변환되는 디지털 출력이 획득된다.
상술한 동작에 따르면, 감산기(18)로 궤환된 PWM 신호는 △∑ 변조의 샘플링 주기의 구간화(segmentation)로부터 생겨나는 해상력을 나타내므로, 이에 상응하게 동적 범위가 향상된다. 예를 들어, 카운터(24)가 △∑변조의 1 샘플링 주기에서 256 카운트를 행하고 PWM 신호가 △∑ 변조의 1 샘플링 주기를 256으로 나누어 결정된 해상력(8비트와 같은 해상력)을 나타내면, 동적 범위는 PWM 신호의 해상력에 의해 48dB(8비트×6dB)만큼 향상된다. 따라서, AD 변환기 전체에 걸쳐 100dB의 동적 범위가 요구되면, △∑ 변조로부터 나온 동적 범위에 52dB의 획득으로 충분하여, △∑-형 AD 변환기의 샘플링 주파수를 낮은 레벨로 억제시킬 수 있다. 또한, PWM 신호의 해상력에 의해 감소되는 디지털 출력에서의 지터의 이점 또한 얻어진다.
도 4는 도 1에 도시된 AD 변환기의 특정 예를 도시한다. AD 변환기는 3차원의 △∑ 변조 AD 변환기로서 구성된다. 감산기(32, 34, 36), 적분기(38, 40, 42) 및 계수 유닛(44, 46, 48)으로 구성된 회로(50)는 도 1에 도시된 감산기(18), 적분기(20) 및 루프 필터(26)의 결합에 대응한다. 도 1의 경우에서와 같이, 카운터(24)와 PWM 회로(30) 사이에서 1 샘플 지연이 실행된다. 루프 필터(26)의 특징은 계수 유닛(44, 46, 48)의 계수값에 의해 조정된다.
도 5는 도 1에 도시된 AD 변환기의 또 다른 특정 예를 도시한다. AD 변환기는 루프 필터(26)가 DSP 등으로 형성되는 3차원의 FIR 필터로 형성된다. FIP 필터에 의해 차수가 증가되면, 루프 필터 또한 IIR 필터로 형성될 수 있다.
<< 제2 실시예: D급 증폭기를 구현하기 위한 실시예>>
도 6은 본 발명의 실시예에 따른 D급 증폭기를 도시한다. 대시선으로 둘러싸인 회로(52)는 본 발명의 △∑-형 AD 변환기를 형성한다. AD 변환기(52)에서, 도 1에 도시된 것들과 공통인 소자들에는 동일한 참조부호가 주어진다. 감산 기(54)는 AD 변환기(52)로부터 출력된 디지털 궤환 데이터와 함께 디지털 음성 입력 데이터에 대해 감산처리를 행한다. 감산기(54)로부터 출력된 차 데이터가 루프 필터(56)를 통해 PWM 회로(58)에 입력되어 D급 증폭기의 루프 전체의 위상을 보상하고 루프의 이득을 조정한다. PWM 회로(58)는 입력 차 데이터에 응답하는 듀티 사이클을 갖는 소정 주기의 PWM 신호를 출력한다. 스위칭 회로(D급 출력단)(60)의 스위칭 소자는 PWM 신호에 의해 활성화 또는 비활성화된다. 스위칭 회로(60)에서 출력된 신호는 LC 저역 통과 필터(62)에 의해 평탄화되어, 이로써 아날로그 음성 신호에 이르게 된다. 음선 신호는 스피커(64)에 공급됨으로써, 음성이 출력된다. AD 변환기(52)는 LC 저역 통과 필터(62)로부터 출력된 신호에 대해 AD 변환처리를 행하고, AD 변환처리된 결과를 감산기(54)로 부궤환시킨다. 스위칭 회로(60) 등에서 발생하는 왜곡은 부궤환에 의해 줄어든다.
AD 변환기(52)는 도 1에 도시된 △∑-형 AD 변환기와 동일하게 구성된다. 구체적으로 설명하자면, 감산기(18)는 LC 저역 통과 필터(62)로부터 출력된 신호 및 PWM 회로(30)로부터 출력된 궤환 신호에 대해 감산처리를 행함으로써, 이들 신호 간의 차에 관한 신호가 출력된다. PWM 회로(30)의 PWM 프레임 주기는 PWM 회로(58)의 PWM 프레임 주기보다 짧게 되도록 설정된다. LC 저역 통과 필터(62)로부터 출력된 아날로그 음성 신호는 0V에 대해 플러스값과 마이너스값 사이를 오가므로, PWM 회로(30)로부터 출력된 PWM 신호 또한 0V에 대해 플러스값("1" 레벨에 대응)과 마이너스값("0" 레벨에 대응) 사이를 오가는 신호이다. LC 저역 통과 필터(62)로부터 출력된 아날로그 음성 신호는 PWM 신호의 레벨 "1"에서 레벨 "0"의 범위 내에서 변한다. LC 저역 통과 필터(62)로부터 출력된 신호 레벨의 변동 변위가 PWM 회로(30)로부터 출력된 PWM 신호의 레벨 범위를 초과하면, LC 저역 통과 필터(62)로부터 출력된 신호의 레벨은 AD 변환기(52)의 입력에 제공되는 감쇠기(도시 생략)에 의해 감소되어, 이처럼 감소된 신호가 감산기(18)에 입력된다.
적분기(20)는 감산기(18)로부터 출력된 신호를 적분한다. 비교기(22)는 적분기(20)로부터 출력된 신호를 소정의 임계값과 비교함에 의해 이진화한다. 카운터(24)는 소정 주파수의 클럭 신호를 카운트함으로써, 비교기(22)로부터 출력된 신호의 각각의 펄스폭을 측정한다. 카운터(24)로부터 출력된 데이터는 루프의 위상을 보상하고 루프의 이득을 조정하는 AD 변환기(52) 내의 루프 필터(26)를 통해 데시메이션 필터(28)에 의해 디지털 음성 입력 데이터의 샘플링 레이트로 데시메이션된다. 데시메이션 필터(28)로부터 출력된 데이터는 감산기(54)로 궤환된다. D급 증폭기의 PWM 회로(58)의 캐리어 성분 및 앨리어싱 노이즈가 LC 저역 통과 필터(62)에 의해 충분히 차단되지 않는 한, AD 변환기(52)는 도 1에 도시된 AD 변환기와 동일한 방식으로 동작한다. 동적 범위는 상술한 바와 같이 PWM 회로(30)의 해상력에 의해 향상되므로, AD 변환기(52)는 △∑ 변조의 샘플링 주파수가 비교적 낮더라도 높은 동적 범위를 얻어, D급 증폭기로부터의 출력에서의 왜곡을 효율적으로 감소시킬 수 있다. PWM 신호의 해상력에 의해 감소되는 디지털 출력에서의 지터의 이점 또한 얻어진다. 데시메이션 필터(28)는, 두 개의 PWM 회로(30 및 58)의 PWM 프레임 주기가 서로 동기만 되면 생략할 수 있다.
도 7은 도 6에 도시된 D급 증폭기의 변형을 도시한다. 이 변형은 PWM 회 로(30)의 PWM 프레임 주기 및 PWM 회로(58)의 PWM 프레임 주기가 서로 동기를 이루고 적분기(20)가 감산기(18)의 입력에 배치되는 도 6에 도시된 D급 증폭기에 대응한다. 도 6에 도시된 것들과 공통인 소자들은 동일 참조부호를 부여하였다. AD 변환기(52')의 PWM 회로(30)의 PWM 프레임 주기 및 D급 증폭기의 PWM 회로(58)의 PWM 프레임 주기는 서로 동기를 이룬다. 적분기(20)의 적분 상수 및 LC 저역 통과 필터(62)의 적분 상수는 서로 동일해지도록 설정된다. PWM 회로(30)의 PWM 프레임 주기 및 PWM 회로(58)의 PWM 프레임 주기가 서로 동기를 이루므로, 도 6에 도시된 데시메이션 필터(28)는 생략된다.
도 7에 도시된 회로 구성에서, LC 저역 통과 필터(62)로부터의 출력 및 적분기(20)로부터의 출력은 도 8에 도시된 바와 같이 전체적으로 일정 상태로 서로 동일하게 될 것이므로, 이에 의해 감산기(18)로부터의 출력이 0에 이르고 비교기(22)로부터 펄스 신호가 출력되지 않게 되어, 카운터(24)가 카운팅을 수행할 수 없게 되어 회로는 성공적으로 활성화되지 못할 가능성이 있다.
도 9는 상기한 문제에 비추어 보아 개선된 일례의 구성을 도시한 것이다. 도 7에 도시된 것들과 공통인 소자들에는 동일 참조부호를 부여하였다. AD 변환기(52")는 루프 필터(26)로부터의 출력이 계수 유닛(66)에 의해 -1의 계수로 곱해지고, 곱셈 결과가 PWM 회로(30)에 입력되고, 적분기(20)로부터의 출력의 정극성 또는 부극성이 극성 반전 회로(68)에 의해 반전되고, 따라서 반전된 출력이 감산기(18)에 궤환하는 방식으로 구성된다. 회로 구성에 따르면, LC 저역 통과 필터(62)로부터의 출력 및 적분기(20)로부터의 출력이 도 10에 도시된 바와 같이 일 정 상태의 다른 신호가 되고, 감산기(18)로부터 PWM 캐리어 성분이 출력됨으로써, 카운터(24)는 카운팅을 수행할 수 있게 된다.
<<제3 실시예: DC-DC 변환기를 구현하는 실시예>>
도 11은 본 발명의 실시예에 따른 DC-DC 변환기를 도시한다. DC-DC 변환기는 도 6에 도시된 D급 증폭기의 상술된 구성을 갖고, 여기서는 디지털 목표값 데이터(DC 출력 전압의 목표값)가 디지털 음성 입력 데이터 대신 입력되며 임의 부하(70)가 스피커(64) 대신 연결된다. 도 6에 도시된 것들과 공통인 소자들에 동일 참조부호를 부여하였다. 회로는 도 6에 도시된 회로와 동일한 방식으로 동작한다. 부하(70)에서의 변동 발생의 결과로 LC 저역 통과 필터(62)로부터 출력된 전압에서 파동이 일어나면, 그 파동은 AD 변환기(52)에 의해 구성된 부궤환 루프에 의해 감쇄된다. 특히, AD 변환기(52)의 동적 범위는 PWM 회로(30)의 해상력에 의해 향상되므로, △∑변조의 비교적 낮은 샘플링 주파수에서도 높은 동적 범위가 얻어져, 출력 전압을 고정밀도로 목표값으로 제어할 수 있다. PWM 회로(30)의 PWM 프레임 주기 및 PWM 회로(58)의 PWM 프레임 주기가 서로 동기를 이루는 한, 데시메이션 필터(28)를 생략할 수 있다.
마찬가지로, 도 7 또는 도 9에 도시된 D급 증폭기의 구성에서, 디지털 음성 입력 데이터 대신 디지털 목표값 데이터가 입력되고, 임의 부하가 스피커(64) 대신 연결됨으로써, DC-DC 변환기를 구성할 수 있다.
도 12는 DC-DC 변환기의 또 다른 실시예를 도시한 것이다. 이 실시예는 본 발명의 AD 변환기의 궤환 루프에 스텝-다운 초퍼 회로(72)를 배치함에 의해 얻어지 는 구성에 대응한다. 각 실시예에 관련하여 기술된 것들과 공통인 소자들에 동일 참조부호를 부여하였다. 출력 d.c. 전압의 목표값은 아날로그 신호에 의해 전달된다. 스텝-다운 초퍼 회로(72)에서 인덕터(76) 및 캐패시터(78)의 결합은 LC 저역 통과 필터로서 작용하는 적분기의 역할을 하므로, 실시예들과 관련하여 기술된 적분기(20)는 생략된다. 감산기(18)는 스텝-다운 초퍼 회로(72)로부터 출력된 전압에서 아날로그 목표값 신호를 감산함으로써, 이들 신호간의 차에 관한 신호가 출력된다. 비교기(22)는 감산기(18)로부터 출력된 신호를 소정의 임계값과의 비교를 통해 이진화된다. 카운터(24)는 소정 주파수의 클럭 신호를 카운트함으로써, 비교기(22)로부터 출력된 신호의 펄스폭 각각을 측정한다. 카운터(24)로부터 출력된 데이터는 위상 보상 및 이득 조정을 위해 루프 필터(26)를 통해 PWM 회로(30)에 입력된다. PWM 회로(30)는 루프 필터(26)로부터 출력된 값에 응답하는 듀티 사이클을 갖는 소정 주기의 PWM 신호를 출력하고, PWM 신호는 스텝-다운 초퍼 회로(72)에 입력된다. 스텝-다운 초퍼 회로(72)는 스위칭 소자(MOS 트랜지스터)(74), 인덕터(76), 캐패시터(78) 및 순환 전류 다이오드(80)로 구성되고, d.c. 전력원으로부터 소정의 d.c. 전압이 스텝-다운 초퍼 회로(72)에 인가된다. 스위칭 소자(74)는 PWM 신호에 의해 온(ON)과 오프(OFF) 사이를 전환한다. 결과적으로, 캐패시터(78)로부터는 d.c. 소스 전압이 소정의 값으로 스텝 다운되는 결과로서 얻어진 d.c. 전압이 얻어진다. 출력된 d.c. 전압이 부하(70)에 공급된다. 또한, 출력된 d.c. 전압이 감산기(18)로 궤환된다.
도 12에 도시된 DC-DC 변환기에 따르면, 부하(70)에서의 변동 발생의 결과로 서 스텝-다운 초퍼 회로(72)로부터의 출력에서 파동이 발생하면, 그 파동은 AD 변환기로 형성된 부궤환 루프에 의해 감쇄된다. 특히, AD 변환기의 동적 범위는 PWM 회로(30)의 해상력에 의해 향상된다. 이로써, △∑변조의 샘플링 주파수가 비교적 낮더라도 높은 동적 범위가 얻어져, 출력 전압을 고정밀도로 제어할 수 있다.
도 13은 DC-DC 변환기의 또 다른 실시예를 도시한 것이다. 이 실시예는 도 12에 도시된 스텝-다운 초퍼 회로(72) 대신에 스텝-업 초퍼 회로(82)를 제공한 구성에 대응한다. 도 12에 도시된 것들과 공통인 소자들에 동일 참조부호를 부여하였다. 스텝-업 초퍼 회로(82)는 스위칭 소자(MOS 트랜지스터)(84), 인덕터(86), 캐패시터(88) 및 순환 전류 다이오드(90)로 구성된다. d.c. 전력원으로부터 소정의 d.c. 전압이 스텝-업 초퍼 회로에 인가된다. 스위칭 소자(84)는 PWM 회로(30)로부터 출력된 PWM 신호에 의해 온(ON)과 오프(OFF) 사이를 전환한다. 결과적으로, 캐패시터(88)로부터는 d.c. 소스 전압이 소정의 값으로 스텝 업되는 결과로서 얻어진 d.c. 전압이 얻어진다. 출력된 d.c. 전압이 부하(70)에 공급된다. 또한, 출력된 d.c. 전압이 감산기(18)로 궤환된다.
도 13에 도시된 DC-DC 변환기에 따르면, 부하(70)에서의 변동 발생의 결과로서 스텝-업 초퍼 회로(82)로부터의 출력 전압에서 파동이 발생하면, 그 파동은 AD 변환기의 부궤환 루프에 의해 감쇄된다. 특히, AD 변환기의 동적 범위는 PWM 회로(30)의 해상력에 의해 향상된다. 이로써, △∑변조의 샘플링 주파수가 비교적 낮더라도 높은 동적 범위가 얻어져, 출력 전압을 고정밀도로 제어할 수 있다.
본 발명을 특정의 바람직한 실시예에 대해 기술 및 도시하였지만, 당업자라 면, 본 발명의 교시에 기초하여 여러 변형 및 수정 실시예가 가능하다는 것을 알 수 있을 것이다. 또한, 그러한 변형 및 수정 실시예들이 첨부된 특허청구범위에서 규정된 본 발명의 사상, 범주 및 의향 내에서 이루어질 수 있음은 명백하다.
본 출원은 2007년 3월 2일자로 출원된 일본 특허원 제2007-052299호에 기초하며, 이 내용은 인용에 의해 본원에 포함된다.
도 1은 본 발명의 실시예에 따른 △∑-형 AD 변환기를 도시하는 블록도.
도 2는 관련 기술의 △∑-형 AD 변환기를 도시하는 블록도.
도 3은 도 1에 도시된 △∑-형 AD 변환기의 동작 파형을 도시하는 챠트.
도 4는 도 1에 도시된 AD 변환기의 특정 예를 도시하는 블록도.
도 5는 도 1에 도시된 AD 변환기의 또 다른 특정 예를 도시하는 블록도.
도 6은 본 발명의 실시예에 따른 D급 증폭기를 도시하는 블록도.
도 7은 도 6에 도시된 D급 증폭기의 변형을 도시하는 블록도.
도 8은 도 7에 도시된 D급 증폭기의 동작 파형을 도시하는 챠트.
도 9는 도 7에 도시된 D급 증폭기의 개선된 예를 도시하는 블록도.
도 10은 도 9에 도시된 D급 증폭기의 동작 파형을 도시하는 챠트.
도 11은 본 발명의 실시예에 따른 DC-DC 변환기를 도시하는 블록도.
도 12는 본 발명의 다른 실시예에 따른 DC-DC 변환기를 도시하는 블록도.
도 13은 본 발명의 또 다른 실시예에 따른 DC-DC 변환기를 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
22: 비교기
24: 카운터
26: 루프 필터
28: 데시메이션 필터
30: PWM 회로

Claims (10)

  1. △∑-형 AD 변환기로서,
    아날로그 입력 신호 및 궤환 신호를 수신하고 상기 아날로그 입력 신호와 상기 궤환 신호 간의 차에 관한 신호를 출력하는 감산기,
    상기 감산기로부터 출력된 신호를 적분하는 적분기,
    상기 적분기로부터 출력된 신호를 소정의 임계치와 비교함에 의해 이진화하는 비교기,
    상기 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터,
    상기 카운터로부터 출력된 카운트값의 위상을 보상하고 카운트값의 이득을 조정하는 루프 필터, 및
    상기 루프 필터로부터 출력된 위상 보상되고 이득 조정된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 펄스 신호를 출력하고, 상기 펄스 신호를 상기 궤환 신호로서 상기 감산기로 궤환시키는 PWM 회로
    를 포함하며,
    상기 카운터는 업 카운터로서, 상기 PWM 회로에 동기하여 각 PWM 프레임 주기마다 상기 각각의 펄스폭을 측정하고, 각 PWM 프레임 주기마다 카운트값을 리셋하며, 상기 PWM 회로는 상기 측정된 펄스폭의 값에 따라 그 다음 PWM 프레임 주기에 설정되는 듀티 사이클을 갖는 상기 펄스 신호를 상기 감산기로 궤환시키고,
    상기 카운트값이 상기 아날로그 입력 신호로부터 변환된 디지털 출력값으로서 상기 카운터로부터 출력되는,
    △∑-형 AD 변환기.
  2. D급 증폭기로서,
    디지털 음성 입력 데이터 및 디지털 궤환 데이터를 수신하고 상기 디지털 음성 입력 데이터와 상기 디지털 궤환 데이터 간의 차에 관한 데이터를 출력하는 제1 감산기,
    상기 제1 감산기로부터 출력된 데이터에 응답하는 듀티 사이클을 갖는 제1 펄스 신호를 출력하는 제1 PWM 회로,
    상기 제1 PWM 회로로부터 출력된 상기 제1 펄스 신호에 기초하여 전환되는 스위칭 회로,
    상기 스위칭 회로로부터 출력된 신호를 평활화시키고 상기 평활화된 신호를 스피커에 공급하는 저역 통과 필터, 및
    상기 저역 통과 필터로부터 출력된 상기 평활화된 신호에 대해 AD 변환을 행하고 상기 변환된 디지털 신호를 상기 디지털 궤환 데이터로서 상기 제1 감산기로 궤환시키는 AD 변환기
    를 포함하며,
    상기 AD 변환기는
    상기 저역 통과 필터로부터 출력된 상기 평활화된 신호 및 궤환 신호를 수신하고 상기 저역 통과 필터로부터 출력된 상기 평활화된 신호와 상기 궤환 신호 간의 차에 관한 신호를 출력하는 제2 감산기,
    상기 제2 감산기로부터 출력된 신호를 적분하는 적분기,
    상기 적분기로부터 출력된 신호를 소정의 임계치와 비교함에 의해 이진화하는 비교기,
    상기 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터,
    상기 카운터로부터 출력된 카운트값의 위상을 보상하고 카운트값의 이득을 조정하는 루프 필터, 및
    상기 루프 필터로부터 출력된 위상 보상되고 이득 조정된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 제2 펄스 신호를 출력하고, 상기 제2 펄스 신호를 상기 궤환 신호로서 상기 제2 감산기로 궤환시키는 제2 PWM 회로
    를 포함하며,
    상기 카운터는 업 카운터로서, 상기 제2 PWM 회로에 동기하여 각 PWM 프레임 주기마다 상기 각 펄스폭을 측정하고, 각 PWM 프레임 주기마다 카운트값을 리셋하며, 상기 제2 PWM 회로는 상기 측정된 펄스폭의 값에 따라 그 다음 PWM 프레임 주기에 설정되는 듀티 사이클을 갖는 상기 제2 펄스 신호를 상기 제2 감산기로 궤환시키고,
    상기 카운터로부터 출력된 상기 카운트값은 상기 디지털 궤환 데이터로서 상기 제1 감산기로 데시메이션 필터를 통하거나 또는 데시메이션 필터를 바이패스함에 의해 궤환되는,
    D급 증폭기.
  3. 제2항에 있어서,
    상기 제1 PWM 회로의 PWM 프레임 주기 및 상기 제2 PWM 회로의 PWM 프레임 주기는 서로 동기되는 D급 증폭기.
  4. D급 증폭기로서,
    디지털 음성 입력 데이터 및 디지털 궤환 데이터를 수신하고 상기 디지털 음성 입력 데이터와 상기 디지털 궤환 데이터 간의 차에 관한 데이터를 출력하는 제1 감산기,
    상기 제1 감산기로부터 출력된 데이터에 응답하는 듀티 사이클을 갖는 제1 펄스 신호를 출력하는 제1 PWM 회로,
    상기 제1 PWM 회로로부터 출력된 상기 제1 펄스 신호에 기초하여 전환되는 스위칭 회로,
    상기 스위칭 회로로부터 출력된 신호를 평활화시키고 상기 평활화된 신호를 스피커에 공급하는 저역 통과 필터, 및
    상기 저역 통과 필터로부터 출력된 상기 평활화된 신호에 대해 AD 변환을 행하고 상기 변환된 디지털 신호를 상기 디지털 궤환 데이터로서 상기 제1 감산기로 궤환시키는 AD 변환기
    를 포함하며,
    상기 AD 변환기는
    상기 저역 통과 필터로부터 출력된 상기 평활화된 신호 및 궤환 신호를 수신하고 상기 저역 통과 필터로부터 출력된 상기 평활화된 신호와 상기 궤환 신호 간의 차에 관한 신호를 출력하는 제2 감산기,
    상기 제2 감산기로부터 출력된 신호를 소정의 임계치와 비교함에 의해 이진화하는 비교기,
    상기 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터,
    상기 카운터로부터 출력된 카운트값의 위상을 보상하고 상기 카운트값의 이득을 조정하는 루프 필터,
    상기 루프 필터로부터 출력된 위상 보상되고 이득 조정된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 제2 펄스 신호를 출력하는 제2 PWM 회로, 및
    상기 제2 PWM 회로로부터 출력된 상기 제2 펄스 신호를 적분하고, 적분된 신호를 상기 궤환 신호로서 상기 제2 감산기로 궤환시키는 적분기
    를 포함하며,
    상기 카운터는 업 카운터로서, 상기 제2 PWM 회로에 동기하여 각 PWM 프레임 주기마다 상기 각 펄스폭을 측정하고, 각 PWM 프레임 주기마다 카운트값을 리셋하며, 상기 제2 PWM 회로는 상기 측정된 펄스폭의 값에 따라 그 다음 PWM 프레임 주기에 설정되는 듀티 사이클을 갖는 상기 제2 펄스 신호를 상기 제2 감산기로 궤환시키고,
    상기 카운터로부터 출력된 상기 카운트값은 상기 디지털 궤환 데이터로서 상기 제1 감산기로 데시메이션 필터를 바이패스함에 의해 궤환되고,
    상기 제1 PWM 회로로부터 출력된 상기 제1 펄스 신호 및 상기 제2 PWM 회로로부터 출력된 상기 제2 펄스 신호는 서로 동기되고, 상기 저역 통과 필터의 적분 상수 및 상기 적분기의 적분 상수는 서로 동일해지도록 설정되는,
    D급 증폭기.
  5. 제4항에 있어서,
    상기 제2 PWM 회로는 상기 카운터의 카운트값을 -1의 계수로 곱함으로써 산출된 값에 응답하는 상기 듀티 사이클을 갖는 상기 소정 주기의 상기 제2 펄스 신호를 출력하고,
    상기 적분기는 상기 제2 PWM 회로로부터 출력된 상기 제2 펄스 신호를 적분하고, 상기 적분된 신호의 극성을 반전시킨 결과로부터 생성된 신호를 상기 궤환 신호로서 상기 제2 감산기로 궤환시키는, D급 증폭기.
  6. DC-DC 변환기로서,
    디지털 목표값 데이터 및 디지털 궤환 데이터를 수신하고 상기 디지털 목표값 데이터와 상기 디지털 궤환 데이터 간의 차에 관한 데이터를 출력하는 제1 감산기,
    상기 제1 감산기로부터 출력된 데이터에 응답하는 듀티 사이클을 갖는 제1 펄스 신호를 출력하는 제1 PWM 회로,
    상기 제1 PWM 회로로부터 출력된 제1 펄스 신호에 기초하여 전환되는 스위칭 회로,
    상기 스위칭 회로로부터 출력된 신호를 평활화시키고 상기 평활화된 신호를 부하에 공급하는 저역 통과 필터, 및
    상기 저역 통과 필터로부터 출력된 상기 평활화된 신호에 대해 AD 변환을 행하고 상기 변환된 디지털 신호를 상기 디지털 궤환 데이터로서 상기 제1 감산기로 궤환시키는 AD 변환기
    를 포함하며,
    상기 AD 변환기는
    상기 저역 통과 필터로부터 출력된 상기 평활화된 신호 및 궤환 신호를 수신하고 상기 저역 통과 필터로부터 출력된 상기 평활화된 신호와 상기 궤환 신호 간의 차에 관한 신호를 출력하는 제2 감산기,
    상기 제2 감산기로부터 출력된 신호를 적분하는 적분기,
    상기 적분기로부터 출력된 신호를 소정의 임계치와 비교함에 의해 이진화하는 비교기,
    상기 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터,
    상기 카운터로부터 출력된 카운트값의 위상을 보상하고 카운트값의 이득을 조정하는 루프 필터, 및
    상기 루프 필터로부터 출력된 위상 보상되고 이득 조정된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 제2 펄스 신호를 출력하고, 상기 제2 펄스 신호를 상기 궤환 신호로서 상기 제2 감산기로 궤환시키는 제2 PWM 회로
    를 포함하며,
    상기 카운터는 업 카운터로서, 상기 제2 PWM 회로에 동기하여 각 PWM 프레임 주기마다 상기 각 펄스폭을 측정하고, 각 PWM 프레임 주기마다 카운트값을 리셋하며, 상기 제2 PWM 회로는 상기 측정된 펄스폭의 값에 따라 그 다음 PWM 프레임 주기에 설정되는 듀티 사이클을 갖는 상기 제2 펄스 신호를 상기 제2 감산기로 궤환시키고,
    상기 카운터로부터 출력된 상기 카운트값은 상기 디지털 궤환 데이터로서 상기 제1 감산기로 데시메이션 필터를 통하거나 데시메이션 필터를 바이패스함에 의해 궤환되는,
    DC-DC 변환기.
  7. 제6항에 있어서,
    상기 제1 PWM 회로의 PWM 프레임 주기 및 상기 제2 PWM 회로의 PWM 프레임 주기는 서로 동기되는, DC-DC 변환기.
  8. DC-DC 변환기로서,
    디지털 목표값 데이터 및 디지털 궤환 데이터를 수신하고 상기 디지털 목표값 데이터와 상기 디지털 궤환 데이터 간의 차에 관한 데이터를 출력하는 제1 감산기,
    상기 제1 감산기로부터 출력된 데이터에 응답하는 듀티 사이클을 갖는 제1 펄스 신호를 출력하는 제1 PWM 회로,
    상기 제1 PWM 회로로부터 출력된 제1 펄스 신호에 기초하여 전환되는 스위칭 회로,
    상기 스위칭 회로로부터 출력된 신호를 평활화시키고 상기 평활화된 신호를 부하에 공급하는 저역 통과 필터, 및
    상기 저역 통과 필터로부터 출력된 상기 평활화된 신호에 대해 AD 변환을 행하고 상기 변환된 디지털 신호를 상기 디지털 궤환 데이터로서 상기 제1 감산기로 궤환시키는 AD 변환기
    를 포함하며,
    상기 AD 변환기는
    상기 저역 통과 필터로부터 출력된 상기 평활화된 신호 및 궤환 신호를 수신하고 상기 저역 통과 필터로부터 출력된 상기 평활화된 신호와 상기 궤환 신호 간의 차에 관한 신호를 출력하는 제2 감산기,
    상기 제2 감산기로부터 출력된 신호를 소정의 임계치와 비교함에 의해 이진화하는 비교기,
    상기 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터,
    상기 카운터로부터 출력된 카운트값의 위상을 보상하고 카운트값의 이득을 조정하는 루프 필터,
    상기 루프 필터로부터 출력된 위상 보상되고 이득 조정된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 제2 펄스 신호를 출력하는 제2 PWM 회로, 및
    상기 제2 PWM 회로로부터 출력된 상기 제2 펄스 신호를 적분하고, 적분된 신호를 상기 궤환 신호로서 상기 제2 감산기로 궤환시키는 적분기
    를 포함하며,
    상기 카운터는 업 카운터로서, 상기 제2 PWM 회로에 동기하여 각 PWM 프레임 주기마다 상기 각 펄스폭을 측정하고, 각 PWM 프레임 주기마다 카운트값을 리셋하며, 상기 제2 PWM 회로는 상기 측정된 펄스폭의 값에 따라 그 다음 PWM 프레임 주기에 설정되는 듀티 사이클을 갖는 상기 제2 펄스 신호를 상기 제2 감산기로 궤환시키고,
    상기 카운터로부터 출력된 상기 카운트값은 상기 디지털 궤환 데이터로서 상기 제1 감산기로 데시메이션 필터를 바이패스함에 의해 궤환되고,
    상기 제1 PWM 회로로부터 출력된 제1 펄스 신호 및 상기 제2 PWM 회로로부터 출력된 제2 펄스 신호는 서로 동기되고, 상기 저역 통과 필터의 적분 상수 및 상기 적분기의 적분 상수는 서로 동일해지도록 설정되는,
    DC-DC 변환기.
  9. 제8항에 있어서,
    상기 제2 PWM 회로는 상기 카운터의 카운트값을 -1의 계수로 곱함으로써 산출된 값에 응답하는 상기 듀티 사이클을 갖는 상기 소정 주기의 상기 제2 펄스 신호를 출력하고,
    상기 적분기는 상기 제2 PWM 회로로부터 출력된 상기 제2 펄스 신호를 적분하고, 상기 적분된 신호의 극성을 반전시킨 결과로부터 생성된 신호를 상기 궤환 신호로서 상기 제2 감산기로 궤환시키는, DC-DC 변환기.
  10. DC-DC 변환기로서,
    아날로그 목표값 신호 및 궤환 신호를 수신하고 상기 아날로그 목표값 신호와 상기 궤환 신호 간의 차에 관한 신호를 출력하는 감산기,
    상기 감산기로부터 출력된 상기 신호를 소정의 임계값과 비교함에 의해 이진화하는 비교기,
    상기 비교기로부터 출력된 신호의 각각의 펄스폭을 측정하는 카운터,
    상기 카운터로부터 출력된 카운트값의 위상을 보상하고 카운트값의 이득을 조정하는 루프 필터,
    상기 루프 필터로부터 출력된 위상 보상되고 이득 조정된 카운트값에 응답하는 듀티 사이클을 갖는 소정 주기의 펄스 신호를 출력하는 PWM 회로, 및
    상기 PWM 회로로부터 출력된 펄스 신호에 기초하여 전환되는 스위칭 소자, 인덕터, 캐패시터 및 다이오드의 조합에 의해 형성된 스텝-다운(step-down) 초퍼 회로 또는 스텝-업(step-up) 초퍼 회로
    를 포함하며,
    상기 카운터는 상기 PWM 회로에 동기하여 각 PWM 프레임 주기마다 상기 각 펄스폭을 측정하고, 상기 PWM 회로는 상기 측정된 펄스폭의 값에 따라 그 다음 PWM 프레임 주기에 설정되는 듀티 사이클을 갖는 상기 펄스 신호를 상기 스텝-다운 초퍼 회로 또는 스텝-업 초퍼 회로에 공급하고,
    상기 스텝-다운 초퍼 회로 또는 상기 스텝-업 초퍼 회로로부터 출력된 전압은 상기 감산기로 상기 궤환 신호로서 궤환되고, 상기 스텝-다운 초퍼 회로 또는 상기 스텝-업 초퍼 회로로부터 출력된 상기 전압은 부하에 공급되는,
    DC-DC 변환기.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7940033B2 (en) * 2003-04-22 2011-05-10 Aivaka, Inc. Control loop for switching power converters
US7265523B2 (en) * 2005-10-24 2007-09-04 Aivaka Control loop for switching power converters
EP2021879A4 (en) * 2006-04-26 2010-04-28 Aivaka REGULATED USE AND FREQUENCY CYCLE CLOCK
EP2020076A2 (en) * 2006-04-27 2009-02-04 Aivaka Startup for dc/dc converters
US8462937B2 (en) * 2008-04-01 2013-06-11 Silicon Laboratories Inc. Power supply with digital control loop
GB2459865B (en) * 2008-05-07 2011-03-16 Wolfson Microelectronics Plc Amplifier Circuit
US8995691B2 (en) 2008-07-14 2015-03-31 Audera Acoustics Inc. Audio amplifier
GB2463880A (en) 2008-09-25 2010-03-31 Ubidyne Inc An EER amplifier with linearising RF feedback
US8269475B2 (en) * 2009-02-17 2012-09-18 Texas Instruments Incorporated Class DH amplifier
KR101543676B1 (ko) 2009-03-04 2015-08-11 삼성전자주식회사 증분 델타-시그마 아날로그-디지털 변환기와 이를 포함하는장치들
JP2010213114A (ja) 2009-03-11 2010-09-24 Yamaha Corp Ｄ級増幅回路
JP5375277B2 (ja) * 2009-04-02 2013-12-25 ソニー株式会社 固体撮像装置、撮像装置、電子機器、ａｄ変換装置、ａｄ変換方法
JP5636694B2 (ja) * 2009-04-03 2014-12-10 ソニー株式会社 電子機器、ａｄ変換装置、ａｄ変換方法
US8860883B2 (en) * 2009-11-30 2014-10-14 Miranda Technologies Partnership Method and apparatus for providing signatures of audio/video signals and for making use thereof
DE102009057043A1 (de) * 2009-12-04 2011-06-09 Liebherr-Elektronik Gmbh Leistungselektronischer Wandler mit Meßanordnung
JP5249254B2 (ja) * 2010-01-21 2013-07-31 アズビル株式会社 変調器およびδς型ｄ／ａ変換器
EP2448123B1 (en) 2010-10-29 2013-06-19 ST-Ericsson SA Analog to digital conversion
JP5812774B2 (ja) * 2011-09-08 2015-11-17 ルネサスエレクトロニクス株式会社 半導体装置
US8890608B2 (en) * 2012-02-29 2014-11-18 Texas Instruments Incorporated Digital input class-D audio amplifier
US8633843B2 (en) * 2012-06-19 2014-01-21 Infineon Technologies Ag System and method for chopping oversampled data converters
CN103546843B (zh) * 2012-07-17 2016-12-21 晶豪科技股份有限公司 闭回路电源输出级
US9099924B2 (en) * 2012-12-11 2015-08-04 Analog Devices, Inc. Target voltage generator for a DC to DC converter, a combination of a target voltage generator and a DC to DC converter, and a method of operating a DC to DC converter
CN103528492B (zh) * 2013-11-05 2016-07-06 无锡市迈日机器制造有限公司 基于大量程亚微米级高精度lvdt位移传感器的信号转换系统
JP2017509305A (ja) * 2014-03-25 2017-03-30 アイディーティー・ヨーロッパ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング ダイナミック電圧スケーリングを有する電力変換装置
JP6346041B2 (ja) * 2014-09-12 2018-06-20 横河電機株式会社 帰還型パルス幅変調ａ／ｄ変換装置
US10339850B2 (en) * 2015-08-06 2019-07-02 Nvidia Corporation Low-latency display
KR101875464B1 (ko) * 2016-09-08 2018-07-06 포항공과대학교 산학협력단 전력 소모량 및 동적범위가 개선된 전류 판독 회로
US11327057B2 (en) 2016-10-28 2022-05-10 Siemens Aktiengesellschaft Gas Chromatograph (GC) detector to provide GC measurement in digital form
US10075180B2 (en) * 2017-01-20 2018-09-11 Mediatek Inc. Circuits and methods for inter-symbol interference compensation
US9887672B1 (en) * 2017-03-27 2018-02-06 National Cheng Kung University Distortion compensation method for class-D audio amplifier
CN108880542B (zh) * 2017-05-08 2021-01-08 京东方科技集团股份有限公司 模数转换电路、模数转换方法和像素驱动补偿电路
JP7223387B2 (ja) * 2018-05-24 2023-02-16 ザインエレクトロニクス株式会社 デューティ補償装置
US11686750B2 (en) * 2018-10-31 2023-06-27 Keysight Technologies, Inc. Measurement instrument having time, frequency and logic domain channels
FI20195731A1 (en) * 2019-09-04 2021-03-05 Genelec Oy Audio amplifier for use with a limited power source
GB2595312B (en) 2020-05-21 2023-07-26 Cirrus Logic Int Semiconductor Ltd Time encoding modulator circuitry
JP2022091378A (ja) * 2020-12-09 2022-06-21 東京エレクトロン株式会社 電源および検査装置
CN117792840B (zh) * 2024-02-07 2024-05-28 深圳牧野微电子技术有限公司 直流偏移测量电路及其方法，功率测量电路，射频收发器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11266579A (ja) 1997-10-16 1999-09-28 Hewlett Packard Co <Hp> デルタシグマパルス幅変調器による制御回路
WO2005082236A2 (en) * 2004-02-25 2005-09-09 Nellcor Puritan Bennett Incorporated Multi-bit adc with sigma-delta modulation
KR20050090229A (ko) * 2004-03-08 2005-09-13 학교법인 한양학원 디지털 모듈레이션 기법을 이용한 디지털 ｄｃ-ｄｃ 컨버터

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4990912A (en) * 1988-10-21 1991-02-05 Wavetek Rf Products, Inc. Digital peak/valley detector
GB9103777D0 (en) * 1991-02-22 1991-04-10 B & W Loudspeakers Analogue and digital convertors
US5416481A (en) * 1993-09-24 1995-05-16 Advanced Micro Devices, Inc. Analog-to-digital converter with multi-level dither current input
US5949360A (en) 1995-09-06 1999-09-07 Yamaha Corporation Analog/digital converter utilizing time-shared integrating circuitry
JP2856117B2 (ja) 1995-09-06 1999-02-10 ヤマハ株式会社 アナログ／デジタル変換器
US6426663B1 (en) * 1996-03-04 2002-07-30 Delphi Technologies, Inc. Analog/digital feedback circuitry for minimizing DC offset variations in an analog signal
GB9607229D0 (en) * 1996-04-04 1996-06-12 Switched Reluctance Drives Ltd Analogue to digital converter
JP2000174627A (ja) 1998-12-10 2000-06-23 Toshiba Corp シグマデルタ型ａ／ｄ変換装置
JP3350010B2 (ja) * 1999-11-26 2002-11-25 エヌイーシーマイクロシステム株式会社 ３相パルス幅変調波形発生装置
JP4560205B2 (ja) * 2000-12-18 2010-10-13 キヤノン株式会社 Ａ／ｄ変換器及びそれを用いた固体撮像装置
JP3718830B2 (ja) * 2001-02-26 2005-11-24 株式会社日立製作所 電力変換装置
JP2003249825A (ja) * 2002-02-22 2003-09-05 Mitsubishi Electric Corp デルタシグマ変調を用いるｄ級増幅器
WO2003100984A1 (en) * 2002-05-29 2003-12-04 Koninklijke Philips Electronics N.V. Sigma delta a/d converter with pseudo flash converter
JP2004165905A (ja) * 2002-11-12 2004-06-10 Hitachi Ulsi Systems Co Ltd 半導体集積回路
CA2730210C (en) * 2004-03-15 2015-05-05 Philips Solid-State Lighting Solutions, Inc. Power control methods and apparatus
JP2006060549A (ja) * 2004-08-20 2006-03-02 Yamaha Corp ディジタルアンプ
JP2006238293A (ja) * 2005-02-28 2006-09-07 Yamaha Corp Ｄ級増幅器
US7528818B2 (en) * 2005-04-27 2009-05-05 Intersil Americas Inc. Digitally synchronized integrator for noise rejection in system using PWM dimming signals to control brightness of light source
US7366021B2 (en) * 2005-05-04 2008-04-29 Micron Technology, Inc. Method and apparatus for sensing flash memory using delta sigma modulation
JP4690784B2 (ja) * 2005-06-08 2011-06-01 株式会社東芝 Ｄｃ−ｄｃコンバータ
JP2007052299A (ja) 2005-08-19 2007-03-01 Olympus Imaging Corp 投影型映像表示装置用照明装置
US7183957B1 (en) * 2005-12-30 2007-02-27 Cirrus Logic, Inc. Signal processing system with analog-to-digital converter using delta-sigma modulation having an internal stabilizer loop
US7686508B2 (en) * 2006-10-21 2010-03-30 Intersil Americas Inc. CMOS temperature-to-digital converter with digital correction

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11266579A (ja) 1997-10-16 1999-09-28 Hewlett Packard Co <Hp> デルタシグマパルス幅変調器による制御回路
WO2005082236A2 (en) * 2004-02-25 2005-09-09 Nellcor Puritan Bennett Incorporated Multi-bit adc with sigma-delta modulation
KR20050090229A (ko) * 2004-03-08 2005-09-13 학교법인 한양학원 디지털 모듈레이션 기법을 이용한 디지털 ｄｃ-ｄｃ 컨버터

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