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KR100973274B1 - 상변환 기억 소자 및 그의 제조방법 - Google Patents

상변환 기억 소자 및 그의 제조방법 Download PDF

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KR100973274B1
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Abstract

본 발명은 센싱 마진을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 히터와 스위칭 소자 사이에 형성된 히트싱크를 포함하는 것을 특징으로 한다.

Description

상변환 기억 소자 및 그의 제조방법{PHASE CHANGE RAM DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 히트싱크를 형성하여 센싱 마진을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되 고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
그러나, 전술한 종래 기술의 경우에는, 상기 상변화 기억 소자를 리셋 상태로 전이시키기 위한 상변화막의 냉각시 냉각 속도의 저하로 인해 상기 상변화막이 제대로 냉각되지 않으며, 이 때문에, 상기 상변화막이 비정질 상태와 결정질 상태가 혼합된 상태를 갖게 된다.
다시 말해, 비정질 상태를 가져야 하는 상변화막이 비정질 상태와 결정질 상태를 가짐으로써, 전술한 종래 기술의 경우에는, 상변화 기억 소자의 리셋 저항 감소가 유발된다. 그 결과, 셋 저항과 리셋 저항 간의 차이가 감소되어 센싱 마진이 저하된다.
본 발명은 히트싱크를 형성하여 센싱 마진을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 히터와 스위칭 소자 사이에 형성된 히트싱크를 포함하는 것을 특징으로 한다.
상기 히트싱크는 텅스텐막, 텅스텐실리사이드막 및 티타늄질화막 중 어느 하나로 이루어진다.
또한, 본 발명의 실시예에 따른 상변화 기억 소자는, 반도체 기판 상부에 형성된 스위칭 소자, 상기 스위칭 소자 상에 형성된 히트싱크, 상기 히트싱크 상에 형성된 히터 및 상기 히터 상에 형성된 상변화막을 포함한다.
상기 스위칭 소자는 수직형 PN 다이오드이다.
상기 스위칭 소자와 콘택하도록, 상기 반도체 기판의 표면 내에 형성된 불순물 영역을 더 포함한다.
상기 불순물 영역 하부의 반도체 기판 내에 차례로 배치된 펀치 스탑 이온주입층 및 필드 스탑 이온주입층을 더 포함한다.
상기 히트싱크는 텅스텐막, 텅스텐실리사이드막 및 티타늄질화막 중 어느 하나로 이루어진다.
상기 히터의 측벽 상에 형성된 하드마스크막을 더 포함한다.
상기 하드마스크막과 상변화막 사이에 개재된 절연막을 더 포함한다.
상기 절연막은 질화막으로 이루어진다.
상기 상변화막 상에 형성된 상부 전극 및 상기 상부 전극 및 상변화막을 감싸도록 형성된 보호막을 더 포함한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 상부에 스위칭 소자를 형성하는 단계, 상기 스위칭 소자 상에 히트싱크를 형성하는 단계, 상기 히트싱크 상에 히터를 형성하는 단계 및 상기 히터 상에 상변화막을 형성하는 단계를 포함한다.
상기 스위칭 소자는 수직형 PN 다이오드로 형성한다.
상기 스위칭 소자를 형성하는 단계 전, 상기 반도체 기판의 표면 내에 불순물 영역을 형성하는 단계를 더 포함한다.
상기 히트싱크는 텅스텐막, 텅스텐실리사이드막 및 티타늄질화막 중 어느 하나로 형성한다.
상기 상변화막을 형성하는 단계 후, 상기 상변화막 상에 상부 전극을 형성하는 단계 및 상기 상부 전극 및 상변화막을 감싸도록 보호막을 형성하는 단계를 더 포함한다.
또한, 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 페리 지역을 갖는 반도체 기판의 상기 셀 지역 상에 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 층간 절연막을 포함하는 반도체 기판 상에 상기 콘택홀을 매립하도록 제1 도전형 폴리실리콘막을 형성하는 단계, 상기 셀 지역의 콘택홀 내에 형성된 제1 도전형 폴리실리콘막의 상단부에 제2 도전형 불순물을 이온주입하여, 수직형 PN 다이오드를 형성하는 단계, 상기 수직형 PN 다이오드가 형성된 셀 지역을 포함하는 반도체 기판 상에 도전막을 형성하는 단계, 상기 도전막 및 상기 제1 도전형 폴리실리콘막을 식각하여 상기 셀 지역의 수직형 PN 다이오드 상에 히트싱크를 형성함과 아울러 상기 페리 지역의 반도체 기판 상에 게이트를 형성하는 단계, 상기 셀 지역의 히트싱크 상에 히터를 형성하는 단계 및 상기 히터 상에 상변화막을 형성하는 단계를 포함한다.
상기 층간 절연막을 형성하는 단계 전, 상기 셀 지역의 반도체 기판 표면 내에 불순물 영역을 형성하는 단계를 더 포함한다.
상기 제1 도전형 폴리실리콘막을 형성하는 단계는, 상기 층간 절연막을 포함하는 반도체 기판 상에 상기 콘택홀을 매립하도록 제1 도전형 폴리실리콘막을 증착하는 단계 및 상기 층간 절연막이 노출될 때까지 상기 제1 도전형 폴리실리콘막을 CMP하는 단계를 포함한다.
상기 도전막을 형성하는 단계 후, 그리고, 상기 히트싱크 및 게이트를 형성하는 단계 전, 상기 도전막 상에 하드마스크막을 형성하는 단계를 더 포함한다.
상기 히트싱크는 텅스텐막, 텅스텐실리사이드막 및 티타늄질화막 중 어느 하나로 형성한다.
상기 히트싱크 및 게이트를 형성하는 단계 후, 그리고, 상기 히터를 형성하는 단계 전, 상기 히트싱크 및 게이트가 형성된 반도체 기판 상에 상기 히트싱크 및 게이트를 덮도록 절연막을 형성하는 단계를 더 포함한다.
상기 절연막은 질화막을 포함한다.
상기 상변화막을 형성하는 단계 후, 상기 상변화막 상에 상부 전극을 형성하는 단계 및 상기 상부 전극 및 상변화막을 감싸도록 보호막을 형성하는 단계를 더 포함한다.
게다가, 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 페리 지역을 갖는 반도체 기판 상에 상기 셀 지역의 일부분을 노출시키는 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 셀 지역의 콘택홀 내에 제1 도전형 에피 실리콘층을 형성하는 단계, 상기 페리 지역에 형성된 층간 절연막 부분을 제거하는 단계, 상기 층간 절연막이 제거된 페리 지역에 폴리실리콘막을 형성하는 단계, 상기 셀 지역의 콘택홀 내에 제1 도전형 에피 실리콘층의 상단부에 제2 도전형 불순물을 이온주입하여, 수직형 PN 다이오드를 형성하는 단계, 상기 수직형 PN 다이오드가 형성된 셀 지역을 포함하는 반도체 기판 상부에 도전막을 형성하는 단계, 상기 도전막 및 폴리실리콘막을 식각하여 상기 셀 지역의 수직형 PN 다이오드 상에 히트싱크를 형성함과 아울러 상기 페리 지역의 반도체 기판 상에 게이트를 형성하는 단계, 상기 셀 지역의 히트싱크 상에 히터를 형성하는 단계 및 상기 히터 상에 상변화막을 형성하는 단계를 포함한다.
상기 층간 절연막을 형성하는 단계 전, 상기 셀 지역의 반도체 기판 표면 내에 불순물 영역을 형성하는 단계를 더 포함한다.
상기 불순물 영역을 형성하는 단계 전, 상기 불순물 영역 하부의 반도체 기판 내에 그 표면으로부터 차례로 배치되는 펀치 스탑 이온주입층 및 필드 스탑 이 온주입층을 형성하는 단계를 더 포함한다.
상기 제1 도전형 에피 실리콘층을 형성하는 단계는, 상기 노출된 셀 지역 부분으로부터 제1 도전형 에피 실리콘층을 성장시키는 단계 및 상기 성장된 제1 도전형 에피 실리콘층을 상기 층간 절연막이 노출될 때까지 CMP하는 단계를 포함한다.
상기 페리 지역에 폴리실리콘막을 형성하는 단계는, 상기 층간 절연막이 제거된 페리 지역을 포함하는 반도체 기판 상부에 폴리실리콘막을 증착하는 단계 및 상기 셀 지역의 층간 절연막이 노출될 때까지 상기 폴리실리콘막을 CMP하는 단계를 포함한다.
상기 페리 지역에 폴리실리콘막을 형성하는 단계는, 상기 층간 절연막이 제거된 페리 지역을 포함하는 반도체 기판 상부에 폴리실리콘막을 증착하는 단계, 상기 셀 지역에 형성된 폴리실리콘막 부분을 노출시키는 마스크 패턴을 형성하는 단계, 상기 노출된 셀 지역의 폴리실리콘막 부분이 제거되도록 식각하는 단계 및 상기 마스크 패턴을 제거하는 단계를 포함한다.
상기 도전막을 형성하는 단계 후, 그리고, 상기 히트싱크 및 게이트를 형성하는 단계 전, 상기 도전막 상에 하드마스크막을 형성하는 단계를 더 포함한다.
상기 히트싱크는 텅스텐막, 텅스텐실리사이드막 및 티타늄질화막 중 어느 하나로 형성한다.
상기 히트싱크 및 게이트를 형성하는 단계 후, 그리고, 상기 히터를 형성하는 단계 전, 상기 히트싱크 및 게이트가 형성된 반도체 기판 상에 상기 히트싱크 및 게이트를 덮도록 절연막을 형성하는 단계를 더 포함한다.
상기 절연막은 질화막을 포함한다.
상기 상변화막을 형성하는 단계 후, 상기 상변화막 상에 상부 전극을 형성하는 단계 및 상기 상부 전극 및 상변화막을 감싸도록 보호막을 형성하는 단계를 더 포함한다.
본 발명은 히터와 스위칭 소자 사이에 열전도도가 높은 물질로 히트싱크를 형성함으로써, 상변화 기억 소자를 리셋 상태로 전이시키기 위한 상변화막의 냉각시 상기 상변화막을 종래보다 빠른 속도로 냉각시킬 수 있으며, 이를 통해, 본 발명은 상기 상변화 기억 소자의 리셋 상태에서 상변화막의 비정질상을 유지할 수 있다.
따라서, 본 발명은 상기 히트싱크를 통해 높은 리셋 저항을 유지할 수 있으므로, 셋 저항과 리셋 저항 간의 차이가 증가시킬 수 있으며, 이에 따라, 상변화 기억 소자의 센싱 마진을 향상시킬 수 있다.
또한, 본 발명은 상기 히트싱크를 페리 지역의 게이트 도전막과 동일 레이어로 형성함으로써, 공정의 단순화를 이룰 수 있으며, 페리 지역에 형성되는 콘택의 높이를 낮출 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도 이다.
도 1에 도시된 바와 같이, 셀 지역(C) 및 페리 지역(P)을 갖는 반도체 기판(100) 내에 상기 각 지역의 활성 영역을 정의하는 소자분리막(FOX)이 형성되어 있다. 상기 셀 지역(C)의 반도체 기판(100) 표면 내에는 불순물 영역(102)이 형성되어 있다. 상기 불순물 영역(102)은, 예컨대, N형 불순물 영역이다. 그리고, 상기 불순물 영역(102) 하부의 반도체 기판(100) 내에 그 표면으로부터 차례로 배치되는 펀치 스탑 이온주입층(PSI) 및 필드 스탑 이온주입층(FSI)이 형성되어 있을 수도 있다.
상기 셀 지역(C)의 불순물 영역 상에 스위칭 소자로서 수직형 PN 다이오드(110)가 형성되어 있다. 상기 수직형 PN 다이오드(110)는, 바람직하게, N 영역(108a)과 P 영역(108b)의 적층 구조를 포함한다.
그리고, 상기 셀 지역(C)의 수직형 PN 다이오드(110) 상에는 히트싱크(120)가 형성되어 있다. 상기 히트싱크(120)는 히트싱크용 도전막(112b)과 히트싱크용 하드마스크막(114b)의 적층 구조를 포함하며, 상기 히트싱크용 도전막(112b)은 텅스텐막, 텅스텐실리사이드막 및 티타늄질화막 중 어느 하나로 이루어진다.
상기 히트싱크(120) 상에, 즉, 상기 히트싱크용 하드마스크막(114b) 내에 상기 히트싱크용 도전막(112b)과 콘택되는 히터(126)가 형성되어 있으며, 상기 히터(126) 상에 상변화막(128)과 상부 전극(130)이 차례로 형성되어 있다. 한편, 상기 히트싱크용 하드마스크막(114b)과 상기 상변화막(128) 사이에 개재된 제2 절연막(124)이 형성되는 것도 가능하며, 상기 제2 절연막(124)은, 예컨대, 질화막으로 이루어진다.
상기 상변화막(128), 상부 전극(130) 및 제2 절연막(124) 상에 상기 상부 전극(130) 및 상변화막(128)을 감싸도록 보호막(132)이 형성되어 있다. 상기 보호막(132)은 상기 히터(126)로부터 상변화막(128)에 전달된 열이 분산되는 것을 방지하는 역할을 한다.
또한, 상기 페리 지역(P)의 반도체 기판(100) 상에는 게이트(116)가 형성되어 있다. 상기 게이트(116)는 게이트 절연막(106), 폴리실리콘막(108), 게이트용 도전막(112a) 및 게이트 하드마스크막(114a)을 포함한다. 상기 게이트(116)의 양측벽에는 스페이서(118)가 형성되어 있다.
여기서, 도 1의 미설명된 도면부호 104는 층간 절연막을, 그리고, 122는 제1 절연막을 각각 의미한다.
이상에서와 같이, 본 발명의 실시예에 따른 상변화 기억 소자는 수직형 PN 다이오드(110)와 히터(126) 사이에 열전도도가 높은 물질로 이루어진 히트싱크(120)를 구비함으로써, 상변화 기억 소자의 리셋시 상변화막(128)의 냉각 속도가 증가되어 상변화막(128)의 비정질상을 유지할 수 있다.
그러므로, 본 발명은 높은 리셋 저항이 유지됨에 따라 셋 저항과 리셋 저항 간의 차이를 증가시킬 수 있으며, 이에 따라, 본 발명의 실시예에 따른 상변화 기억 소자의 센싱 마진이 향상된다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 셀 지역(C) 및 페리 지역(P)을 갖는 반도체 기판(200) 내에 상기 각 지역의 활성 영역을 정의하는 소자분리막(FOX)을 형성한다.
그런 다음, 상기 셀 지역(C)의 반도체 기판(200) 표면에 대해 이온주입 공정을 수행하여 불순물 영역(202)을 형성한다. 상기 이온주입 공정은 N형 불순물, 예컨대, P 또는 As 등을 사용하며, 바람직하게, 10∼100keV의 에너지 조건으로 수행한다. 그 결과, 상기 셀 지역(C)의 반도체 기판(200) 표면 내에 1×1020∼1×1022이온/cm3의 농도를 갖는 불순물 영역(202)이 형성된다.
이어서, 상기 불순물 영역(202)이 형성된 반도체 기판(200)의 셀 지역(C)에 층간 절연막(204)을 형성한다.
도 2b를 참조하면, 상기 층간 절연막(204)을 포함하는 반도체 기판(200) 상에 게이트 절연막(206)을 형성한다. 그리고 나서, 상기 셀 지역(C)의 게이트 절연막(206) 및 층간 절연막(204)을 식각하여, 상기 셀 지역(C)에 불순물 영역(202)을 노출시키는 다수의 콘택홀(H)을 형성한다.
도 2c를 참조하면, 상기 층간 절연막(204)을 포함하는 반도체 기판(200) 상에 상기 콘택홀(H)을 매립하도록 제1 도전형, 예컨대, N형 폴리실리콘막(208)을 증착한 후, 상기 층간 절연막이 노출될 때까지 상기 N형 폴리실리콘막(208) 및 게이트 절연막(206)을 CMP(Chemical Mechanical Polishing)한다. 여기서, 상기 N형 폴리실리콘막(208)은 1×1018∼1×1022/cm3의 농도를 갖도록 형성한다.
본 발명의 일 실시예에서는, 상기 N형 폴리실리콘막(208)을 셀 지역 (C)및 페리 지역(P)에 함께 형성하며, 상기 셀 지역(C)에서는 상기 N형 폴리실리콘막(208)을 후속으로 형성되는 수직형 PN 다이오드의 N 영역 물질로서 사용하고, 상기 페리 지역(P)에서는 상기 N형 폴리실리콘막(208)을 게이트용 도전막으로서 사용할 수 있으며, 이를 통해, 본 발명의 일 실시예에서는 공정의 단순화를 이룰 수 있다.
또한, 본 발명의 일 실시예에서는, 상기 N형 폴리실리콘막(208)을 CMP하여 셀 지역(C)과 페리 지역(P)의 단차를 제거함으로써, 후속으로 수행되는 포토 공정 및 식각 공정을 용이하게 수행할 수 있다.
도 2d를 참조하면, 상기 셀 지역(C)의 콘택홀(H) 내에 형성된 N형 폴리실리콘막(208)의 상단부에 대해 제2 도전형, 예컨대, P형 불순물 이온주입 공정을 수행한다. 상기 P형 불순물 이온주입 공정은, 예컨대, B 또는 BF2 등을 사용하며, 바람직하게, 10∼100keV의 에너지 조건으로 수행한다.
그 결과, 상기 N형 폴리실리콘막(208)의 상단부가 1×1020∼1×1022이온/cm3의 농도를 갖는 P형 폴리실리콘막으로 변환되며, 이에 따라, 상기 셀 지역(C)의 콘택홀(H) 내에 스위칭 소자로서, N 영역(208a)과 P 영역(208b)의 적층 구조를 포함하는 수직형 PN 다이오드(210)가 형성된다. (208→208a, 208b)
도 2e를 참조하면, 상기 셀 지역(C)의 수직형 PN 다이오드(210)와 층간 절연막(204) 및 페리 지역(P)의 N형 폴리실리콘막(208) 상에 도전막(212)과 하드마스크막(214)을 차례로 형성한다. 상기 도전막(212)은, 바람직하게, 텅스텐막, 텅스텐실 리사이드막 및 티타늄질화막 중 어느 하나로 형성한다.
도 2f를 참조하면, 상기 페리 지역(P)의 하드마스크막, 도전막, N형 폴리실리콘막(208) 및 게이트 절연막(206)을 식각하여, 페리 지역(P)의 반도체 기판(200) 상에 게이트(216)를 형성한다. 상기 게이트(216)는 게이트 절연막(206), N형 폴리실리콘막(208), 게이트용 도전막(212a) 및 게이트용 하드마스크막(214a)의 적층 구조를 포함한다. (212→212a, 214→214a) 이어서, 상기 게이트(216)의 양측벽에 스페이서(218)를 형성한다.
도 2g를 참조하면, 상기 셀 지역(C)의 하드마스크막 및 도전막을 식각하여, 셀 지역(C)의 수직형 PN 다이오드(210) 상에 히트싱크(220)를 형성한다. 상기 히트싱크(220)는 히트싱크용 도전막(212b)과 히트싱크용 하드마스크막(214b)의 적층 구조를 포함한다. (212→212b, 214→214b)
여기서, 상기 히트싱크(220)는 상기 수직형 PN 다이오드(210) 상에 열전도도가 높은 물질로 형성되므로, 상변화 기억 소자의 리셋시 후속으로 형성되는 상변화막에 전달된 열이 빠르게 냉각되도록 하여 상기 상변화막이 비정질상을 유지할 수 있도록 해준다.
한편, 상기 게이트(216) 및 히트싱크(220)의 형성은 그 순서가 바뀌어도 무방하며, 함께 형성하는 것도 가능하다.
도 2h를 참조하면, 상기 게이트(216) 및 히트싱크(220)가 형성된 반도체 기판(200)의 결과물 상에 상기 게이트(216) 및 히트싱크(220)를 덮도록 제1 절연막(222)을 형성한 다음, 상기 게이트(216) 및 히트싱크(220)가 노출될 때까지, 상 기 제1 절연막(222)을 CMP한다. 이어서, 상기 CMP된 제1 절연막(222) 상에 제2 절연막(224)을 형성하며, 이때, 상기 제2 절연막(224)은, 예컨대, 질화막으로 형성하며, 바람직하게, 500∼2000Å의 두께로 형성한다.
한편, 상기 제2 절연막(224)의 형성은 생략하는 것도 가능하다.
도 2i를 참조하면, 상기 제2 절연막(224)과 히트싱크용 하드마스크막(214b)을 식각하여 상기 히트싱크용 도전막(212b)을 노출시키는 홀을 형성한 후, 상기 홀 내에 상기 히트싱크용 도전막(212b)와 콘택하는 히터(226)를 형성한다. 상기 히터(226)는, 예컨대, 티타늄질화막, 티타늄텅스텐막, 티타늄알루미늄질화막 및 텅스텐질화막 등으로 형성한다.
도 2j를 참조하면, 상기 히터(226)를 포함하는 제2 절연막(224) 상에 상기 히터(226)와 콘택하는 상변화막(228)과 상부 전극(230)을 형성한다.
상기 상변화막(228)은 칼코겐 원소(Chalcogen Element)를 포함하는 물질, 예컨데, Ge, Sb 및 Te 중 선택된 적어도 하나 이상의 혼합물 또는 이들의 합금으로 형성하며, 상기 물질들 내에 산소, 질소 및 실리콘 중 적어도 하나 이상의 원소를 주입하는 것도 가능하다. 상기 상부 전극(230)은, 바람직하게, 상기 히터(226)와 동일한 물질로 형성하며, 다른 물질로 형성하는 것도 가능하다.
이때, 상기 상부 전극(230)과 상변화막(228)은 식각 손실을 최소화하기 위해 라인 타입으로 형성함이 바람직하다.
도 2k를 참조하면, 상기 상부 전극(230), 상변화막(228) 및 제2 절연막(224) 상에 상기 상부 전극(230) 및 상변화막(228)을 감싸도록 보호막(232)을 형성한다. 상기 보호막(232)은 상기 상변화막(228)에 전달된 열이 분산되는 것을 방지하는 역할을 한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
이상에서와 같이, 전술한 본 발명의 일 실시예에서는 수직형 PN 다이오드 상에 히트싱크를 형성함으로써, 상변화 기억 소자를 리셋 상태로 전이시키기 위한 상변화막의 냉각시 상기 상변화막의 냉각 속도를 종래보다 증가시킬 수 있다. 이를 통해, 본 발명의 일 실시예에서는 상기 리셋시 상변화막의 비정질상을 안정적으로 유지할 수 있다.
그러므로, 본 발명의 일 실시예에서는 높은 리셋 저항을 유지함으로써, 셀 저항과 리셋 저항 간의 차이를 증가시킬 수 있으며, 따라서, 본 발명은 상변화 기억 소자의 센싱 마진을 효과적으로 향상시킬 수 있다.
또한, 본 발명의 일 실시예에서는 상기 히트싱크용 도전막을 게이트용 도전막의 형성시 함께 형성함으로써, 공정의 단순화를 이룰 수 있으며, 이를 통해, 반도체 소자의 제조 수율을 개선할 수 있다.
한편, 본 발명의 일 실시예에서는 폴리실리콘막을 증착하여 수직형 PN 다이오드를 형성하였으나, 본 발명의 다른 실시예로서, 에피 실리콘층을 성장시켜 수직형 PN 다이오드를 형성하는 것도 무방하며, 반도체 기판 내에 펀치 스탑 이온주입층 및 필드 스탑 이온주입층을 형성하는 것도 가능하다.
도 3a 내지 도 3m은 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 셀 지역(C) 및 페리 지역(P)을 갖는 반도체 기판(300) 내에 상기 각 지역의 활성 영역을 정의하는 소자분리막(FOX)을 형성한다.
그런 다음, 상기 셀 지역(C)의 반도체 기판(300)에 대해 제2 도전형, 예컨대, P형 이온주입 공정을 수행하여 그 표면으로부터 차례로 배치되는 펀치 스탑 이온주입층(PSI) 및 필드 스탑 이온주입층(FSI)을 형성한다. 상기 P형 이온주입 공정은, 예컨대, B 또는 BF2를 사용하여 수행한다.
또한, 상기 셀 지역(C)의 반도체 기판(300) 표면에 대해 제1 도전형, 예컨대, N형 이온주입 공정을 수행하여 불순물 영역(302)을 형성한다. 상기 N형 이온주입 공정은, 예컨대, 상기 P형 이온주입 공정보다 낮은 에너지, 바람직하게, 10∼100keV의 에너지 조건으로 수행한다. 그 결과, 상기 셀 지역(C)의 반도체 기판(300) 표면 내에 상기 펀치 스탑 이온주입층(PSI)보다 상부에 위치하며, 1×1020∼1×1022이온/cm3의 농도를 갖는 불순물 영역(302)이 형성된다.
한편, 상기 P형 이온주입 공정 및 N형 이온주입 공정은 그 순서가 바뀌어도 무방하다.
도 3b를 참조하면, 상기 펀치 스탑 이온주입층(PSI)과 필드 스탑 이온주입층(FSI) 및 불순물 영역(302)이 형성된 반도체 기판(300) 상에 층간 절연막(304)을 형성한다. 그리고 나서, 상기 층간 절연막(304)을 식각하여, 상기 셀 지역(C)에 불순물 영역(302)을 노출시키는 다수의 콘택홀(H)을 형성한다.
도 3c를 참조하면, 상기 콘택홀(H)에 의해 노출된 셀 지역(C)의 불순물 영역 (302)부분으로부터 제1 도전형, 예컨대, N형 에피 실리콘층(306)을 성장시킨다, 상기 N형 에피 실리콘층(306)은, 예컨대, SEG(Selective Epitaxial Growth) 방식으로 성장시킨다. 또한, 상기 N형 에피 실리콘층(306)은 상기 불순물 영역(302)보다 낮은 농도, 바람직하게는, 1×1018∼1×1020이온/cm3의 농도를 갖도록 성장시킨다.
그리고 나서, 상기 층간 절연막(304)이 노출될 때까지 상기 N형 에피 실리콘층(306)을 CMP한다. 그 결과, 상기 셀 지역(C)의 콘택홀(H) 내에, 바람직하게, 500∼2000Å의 높이를 갖는 N형 에피 실리콘층(306)이 잔류된다.
도 3d를 참조하면, 상기 페리 지역(P)에 형성된 층간 절연막(304) 부분을 선택적으로 제거한다. 그 결과, 상기 페리 지역(P)에는 반도체 기판(300)의 표면이 노출된다.
도 3e를 참조하면, 상기 층간 절연막(304)이 제거되어 노출된 페리 지역(P)의 반도체 기판(300) 및 셀 지역(C)의 N형 에피 실리콘층(306) 및 층간 절연막(304) 상에 게이트 절연막(308)을 형성한다.
이어서, 상기 게이트 절연막(308) 상에 게이트 도전막으로서 폴리실리콘막(310)을 증착한 다음, 상기 셀 지역(C)의 층간 절연막(304)이 노출될 때까지 상기 폴리실리콘막(310) 및 게이트 절연막(308)을 CMP한다. 그 결과, 상기 셀 지역(C)의 폴리실리콘막(310) 및 게이트 절연막(308) 부분이 제거되고, 셀 지역(C)과 페리 지역(P) 간의 단차가 제거된다.
한편, 상기 셀 지역(C)의 폴리실리콘막(310) 및 게이트 절연막(308) 부분의 제거는 상기 CMP 방식 대신 다음과 같은 과정을 통해 제거할 수도 있다. 먼저, 상기 폴리실리콘막(310) 상에 셀 지역(C)을 노출시키는 마스크 패턴(도시안됨)을 형성하고, 상기 노출된 셀 지역(C)의 폴리실리콘막(310) 및 게이트 절연막(308) 부분이 제거되도록 식각한 다음, 상기 마스크 패턴을 제거한다.
도 3f를 참조하면, 상기 셀 지역(C)의 콘택홀(H) 내에 형성된 N형 에피 실리콘층(306)의 상단부에 대해 제2 도전형, 예컨대, P형 불순물 이온주입 공정을 수행한다. 상기 P형 불순물 이온주입 공정은, 예컨대, B 또는 BF2 등을 사용하며, 바람직하게, 10∼100keV의 에너지 조건으로 수행한다.
그 결과, 상기 N형 에피 실리콘층(306)의 상단부가 1×1020∼1×1022이온/cm3의 농도를 갖는 P형 에피 실리콘층으로 변환되며, 이에 따라, 상기 셀 지역(C)의 콘택홀(H) 내에 스위칭 소자로서, N 영역(306a)과 P 영역(306b)의 적층 구조를 포함하는 수직형 PN 다이오드(312)가 형성된다. (306→306a, 306b)
도 3g를 참조하면, 상기 셀 지역(C)의 수직형 PN 다이오드(312)와 층간 절연막(204) 및 페리 지역(P)의 폴리실리콘막(310) 상에 도전막(314)과 하드마스크막(316)을 차례로 형성한다. 상기 도전막(314)은, 바람직하게, 텅스텐막, 텅스텐실리사이드막 및 티타늄질화막 중 어느 하나로 형성한다.
도 3h를 참조하면, 상기 페리 지역(P)의 하드마스크막, 도전막, 폴리실리콘막(310) 및 게이트 절연막(308)을 식각하여, 페리 지역(P)의 반도체 기판(300) 상 에 게이트(318)를 형성한다. 상기 게이트(318)는 게이트 절연막(308), 폴리실리콘막(310), 게이트용 도전막(314a) 및 게이트용 하드마스크막(316a)의 적층 구조를 포함한다. (314→314a, 316→316a) 이어서, 상기 게이트(318)의 양측벽에 스페이서(320)를 형성한다.
도 3i를 참조하면, 상기 셀 지역(C)의 하드마스크막 및 도전막을 식각하여, 셀 지역(C)의 수직형 PN 다이오드(312) 상에 히트싱크(322)를 형성한다. 상기 히트싱크(322)는 히트싱크용 도전막(314b)과 히트싱크용 하드마스크막(316b)의 적층 구조를 포함한다. (314→314b, 316→316b)
여기서, 상기 히트싱크(322)는 상기 수직형 PN 다이오드(312) 상에 열전도도가 높은 물질로 형성되므로, 상변화 기억 소자의 리셋시 후속으로 형성되는 상변화막에 전달된 열이 빠르게 냉각되도록 하여 상기 상변화막이 비정질상을 유지할 수 있도록 해준다.
한편, 상기 게이트(318) 및 히트싱크(322)의 형성은 그 순서가 바뀌어도 무방하며, 함께 형성하는 것도 가능하다.
도 3j를 참조하면, 상기 게이트(318) 및 히트싱크(322)가 형성된 반도체 기판(300)의 결과물 상에 상기 게이트(318) 및 히트싱크(322)를 덮도록 제1 절연막(324)을 형성한 다음, 상기 게이트(318) 및 히트싱크(322)가 노출될 때까지, 상기 제1 절연막(324)을 CMP한다. 이어서, 상기 CMP된 제1 절연막(324) 상에 제2 절연막(326)을 형성하며, 이때, 상기 제2 절연막(326)은, 예컨대, 질화막으로 형성하며, 바람직하게, 500∼2000Å의 두께로 형성한다.
한편, 상기 제2 절연막(224)의 형성은 생략하는 것도 가능하다.
도 3k를 참조하면, 상기 제2 절연막(326)과 히트싱크용 하드마스크막(316b)을 식각하여 상기 히트싱크용 도전막(314b)을 노출시키는 홀을 형성한 후, 상기 홀 내에 상기 히트싱크용 도전막(314b)와 콘택하는 히터(328)를 형성한다. 상기 히터(328)는, 예컨대, 티타늄질화막, 티타늄텅스텐막, 티타늄알루미늄질화막 및 텅스텐질화막 등으로 형성한다.
도 3l을 참조하면, 상기 히터(328)를 포함하는 제2 절연막(326) 상에 상기 히터(328)와 콘택하는 상변화막(330)과 상부 전극(332)을 형성한다.
상기 상변화막(330)은 칼코겐 원소를 포함하는 물질, 예컨데, Ge, Sb 및 Te 중 선택된 적어도 하나 이상의 혼합물 또는 이들의 합금으로 형성하며, 상기 물질들 내에 산소, 질소 및 실리콘 중 적어도 하나 이상의 원소를 주입하는 것도 가능하다. 상기 상부 전극(332)은, 바람직하게, 상기 히터(328)와 동일한 물질로 형성하며, 다른 물질로 형성하는 것도 가능하다.
이때, 상기 상부 전극(332)과 상변화막(330)은 식각 손실을 최소화하기 위해 라인 타입으로 형성함이 바람직하다.
도 3m을 참조하면, 상기 상부 전극(332), 상변화막(330) 및 제2 절연막(326) 상에 상기 상부 전극(332) 및 상변화막(330)을 감싸도록 보호막(334)을 형성한다. 상기 보호막(334)은 상기 상변화막(330)에 전달된 열이 분산되는 것을 방지하는 역할을 한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3m은 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
C : 셀 지역 P : 페리 지역
100 : 반도체 기판 FOX : 소자분리막
PSI : 펀치 스탑 이온주입층 FSI : 필드 스탑 이온주입층
102 : 불순물 영역 104 : 층간 절연막
106 : 게이트 절연막 108a : N 영역
108b : P 영역 110 : 수직형 PN 다이오드
112a : 게이트용 도전막 114a : 게이트용 하드마스크막
116 : 게이트 118 : 스페이서
112b : 히트싱크용 도전막 114b : 히트싱크용 하드마스크막
120 : 히트싱크 122 : 제1 절연막
124 : 제2 절연막 126 : 히터
128 : 상변화막 130 : 상부전극
132 : 보호막

Claims (35)

  1. 삭제
  2. 삭제
  3. 반도체 기판 상부에 형성된 스위칭 소자;
    상기 스위칭 소자 상에 형성되며, 히트싱크용 도전막과 히트싱크용 하드마스크막의 적층 구조를 포함하는 히트싱크;
    상기 히트싱크용 하드마스크막 내에 상기 히트싱크용 도전막과 콘택하도록 형성된 히터; 및
    상기 히터 상에 형성된 상변화막;
    을 포함하는 상변화 기억 소자.
  4. 제 3 항에 있어서,
    상기 스위칭 소자는 수직형 PN 다이오드인 것을 특징으로 하는 상변화 기억 소자.
  5. 제 3 항에 있어서,
    상기 스위칭 소자와 콘택하도록, 상기 반도체 기판의 표면 내에 형성된 불순물 영역;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  6. 제 5 항에 있어서,
    상기 불순물 영역 하부의 반도체 기판 내에 차례로 배치된 펀치 스탑 이온주입층 및 필드 스탑 이온주입층;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  7. 제 3 항에 있어서,
    상기 히트싱크용 도전막은 텅스텐막, 텅스텐실리사이드막 및 티타늄질화막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  8. 삭제
  9. 제 3 항에 있어서,
    상기 히트싱크용 하드마스크막과 상변화막 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  10. 제 9 항에 있어서,
    상기 절연막은 질화막으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  11. 제 3 항에 있어서,
    상기 상변화막 상에 형성된 상부 전극; 및
    상기 상부 전극 및 상변화막을 감싸도록 형성된 보호막;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  12. 반도체 기판 상부에 스위칭 소자를 형성하는 단계;
    상기 스위칭 소자 상에 히트싱크용 도전막과 히트싱크용 하드마스크막의 적층 구조를 포함하는 히트싱크를 형성하는 단계;
    상기 히트싱크용 하드마스크막 내에 상기 히트싱크용 도전막과 콘택하는 히터를 형성하는 단계; 및
    상기 히터 상에 상변화막을 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 스위칭 소자는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 스위칭 소자를 형성하는 단계 전,
    상기 반도체 기판의 표면 내에 불순물 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 히트싱크용 도전막은 텅스텐막, 텅스텐실리사이드막 및 티타늄질화막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  16. 제 12 항에 있어서,
    상기 상변화막을 형성하는 단계 후,
    상기 상변화막 상에 상부 전극을 형성하는 단계; 및
    상기 상부 전극 및 상변화막을 감싸도록 보호막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  17. 셀 지역 및 페리 지역을 갖는 반도체 기판의 상기 셀 지역 상에 콘택홀을 구비한 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 포함하는 반도체 기판 상에 상기 콘택홀을 매립하도록 제1 도전형 폴리실리콘막을 형성하는 단계;
    상기 셀 지역의 콘택홀 내에 형성된 제1 도전형 폴리실리콘막의 상단부에 제2 도전형 불순물을 이온주입하여, 수직형 PN 다이오드를 형성하는 단계;
    상기 수직형 PN 다이오드가 형성된 셀 지역을 포함하는 반도체 기판 상에 도전막과 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막과 도전막 및 상기 제1 도전형 폴리실리콘막을 식각하여 상기 셀 지역의 수직형 PN 다이오드 상에 히트싱크용 도전막과 히트싱크용 하드마스크막의 적층 구조를 포함하는 히트싱크를 형성함과 아울러 상기 페리 지역의 반도체 기판 상에 상기 제1 도전형 폴리실리콘막과 게이트용 도전막 및 게이트용 하드마스크막의 적층 구조를 포함하는 게이트를 형성하는 단계;
    상기 셀 지역의 히트싱크용 하드마스크막 내에 상기 히트싱크용 도전막과 콘택하는 히터를 형성하는 단계; 및
    상기 히터 상에 상변화막을 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 층간 절연막을 형성하는 단계 전,
    상기 셀 지역의 반도체 기판 표면 내에 불순물 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 제1 도전형 폴리실리콘막을 형성하는 단계는,
    상기 층간 절연막을 포함하는 반도체 기판 상에 상기 콘택홀을 매립하도록 제1 도전형 폴리실리콘막을 증착하는 단계; 및
    상기 층간 절연막이 노출될 때까지 상기 제1 도전형 폴리실리콘막을 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  20. 삭제
  21. 제 17 항에 있어서,
    상기 히트싱크용 도전막은 텅스텐막, 텅스텐실리사이드막 및 티타늄질화막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  22. 제 17 항에 있어서,
    상기 히트싱크 및 게이트를 형성하는 단계 후, 그리고, 상기 히터를 형성하는 단계 전,
    상기 히트싱크 및 게이트가 형성된 반도체 기판 상에 상기 히트싱크 및 게이트를 덮도록 절연막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 절연막은 질화막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  24. 제 17 항에 있어서,
    상기 상변화막을 형성하는 단계 후,
    상기 상변화막 상에 상부 전극을 형성하는 단계; 및
    상기 상부 전극 및 상변화막을 감싸도록 보호막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  25. 셀 지역 및 페리 지역을 갖는 반도체 기판 상에 상기 셀 지역의 일부분을 노출시키는 콘택홀을 구비한 층간 절연막을 형성하는 단계;
    상기 셀 지역의 콘택홀 내에 제1 도전형 에피 실리콘층을 형성하는 단계;
    상기 페리 지역에 형성된 층간 절연막 부분을 제거하는 단계;
    상기 층간 절연막이 제거된 페리 지역에 폴리실리콘막을 형성하는 단계;
    상기 셀 지역의 콘택홀 내에 제1 도전형 에피 실리콘층의 상단부에 제2 도전형 불순물을 이온주입하여, 수직형 PN 다이오드를 형성하는 단계;
    상기 수직형 PN 다이오드가 형성된 셀 지역을 포함하는 반도체 기판 상부에 도전막과 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막과 도전막 및 폴리실리콘막을 식각하여 상기 셀 지역의 수직형 PN 다이오드 상에 히트싱크용 도전막과 히트싱크용 하드마스크막의 적층 구조를 포함하는 히트싱크를 형성함과 아울러 상기 페리 지역의 반도체 기판 상에 상기 폴리실리콘막과 게이트용 도전막 및 게이트용 하드마스크막의 적층 구조를 포함하는 게이트를 형성하는 단계;
    상기 셀 지역의 히트싱크용 하드마스크막 내에 상기 히트싱크용 도전막과 콘택하는 히터를 형성하는 단계; 및
    상기 히터 상에 상변화막을 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 층간 절연막을 형성하는 단계 전,
    상기 셀 지역의 반도체 기판 표면 내에 불순물 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 불순물 영역을 형성하는 단계 전,
    상기 불순물 영역 하부의 반도체 기판 내에 그 표면으로부터 차례로 배치되는 펀치 스탑 이온주입층 및 필드 스탑 이온주입층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  28. 제 25 항에 있어서,
    상기 제1 도전형 에피 실리콘층을 형성하는 단계는,
    상기 노출된 셀 지역 부분으로부터 제1 도전형 에피 실리콘층을 성장시키는 단계; 및
    상기 성장된 제1 도전형 에피 실리콘층을 상기 층간 절연막이 노출될 때까지 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  29. 제 25 항에 있어서,
    상기 페리 지역에 폴리실리콘막을 형성하는 단계는,
    상기 층간 절연막이 제거된 페리 지역을 포함하는 반도체 기판 상부에 폴리실리콘막을 증착하는 단계; 및
    상기 셀 지역의 층간 절연막이 노출될 때까지 상기 폴리실리콘막을 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  30. 제 25 항에 있어서,
    상기 페리 지역에 폴리실리콘막을 형성하는 단계는,
    상기 층간 절연막이 제거된 페리 지역을 포함하는 반도체 기판 상부에 폴리실리콘막을 증착하는 단계;
    상기 셀 지역에 형성된 폴리실리콘막 부분을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 노출된 셀 지역의 폴리실리콘막 부분이 제거되도록 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  31. 삭제
  32. 제 25 항에 있어서,
    상기 히트싱크용 도전막은 텅스텐막, 텅스텐실리사이드막 및 티타늄질화막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  33. 제 25 항에 있어서,
    상기 히트싱크 및 게이트를 형성하는 단계 후, 그리고, 상기 히터를 형성하는 단계 전,
    상기 히트싱크 및 게이트가 형성된 반도체 기판 상에 상기 히트싱크 및 게이트를 덮도록 절연막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  34. 제 33 항에 있어서,
    상기 절연막은 질화막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  35. 제 25 항에 있어서,
    상기 상변화막을 형성하는 단계 후,
    상기 상변화막 상에 상부 전극을 형성하는 단계; 및
    상기 상부 전극 및 상변화막을 감싸도록 보호막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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