Nothing Special   »   [go: up one dir, main page]

KR100954874B1 - 채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법 - Google Patents

채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR100954874B1
KR100954874B1 KR1020047015186A KR20047015186A KR100954874B1 KR 100954874 B1 KR100954874 B1 KR 100954874B1 KR 1020047015186 A KR1020047015186 A KR 1020047015186A KR 20047015186 A KR20047015186 A KR 20047015186A KR 100954874 B1 KR100954874 B1 KR 100954874B1
Authority
KR
South Korea
Prior art keywords
well structure
forming
layer
channel
channel layer
Prior art date
Application number
KR1020047015186A
Other languages
English (en)
Other versions
KR20040104957A (ko
Inventor
위크조레크카스텐
호스트만맨프레드
스테판롤프
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority claimed from PCT/US2002/041312 external-priority patent/WO2003083951A1/en
Publication of KR20040104957A publication Critical patent/KR20040104957A/ko
Application granted granted Critical
Publication of KR100954874B1 publication Critical patent/KR100954874B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

웰 구조에 요구되는 도펀트 프로필을 설정하기 위하여 이온 주입 단계들 및 열 처리 단계들이 수행된 후에 웰 구조 상에 애피택셜 성장된 채널 층이 제공된다. 상기 채널 층은 요구되는 바와 같이, 도핑되지 않거나 또는 약하게 도핑되어, 전계 효과 트랜지스터의 채널 영역에서 레트로그레이드 도펀트 프로필을 제공한다. 또한, 상기 웰 구조와 상기 채널 층 사이에 확산 배리어 층이 제공되어 상기 채널 층 형성 후에 수행되는 어떤 임의의 열처리 동안 확산증가를 감소한다. 상기 채널 영역에서 최종 도펀트 프로필은 상기 채널 층의 두께 및 상기 확산 배리어 층의 성분 및 상기 채널 층에 도펀트 원자들을 제공하기 위한 어떤 임의의 추가적인 주입 단계들에 의해 조절된다.

Description

채널 영역에서 레트로그레이드 도펀트 프로필을 구비한 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING A RETROGRADE DOPANT PROFILE IN A CHANNEL REGION AND METHOD FOR FABRICATING THE SAME}
본 발명은 일반적으로 집적 회로 제조 분야에 관한 것으로, 보다 구체적으로는 트랜지스터 요소의 채널 영역에서 향상된 레트로그레이드 도펀트 프로필(retrograde dopant profile)을 구비하는 전계 효과 트랜지스터와 같은 반도체 디바이스, 및 그러한 반도체 디바이스를 제조하는 방법에 관한 것이다.
MOS 트랜지스터와 같은 전계 효과 트랜지스터는 현대 집적 회로 분야에서 가장 자주 이용되는 회로 요소들 중 하나이다. 전형적으로, 매우 많은 수의 전계 효과 트랜지스터들이 적합한 기판 상에서 동시에 형성되고, 접속되어 회로의 요구되는 기능성을 제공한다. 일반적으로, 전계 효과 트랜지스터는 두 개의 고농도로 도핑된 반도체 영역들, 일반적으로 실리콘 영역들을 가지며, 이들은 또한 드레인 및 소스 영역들로 언급되며, 아울러 이들은 저농도의 역으로 도핑된 반도체 영역(형성되는 트랜지스터의 유형에 따라 소위 N-웰(well) 또는 P-웰)에 매립된다. 상기 드레인 영역과 소스 영역은 그 사이에 놓여지는 채널 영역에 의해 서로 이격되어 있으며, 게이트 전극에 적절한 전압 인가시 드레인 영역과 소스 영역 사이에 전도성 채널이 형성되는데, 여기서 상기 게이트 전극은 일반적으로 채널 영역 위에 형성되고 게이트 산화물 층으로 종종 제공되는 게이트 절연 층에 의해 채널 영역으로부터 분리되어 있다.
개별적인 반도체 요소들의 피쳐(feature) 크기가 점차 감소함으로써(예를 들어, 상기 소스와 드레인 영역들 사이의 거리(이것은 또한 채널 길이로도 언급됨)는 이러한 측면에서 임계 크기(critical dimension)를 나타냄), 디바이스 성능은 증가한다. 그러나 이러한 변화에 의해, 공정 기술자들은 피쳐 사이즈들을 감소함으로써 얻어지는 개선을 일부도 상쇄하지 않도록 감소된 피쳐 사이즈들에 양립 가능한 새로운 공정들 및 기술들을 개발해야하는 새로운 과제를 가지게 된다. 예를 들어, 채널 길이를 감소하는 것은 일반적으로 상기 게이트 절연 층의 두께가 감소되는 것을 필요로 하여, 전도성 채널의 형성이 인가된 게이트 전압에 의해 충분히 제어가능하게 남아있도록 한다. 정교한 MOS 트랜지스터들에 대하여 일반적인 것처럼, 두께가 몇 나노미터인 게이트 절연 층을 형성하는 것은 상기 게이트 절연 층 아래 놓인 반도체 영역에 임의의 어떤 격자 손상도 최소화하는 진보된 공정 기술을 요구하여, 전체 동작 시간에 걸쳐 디바이스의 높은 신뢰성을 보장하기 위한 산화물 층과 같은 고품질의 게이트 절연 층의 형성을 가능하게 한다. 또한, 단지 상대적으로 손상되지 않은 반도체 영역은 반도체 재료와 상대적으로 평평한 경계면을 가지는 게이트 절연 층을 형성하도록 하여, 전하 캐리어(charge carrier)들의 산란을 최소화한다.
현대 디바이스에서의 채널 길이의 감소는 전도성의 향상을 가져온다. 그러나, 임의의 경우에 채널 길이의 과도한 감소 없이 상기 채널 영역에서 캐리어 이동도(mobility)를 강화함으로써 전도성을 더욱 향상하는 것이 요구된다. 따라서, 현대 디바이스에서는 소위 레트로그레이드 채널 도핑 프로필이 고려된다. 잘 알려진 바와 같이, 반도체 격자에서 도펀트 원자들은 반도체 영역에 걸친 전기장의 영향 하에서 이동하는 전자 캐리어에 관하여 산란 중심이다. 그러므로, 현대 디바이스에서, 상기 레트로그레이드 채널 도펀트 프로필이 이용되는데, 즉 도펀트들의 농도가 상기 게이트 절연 층으로부터 상기 채널 영역의 보다 깊이 아래 쪽에 위치하는 영역들로 갈수록 증가하여, 본질적으로 상기 게이트 절연 층 근처에 전도성 채널을 형성하는 전하 캐리어들은 상대적으로 낮은 산란 중심 농도를 겪게 되고, 따라서 상기 채널에서의 전체 전도성이 강화된다. 그러나, 하기에서 도 1a 내지 도 1c 및 도 2a와 도 2b를 참조하여 설명하는 바와 같이, 레트로그레이드 채널 도펀트 프로필은 얻기가 매우 힘들다.
도 1a에서, 초기 제조 단계에서 반도체 요소(100)의 개략적인 단면도가 도시된다. 본 예에서, 상기 반도체 요소(100)는 상보성 MOS 트랜지스터 쌍으로서 예시되는데, 실리콘 영역과 같은 반도체 영역(101), 예를 들어 실리콘 이산화물을 포함하는 얕은 트랜치 분리(102)가 형성되어 N-웰 구조(120) 및 P-웰 구조(110)를 분리한다. N-웰 구조(120)에서는 주입된, 즉 도핑된 부분들(121, 122, 123 및 124)이 도시되고, 대응적으로, P-웰 구조(110)에서는 주입된 부분들(111, 112, 113 및 114)이 도시된다. N-웰 구조(120) 및 P-웰 구조(110)에서 가장 낮게 위치된 주입 부분들(111, 121)은 매립 주입(buried implant)들이라고 또한 언급된다. 주입된 부분들(112, 122)은 보통 충전 주입이라고 알려져 있고, 주입된 부분들(113, 123)은 보통 펀치-스루 주입들로서 언급된다. 주입된 부분들(114 ,124)은 또한 VT 주입들로 불리는데, 여기서 VT는 형성되는 트랜지스터 요소의 임계 전압을 나타낸다.
도 1a에 도시된 반도체 디바이스(100)를 형성하는 전형적인 공정 흐름은 다음의 단계들을 포함한다. 먼저, 얕은 트랜치 분리(102)가 기술 분야에 잘 알려진 포토리소그라피, 식각 및 증착 기술들에 의해 형성된다. 그 후에, P-웰 구조(110) 및 N-웰 구조(120)가 후속적으로 수행되는 이온 주입 공정들에 의해 정의되고, 여기서 주입 공정을 보다 정확하게 제어하기 위하여 산화물 층(도시되지 않음)과 같은 희생 층(sacrificial layer)이 실제 주입 공정 전에 상기 반도체 영역(101) 위에 증착된다. 상기 N-웰 구조(120)를 정의하는데 전형적으로 인함유 또는 비소 이온들이 이용되고, 상기 P-웰 구조(110)를 정의하는데 전형적으로 붕소 이온들이 사용된다. 주입 동안, 개별적인 주입 부분들(121 내지 124 및 111 내지 114)에서 대응하는 이온 종류들이 최고 농도를 가지도록 개별적인 주입 공정의 도즈 및 에너지가 제어된다. 주입 공정의 특성 때문에, 상기 P-웰 구조(110) 및 N-웰 구조(120)를 정의하는 주입 부분들의 경계들은 도 1a에 도시된 바와 같이 급격한 경계를 가지지 않고 반면에 점차적인 변화를 가진다.
도 2a는 개별적인 웰 구조들에서 깊이에 따른 상기 N-웰 구조(120) 및 P-웰 구조(110)의 도펀트 농도를 도시한다. 특히, 도 2a로부터, 개별적인 주입 부분들에서 같은 참조 번호로 표시된 VT 주입들(114 ,124)은 상기 반도체 디바이스(100)의 표면 근처에서 현저히 감소하는 도펀트 농도를 보인다는 점이 명백하다. 즉, 주입 공정 바로 후에 도펀트 농도는 반도체 디바이스(100)의 표면 근처의 N-웰 구조(120) 및 P-웰 구조(110)에서 요구되는 레트로그레이드 도펀트 프로필을 보이고, 디바이스 완성 후에는 여기에 상기 디바이스 동작 동안 채널이 형성된다.
이온 주입에 의하여 상기 P-웰 구조(110) 및 N-웰 구조(120)를 정의한 후에, 주입된 이온들을 활성화하기 위하여, 즉 격자 위치들에서 이온들의 대부분이 위치되도록, 그리고 이온 충격으로 인한 임의의 어떤 격자 손상도 회복하기 위하여, 반도체 디바이스(100)를 열처리한다. 그러나, 이러한 열 처리동안, 불가피한 확산이 발생하고 개별적인 주입 부분들 사이의 경계가 보다 심하게 손상되어, 상기 P-웰 구조(110) 및 N-웰 구조(120) 내의 수직적 도펀트 프로필은 더 불명확하게 된다.
도 2b는 개별적인 웰 구조의 깊이에 따른 전형적인 도펀트 프로필에 대응하는 그래프이다. 열처리 동안 도펀트 원자들의 확산증가(up-diffusion) 때문에, 반도체 디바이스(100)의 표면 근처에서 참조 번호(200)로 표시된 초기의 레트로그레이드 프로필은 실질적으로 균일하게 분포된다.
도 1b는 진행된 제조 단계에서, 반도체 디바이스(100)를 도식적으로 보여준다. 도 1b에서, 상기 반도체 디바이스(100)는 P-웰 구조(110) 내에 강하게 N-도핑된 소스 및 드레인 영역들(131)을 포함하는데, 약하게 도핑된 확장부들(132)을 포함한다. 유사하게, N-웰 구조(120)에서, 강하게 P-도핑된 소스 및 드레인 영역들(141)이 제공되는데, 약하게 도핑된 확장부들(142)을 포함한다. 게이트 전열 층(135), 예를 들어 게이트 산화물 층이 상기 반도체 디바이스(100)의 전체 표면에 제공되어, 게이트 전극(134)을 대응하는 채널 영역(136)으로부터, 그리고 게이트 전극(144)을 대응하는 채널 영역(146)으로부터 분리한다. 스페이서 요소들(133)이 게이트 전극(134)의 측벽들에 제공되고, 개별적인 스페이서 요소들(143)은 상기 게이트 전극(144)의 측벽에 위치된다. 따라서, 반도체 디바이스(100)는 N-채널 트랜지스터(130) 및 P-채널 트랜지스터(140)를 포함한다.
전형적으로, 상기 N-채널 트랜지스터(130) 및 P-채널 트랜지스터(140)는 하기의 공정들에 의해 형성된다. 열처리 후에, 게이트 절연 층(135)이 형성되고, 상기 게이트 절연 층은 화학 기상 증착(CVD:chemical vapor deposition)에 의해 증착되거나, 만일 산화물 층이 사용되는 경우, 빠른 열적 가열(rapid thermal furnace) 공정 또는 기존의 가열 산화(furnace oxidation) 공정이 이용된다. 보통 상승된 온도가 게이트 절연 층(135) 제조에 이용되기 때문에, 이러한 공정은 P-웰 구조(110) 및 N-웰 구조(120) 내에서 도펀트들이 또한 추가적으로 확산되게 한다. 그 후, 폴리실리콘이 증착되고 포토리소그라피 기술들에 의하여 패터닝되어 게이트 전극들(134 및 144)을 형성한다. 제 1 주입으로, 확장부들(132 및 142)이 정의되고, 후속적으로 스페이서 요소들(133 및 134)이 형성되어, 소스 및 드레인 영역들(131 및 141)을 정의하는 후속 주입 공정 동안 주입 마스크의 역할을 한다. 추가적인 열 처리가 영역들(131, 132 및 141, 142) 내에서 도펀트들을 활성화시키고 아울러 이전 주입 단계에 의해 생긴 결정 손상을 회복시키기 위해 필요하기 때문에, 도 2a에 도시된 초기의 도펀트 농도가 보다 강하게 영향을 받아서, 다수의 열처리 후에 실제 도펀트 농도는 도 2b에 도시된 그래프와 같이 나타난다. 따라서, 채널 영역들(136 및 146)에서 레트로그레이드 도펀트 프로필을 얻거나 유지하는 것이 매우 어려우나, 이는 채널 영역에서 향상된 캐리어 이동성을 얻기 위하여 요구된다.
기존의 공정 흐름에 의해, 전계 효과 트랜지스터의 채널 영역에서 레트로그레이드 도펀트 프로필을 얻거나 유지하기 어렵기 때문에, 레트로그레이드 도펀트 프로필을 가지는 반도체 디바이스들을 형성하는 향상된 방법이 강하게 요구된다.
본 발명은 레트로그레이드 도펀트 프로필을 포함하는 반도체 디바이스를 형성하는 방법을 제시하는데, 반도체 영역에서 이온 주입에 의해 웰 구조가 정의된 후에 실질적으로 단일 결정체 채널 층이 형성된다. 이온 주입 및 후속 열 처리 공정이 채널 층의 형성 이전에 수행되고, 실질적으로 이것은 형성될 반도체 디바이스의 채널 영역을 포함하기 때문에, 웰 구조로부터 채널 층으로의 도펀트 원자들의 확산이 크게 감소한다. 상기 채널 층은 도핑되지 않거나 또는 단지 약하게 도핑되기 때문에, 이러한 채널 층에서 실질적으로 레트로그레이드 도펀트 프로필이 후속 공정 단계들에 걸쳐서 유지되고, 그럼으로써 하부 채널 층과의 경계에서의 도펀트 농도의 감소로 인해 게이트 절연 층의 품질이 향상되고 아울러 캐리어 이동도가 강화된다는 점에서 디바이스 특성이 향상된다.
본 발명의 예시적인 일 실시예에 따라서, 전계 효과 트랜지스터의 채널 영역에서 레트로그레이드 도펀트 프로필을 형성하는 방법은 기판에 형성된 웰 구조를 형성하는 단계와, 상기 웰 구조 위에 채널 층을 애피택셜 성장시키는 단계를 포함한다. 또한, 게이트 절연 층 그 다음에 게이트 전극이 채널 층 상에 형성된다. 또한, 상기 방법은 상기 웰 구조에 드레인 및 소스 영역을 형성하는 단계를 포함하고, 여기서 채널 영역은 상기 드레인 영역과 소스 영역 사이에 위치된다.
본 발명의 다른 실시예에서, 기판 상에 형성된 반도체 영역에서 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법은 상기 반도체 영역의 제 1 부분에 제 1 웰 구조를 형성하는 단계와 상기 반도체 영역의 제 2 부분에 제 2 웰 구조를 형성하는 단계를 포함한다. 또한 마스크 층이 상기 제 2 웰 구조 위에 형성되고, 채널 층이 상기 제 1 웰 구조 위에 선택적으로 애피택셜 성장되는데, 여기서 상기 마스크 층은 상기 제 2 웰 구조 상에 채널 층이 성장되는 것을 방지한다.
본 발명의 다른 실시예에서, 반도체 디바이스는 기판에 형성된 웰 구조 및 상기 웰 구조 상에 형성된 확산 배리어 층(diffusion barrier layer)을 포함한다. 또한, 채널 층이 상기 확산 배리어 층 상에 형성되고, 게이트 절연 층인 상기 채널 층 상에 형성된다. 상기 트랜지스터 요소는 상기 게이트 절연 층 상에 형성된 게이트 전극, 및 채널 영역에 의해 분리되는 소스 및 드레인 영역을 또한 포함한다. 상기 채널 층 내에 위치된 상기 채널 영역의 도펀트 농도는 상기 게이트 절연 층으로부터 상기 확산 배리어 층을 향하면서 증가한다.
본 발명은 첨부 도면들과 관련하여 다음의 설명을 참조함으로써 이해될 수 있으며, 이 첨부 도면들에서 동일한 참조부호들은 동일한 요소들을 나타낸다.
도 1a 내지 도 1b는 다른 제조 단계들에서 예시적인 기존의 반도체 디바이스의 개략적인 단면도를 도시한다.
도 2a 내지 도 2b는 주입 공정 후에 그리고 다수의 열 처리 단계들 후에, 도 1a 내지 도 1b의 반도체 디바이스의 웰 구조 내에서의 수직적인 도펀트 농도를 개략적으로 도시한다.
도 3a 내지 도 3f는 본 발명의 예시적인 실시예들에 따른 다양한 제조 단계들에서 반도체 디바이스의 단면도들을 개략적으로 도시한다.
도 4는 레트로그레이드 도펀트 프로필을 구비한 채널 영역을 포함하는 웰 구조 내의 수직 농도를 예시하는 그래프를 개략적으로 도시한다.
본 발명은 비록 다양한 수정과 대안적인 형태들이 가능하지만, 본 명세서에서는 발명의 특정한 실시예를 예로써 도면에 도시하였으며, 이에 대해 자세히 설명될 것이다. 그러나 도면 및 이에 대한 상세한 설명은 본 발명을 개시된 특정 예로만 제한하도록 의도된 것은 아니며, 오히려 첨부된 청구항에 의해 정의되는 것처럼 본 발명의 정신 및 범위 내에 드는 모든 변형, 균등물 및 대안들을 포괄하도록 의도된 것이다.
이하, 본 발명의 예시적인 실시예들이 설명된다. 명확성을 위하여, 본원에서는 실제 구현시의 모든 특징들을 다 설명하지는 않는다. 어떠한 실제 실시예의 전개에 있어서, 구현마다 변하게 되는 시스템 관련 및 사업 관련 제약들과의 호환성과 같은 개발자의 특정한 목표들을 달성하기 위해서는 다수의 구현별로 특정한 결정들이 이루어져야 한다는 것을 알 수 있을 것이다. 또한, 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본원의 개시의 이익을 갖는 당업자 에게 있어서는 일상적인 일이라는 것을 알 수 있을 것이다.
도 3 및 도 4를 참조하여 본 발명의 예시적인 실시예들이 설명된다. 이러한 실시예들에서, "배경 기술"에서와 같이 상보형 MOS 트랜지스터 쌍이 반도체 디바이스로서 예시되는데, 이는 P-채널 MOSFET 및 N-채널 MOSFET을 포함하는 상보형 MOS 트랜지스터 쌍이 현대 집적 회로에서 자주 사용되는 반도체 디바이스이기 때문이다. 전형적으로, P-채널 MOS 트랜지스터의 P-채널에서 양극 홀들의 실질적으로 감소된 이동성 때문에, 상기 P-채널 MOSFET는 N-채널 MOSFET에 비하여 감소된 성능을 보인다. 따라서, 도 3a 내지 도 3e에 도시된 예시적인 실시예들은 P-채널 MOS 트랜지스터 상에서 본 발명이 적용됨을 나타내고, 따라서 상기 N-채널 MOS 트랜지스터에 비하여 감소된 P-채널 MOS 트랜지스터의 성능을 적어도 일부 보상하게 한다. N-채널 MOS 트랜지스터의 특성들은 실질적으로 변화되지 않은 채 유지되어서, N-채널 트랜지스터 및 P-채널 트랜지스터의 전자적 특성에 있어서 높은 정도의 대칭이 얻어진다. 그러나, 본 발명은 또한 N-채널 트랜지스터 또는 P-채널 트랜지스터와 N-채널 트랜지스터 모두에 적용가능하다.
도 3a는 반도체 기판(301)에 형성된 P-웰 구조(310) 및 N-웰 구조(320)를 포함하는 반도체 디바이스(300)의 단면도를 개략적으로 도시한다. 상기 기판(301)은 그 위에 반도체 영역을 형성하는데 적합한 임의의 기판이고, 상기 기판에 P-웰 및 N-웰 구조(310 및 320)가 형성된다는 점이 주목된다. 그러므로, 상기 반도체 기판(301)은 예를 들어 사파이어, 유리 등과 같은 절연 물질로 구성된 임의의 기판을 포함하고, 상기 반도체 기판 상에 또는 그 안에 적절한 반도체 영역이 형성되어 대응하는 웰 구조들(310 및 320)의 형성을 가능하게 하도록 의도된다. 또한, 상기 반도체 디바이스(300)는 실리콘 이산화물과 같은 절연 물질을 포함하는 얕은 트랜치 분리(302)를 포함하여, 상기 P-웰 구조(310) 및 N-웰 구조(320)를 분리한다. 상기 P-웰 구조(310) 및 N-웰 구조(320)는 모두 예를 들어, 도 2a에 도시된 예시적인 수직의(도면에 따라서) 도펀트 농도를 가지도록 개별적인 웰 구조들 내에 배치된 개별적인 도펀트들을 포함한다. 예를 들어, 상기 P-웰 구조(310)는 붕소 원자들을 포함하고, 상기 N-웰 구조(320)는 인함유 및/또는 비소 원자를 포함하여, 요구되는 전도성을 제공한다. 또한, 마스크 층(360)이 상기 P-웰 구조(310) 위에 형성되는데, 상기 마스크 층은 실리콘 이산화물, 실리콘 질화물 및 실리콘 반응 질화물 등과 같은 절연 물질을 포함한다. 상기 마스크 층(360)의 물질은 반도체 물질 및 상기 얕은 트랜치 분리(302)의 절연 물질에 관하여 우량한 식각 선택성을 나타낸다. 예를 들어, 상기 P-웰 구조(310) 및 N-웰 구조(320)에서 실리콘이 상기 반도체 물질이고 실리콘 이산화물이 얕은 트랜치 분리 물질로 사용되는 경우, 실리콘 질화물 및 실리콘 반응 질화물은 후속하는 식각 공정들에서 충분하고 적당한 선택성을 보인다.
일 실시예에서, 도 3a에 도시된 바와 같이, 상기 마스크 층(360)이 실질적으로 실리콘 이산화물로 구성되는 경우, 후속하는 식각 공정의 종료점을 정의하기 위하여, 예를 들어 실리콘 질화물로 형성된 식각 중지(stop) 층(361)이 상기 마스크 층(360) 아래에 형성된다. 도 3a에 도시된 반도체 디바이스(300)를 형성하는 전형적인 공정 흐름은 다음의 단계들을 포함한다. 얕은 트랜치 분리(302)의 형성 후에, 상기 P-웰 구조(310) 및 N-웰 구조(320)가 이온 주입에 의해 정의되고, 여기서 도 1a의 관련하여 설명된 바와 같은 다수의 주입 단계들이 사용된다.
임의의 일 실시예에서, 상기 N-웰 구조(320)가 400-800keV의 에너지와 제곱 센티미터당 2×1013 - 2×1014 입자수의 도즈로서 인함유 이온들의 제 1 주입에 의해 정의된다. 제 2 주입 단계에서, 인함유 이온들이 150-250keV의 에너지와 제곱 센티미터당 2×1012 - 5×1013 입자수의 도즈로서 N-웰 구조(320)으로 주입되고, 또한 50-100keV의 에너지와 제곱 센티미터당 2×1012 - 5×1013 입자수의 도즈인 인함유 주입이 이어진다. 마지막으로, 30-70keV의 에너지와 제곱 센티미터당 1×1012 - 1×1013 입자수의 도즈로 비소 이온들 또는 20-50keV의 에너지와 제곱 센티미터당 1×1012 - 1×1013 입자수의 도즈로 인함유 이온들의 주입이 수행되어, N-웰 영역(320)에 또는 N-웰 영역 상에 형성되는 트랜지스터 요소의 임계 전압을 대략적으로 조절한다.
일 실시예에서, 상기 마지막 임계 주입은 제조 공정의 이 단계에서 생략되고 하기에 설명되는 바와 같이 나중 단계에서 수행된다. 그 후, 빠른 열적 어닐링(annealing) 공정과 같은 열 처리가 수행되어 P-웰 구조(310) 및 N-웰 구조(320) 내에서 도펀트 원자들을 활성화하고 주입 단계들 동안 생성된 격자 손상을 회복시킨다. 다음으로, 상기 마스크 층(360) 및, 요구되는 경우 식각 중지 층(361)이 증 착되고 기존의 포토리소그라피 기술에 의해 패터닝된다.
도 3b는 상기 N-웰 구조(320) 위에 형성된 애피택셜 성장된 채널 층(350)을 구비한 반도체 디바이스(300)를 도시한다. 상기 채널 층(350)은 실리콘과 같이 도핑되지 않은 반도체 물질 또는 상기 반도체 디바이스(300)의 완성 후에 요구되는 레트로그레이드 도펀트 프로필을 얻기 위하여 요구되는 것처럼 얇게 도핑된 반도체 물질을 포함한다. 또한, 상기 채널 층(350)의 두께는 요구되는 도펀트 프로필을 얻기 위하여 제어된다. 예시적인 실시예에서, 상기 채널 층(350)의 두께는 약 10-100nm(나노미터)의 범위를 가진다. 임의의 일 실시예에 따라서, 도 3b에 도시된 바와 같이, 확산 배리어 층(351)이 상기 채널 층(350)과 상기 웰 구조(320) 사이에 제공된다. 상기 확산 배리어 층(351)은 또한 애피택셜 성장된 층이고, 여기서 상기 물질 성분은 아래 놓은 반도체 격자의 격자 구조에 실질적으로 매치되고 상기 N-웰 구조(320) 내에서 도펀트 원자들의 확산 활동을 또한 감소하도록 선택된다. 일 실시예에서, 상기 확산 배리어 층(351)은 실질적으로 실리콘 및 게르마늄으로 구성되고, 게르마늄에 대한 실리콘 비는 비소 및 인함유 원자들에 관한 요구되는 확산 배리어 특성들을 만족시키도록 변화된다. 전형적으로, 1-30% 원자들의 게르마늄 양, 즉 실리콘 격자에 1-30% 원자들인 게르마늄 양은 후속하는 열 처리들에서 상부 채널 층으로의 비소 및 인 원자들의 확산을 충분한 정도로 방지한다.
상기 채널 층(350) 및, 요구되는 경우 상기 확산 배리어 층(351)의 형성에서, 주변 압력과 같은 공정 파라미터들이 선택되어 상기 채널 층(350) 및 상기 확산 배리어 층(351)의 결정체 성장이 N-웰 구조(320)의 표면에 실질적으로 제한된 다. 따라서, 상기 마스크 층(360) 및 얕은 트랜치 분리(302)가, 상기 층들(350 및 351)의 실질적인 평행한 성장에 의한 최소의 오버랩을 제외하고는, 상기 채널 층(350) 및 상기 확산 배리어 층(351)에 의해 실질적으로 커버되지 않은 채 남게 된다. 또한, 상기 실시예는 확산 배리어 층(351)을 포함하는데, 상기 층(351)의 두께는 약 2-20nm의 범위 내에서 제어되어, 아래 놓이고 위에 놓인 반도체 격자에 대한 확산 배리어 층(351)의 격자 상수의 미세한 불일치에 따른 격자 결함의 수를 지나치게 증가시키지 않으면서 요구되는 확산감소 특성을 제공한다.
도 3c는 본 발명의 임의의 실시예를 도시하는데, 여기서 상기 N-웰 구조(320)가 상기 채널 층(350) 및 상기 확산 배리어 층(351)의 형성에 앞서 리세스(recess)된다. 상기 N-채널 구조를 리세스하는 것은 상기 얕은 트랜치 분리들을 형성하는데 이용된 것과 유사한 잘 알려진 식각 기술에 의해 이루어진다. 일 실시예에 따라서, 상기 N-채널 구조(320)를 리세스하는 것은 상기 N-채널 구조(320)안으로 도펀트들을 주입하기에 앞서서 수행되어, 도 3a에 관하여 설명된 것과 본질적으로 같은 주입 파라미터들이 사용된다. 다른 실시예에서, 상기 N-웰 구조(320)는 도펀트들의 주입 후에 그리고 상기 반도체 디바이스(300)의 열처리 전후에 리세스된다. 이러한 경우에, 상기 N-채널이 리세스된 후에 상기 N-웰 구조(320)의 특정한 깊이에서 요구되는 도펀트 농도를 생성하도록 상기 주입 파라미터들이 조정된다. 즉, 주입 파라미터들은 상기 N-웰 구조(320) 아래로 보다 깊게 위치된 깊이에서 개별적인 주입 단계들의 최고의 도펀트 농도가 있도록 수정되어, N-웰 구조(320)의 리세스를 보상한다. 이는 약 10-100nm의 리세스 깊이에 관하여 약 25-300%의 주입 에너지 상승에 의하여 이루어진다. 상기 N-채널 구조(320)를 리세스한 후에, 요구되는 경우, 상기 확산 배리어 층(351)과, 상기 채널 층(350)이 도 3b에 관하여 설명된 바와 같이 성장된다. 상기 애피택셜 성장된 층들(350 및 351)의 형성에 앞서, 상기 N-채널 구조(320)를 리세스하는 것은 실질적으로 평평한 표면을 제공하여, 이에 의해 상기 반도체 디바이스(300)의 다음의 공정을 개선시킨다.
도 3d는 상기 채널 층(350) 및 P-웰 구조(310) 상에 형성된 게이트 절연 층(335)을 구비한 반도체 디바이스(300)를 도시한다. 실리콘 이산화물과 같은 반도체 산화물 합성물로 구성된 상기 게이트 절연 층(335)의 형성에 앞서서, 상기 마스크 층(360) 및 상기 식각 중지 층(361)(만약 제공된다면)이 선택적인 식각 공정에 의해 제거된다.
일 실시예에 따라, 상기 게이트 절연 층(335)의 형성에 앞서서, 추가적인 주입 공정이 수행되어, 상기 N-웰 구조(320)에 그리고 상기 N-웰 구조 위에 형성될 PMOS 트랜지스터의 임계 전압을 조절한다. PMOS 트랜지스터에 관한 충분한 임계 전압을 제공하기 위해 제공된 이러한 추가적인 주입 단계는, 상기 게이트 절연 층(335)이 화학적 기상 증착 공정 또는 빠른 열적 산화 공정에 의해 후속적으로 형성되는 경우 사용되는데, 상기 공정에서 기존 가열 공정에 비하여 감소된 온도 및/또는 감소된 공정 시간 때문에 도펀트 원자들의 확산증가가 최소화되어서, 상기 게이트 절연 층(335) 형성 공정 동안 최소화된 확산증가의 결과로서, 필요한 임계 전압을 달성하기 위하여 요구되는 도펀트 농도가 획득되지 않는다. 따라서, 상기 추가적인 주입 공정이 요구되는 임계 전압을 설정하기 위하여 상기 채널 층(350) 내에 적절한 도펀트 농도를 제공한다. 상기 확산 배리어 층(351)을 포함하는 실시예에서, 도펀트들의 확산상승은, 상기 게이트 절연 층(335)을 형성하는데 기존의 가열 공정이 사용되는 경우에서도 최소화된다. 따라서, 임계 전압이 추가적인 주입 공정에 의하여 조절되어, 참조 번호(370)에 의해 표시된 바와 같이 상기 채널 층(350) 내에 도펀트 원자들을 위치시킨다. 전술한 바와 같이, 상기 N-채널 구조(320)의 형성 동안, 임계 전압 주입이 수행되거나 수행되지 않게 되어, 상기 임계 주입(370)은 상기 N-웰 구조(320) 내의 도펀트 농도에 따라 제어된다. 즉, 도펀트 원자들(370)을 제공하기 위한 상기 임계 주입 공정동안 도펀트 도즈는 임계 전압 주입 공정이 초기에 수행된 경우 감소한다. 다시 말하면, 상기 도펀트 도즈는 그러한 임의의 초기 임계 전압 주입 공정이 수행되지 않은 경우에 증가한다.
결과적으로, 상기 임계 전압은 상기 N-웰(320)에서의 초기 도펀트 농도, 상기 확산 배리어 층(351)의 존재 및 대응하는 확산 방지 특성들, 즉 물질 성분 및 두께 및 상기 채널 층(350)의 특성들, 즉 초기의 도핑 정도와 두께 등을 고려함으로써 조절된다.
임의의 일 실시예에서, 상기 게이트 절연 층(335)의 형성은 두 개의 단계들로 수행되는데, 제 1 단계에서, 게이트 절연 층(335)이 마스크 층(360)(이것은 바람직하게는 실리콘 질화물로 구성됨)의 제거 없이 형성되어, 상기 채널 층(350)은 상기 게이트 절연 층(335)의 제 1 부분(미도시)을 수용한다. 다음으로, 제 2 단계에서, 상기 게이트 절연 층(335)의 제 2 부분이 상기 마스크 층(360)을 제거한 후에 형성되어, P-웰 구조(310)는 상기 채널 층(350) 상에 제공된 상기 게이트 절연 층(335)의 두께에 비하여 감소된 두께를 가진 상기 게이트 절연 층(335)을 수용한다.
도 3e에서, 상기 N-웰 구조(320)는 상기 P-웰 구조(310) 위에 형성된 상기 게이트 절연 층(335)의 제 2 두께(390)보다 두꺼운 제 1 두께(380)를 가지는 상기 게이트 절연 층(335)을 구비한다. 이러한 실시예는, 두 개의 타입의 트랜지스터 요소들이 단일 칩 영역 상에 존재하는 경우 특히 유용하다. 예를 들어, 얇은 게이트 절연 층(335)은 전술한 바와 같이 짧은 채널 길이를 구비한 고속 전계 효과 트랜지스터들에 필수적이어서, 이러한 타입의 트랜지스터 요소들은 상기 마스크 층(360)에 의해 커버되어 상기 제 2 두께(390)를 가지는 상기 게이트 절연 층(335)을 수용하고, 이에 의해 빠른 스위칭 타임 및 고 전류 수용성의 측면에서 요구되는 고성능을 보장하게 된다. 달리 말하면, 상기 제 1 두께(380)를 가지는 상기 게이트 절연 층(335)을 구비한 트랜지스터 요소는 RAM/ROM 영역들에서의 경우와 같이 극히 낮은 누설 전류를 보이는데 필요한 트랜지스터 요소이고, 여기서 바람직하게는 상기 채널 길이가 증가되고 증가된 게이트 산화물은 최소의 누설 전류를 보장한다. 따라서, 상기 채널 층(350) 내의 감소된 도펀트 농도로 인한, 향상된 게이트 절연 층 품질 및 증가된 캐리어 이동도는 대응하는 트랜지스터 요소들의 DC 특성들을 크게 향상시킨다. 따라서, P-채널 트랜지스터이거나 또는 N-채널 트랜지스터인가에 관계없이, 낮은 누설 트랜지스터 요소들은 채널층(350)에서 레트로그레이드 도펀트 프로필을 가지지 않은 기존의 트랜지스터 요소들에 비하여 향상된 디바이스 성능을 나타내고, 여기서 동시에 얇은 게이트 절연 층을 요구하는 고속 트랜지스터 요소들이 추가적인 복잡한 공정 없이 제공된다.
도 3f에서, 완성된 N-채널 트랜지스터(330) 및 완성된 P-채널 트랜지스터(340)를 구비한 반도체 디바이스(300)를 개략적으로 도시한다. 상기 N-채널 트랜지스터(330)는 P-웰 구조(310) 내에 강하게 N-도핑된 소스 및 드레인 영역들(331)을 포함하고 아울러 약하게 도핑된 확장부들(332)을 포함한다. 또한 게이트 전극(334)이 상기 P-웰 구조(310) 위에 위치하고, 아울러 게이트 절연 층(335)에 의해 P-웰 구조(310)로부터 분리된다. 스페이서 요소들(333)이 상기 게이트 전극(334)의 측벽들에 제공된다.
상기 P-채널 트랜지스터(340)는 N-웰 구조(320) 내에 강하게 도핑된 소스 및 드레인 영역들(341)을 포함하고 아울러 약하게 도핑된 확장부들(342)을 포함한다. 게이트 전극(334)이 채널 층(350) 위에 제공되고, 아울러 게이트 절연 층(335)에 의해 상기 채널 층(350)으로부터 분리된다. 스페이서 요소들(343)이 상기 게이트 전극(344)의 측벽들에 제공된다.
도 3f에 도시된 바와 같이, 상기 반도체 디바이스(300)를 형성하는 것을 포함하는 공정 흐름은 도 1a 내지 도 1c에 관하여 이미 설명된 것과 같은 유사한 단계들을 포함한다. 그러므로, 자세한 설명은 생략한다.
도 3a 내지 도 3f에 관하여 설명된 예시적인 실시예들에 따라, 상기 N-채널 트랜지스터(330)는 상기 게이트 절연 층(335) 아래에 그리고 상기 확장부들(332) 사이에 위치되는 채널 영역(336)을 포함하고, 여기서 상기 채널 영역(336)은 도 2b에 도시된 바와 유사한 도펀트 프로필을 나타낸다. 즉, 상기 채널 영역(336)은 레트로그레이드 도펀트 프로필을 실질적으로 나타내지 않는다. 그에 반하여, 상기 채널 층(350) 내의 채널 영역(346)은 도 4에 도시된 바와 같은 도펀트 농도를 나타낸다.
도 4에서, 수직 축은 상기 채널 층(350)을 포함하는 상기 N-채널 구조(320)의 깊이를 나타낸다. 농도"로서 표시되는 수평 축은 상기 N-웰 구조(320) 및 상기 채널 층(350), 그리고 가능하게는 상기 확산 배리어 층(351) 내의 도펀트 원자들의 농도를 나타낸다. 상기 층들(351 및 350)의 대응하는 두께는 상기 수직 축의 왼쪽에 괄호로서 표시된다. (400)으로서 표시된 곡선은 기존의 제조 디바이스에서와 같이 전형적인 "손상된" 분포를 나타내는 상기 N-웰 구조(320)의 도펀트 농도를 나타낸다. 곡선(402)에 따르면, 도펀트 농도는 상기 확산 배리어 층(351) 및 상기 채널 층(350) 내에서 상기 게이트 절연 층(335)을 향하여 현저하게 감소한다. 상기 채널 층(350)의 상부 측에서의 도펀트 농도는 상술한 바와 같이, 상기 채널 층(350)의 두께와 상기 채널 층(350)의 초기 도핑도를 제어함으로써, 확산 배리어 층(351) 및 상기 층(351)의 성분 형태 및 층 두께를 제공함으로써, 그리고 추가적인 임계 전압 주입 공정을 제공하고 제어함으로써 조절된다. 따라서, 상기 게이트 절연 층(335)의 경계면에서 최소의 농도뿐만 아니라 상기 농도 곡선(402)의 기울기는 상기 파라미터들 중 하나 이상을 제어함으로써 설계 요건들에 따라 조절될 수 있다. 곡선(401)은 상기 채널 층(350) 내의 대안적인 도펀트 농도를 나타낸다. 따라서, 본 발명은 전계 효과 트랜지스터 요소의 채널 영역에서 레트로그레이드 도펀트 프로필의 제공을 가능하게 하는데, 여기서 상기 도펀트 프로필은 상기 전계 효과 트랜지스터 요소의 성능 요건들에 따라 조정될 수 있다. 예시적인 실시예들이 실리콘 기반 반도체 요소들을 설명하였지만, 본 발명의 이론은 예를 들어 게르마늄, 다른 임의의 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 반도체들을 포함하는 다른 반도체 디바이스들에 적용가능하다는 점이 주목된다.
상기 개시된 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 서로 다르지만, 본원의 가르침의 이득을 갖는 이 기술분야의 당업자들에게 명백한 등가적인 방식으로 변경 및 실행될 수 있다. 예를 들어, 상기 설명된 제조 단계들은 다른 순서로 수행될 수 있다. 또한, 본 발명은 본원에 도시된 구조 또는 설계의 세부적인 사항들에 한정되지 않으며, 하기의 청구항들에 의해서만 정의된다. 따라서, 상기 개시된 특정 실시예들은 본 발명의 청구 범위 내에서 변동 또는 변경될 수 있다. 그러므로, 본원에서 보호받고자 하는 권리는 하기의 청구항들에서 정의된다.

Claims (49)

  1. 전계 효과 트랜지스터의 채널 영역에 레트로그레이드 도펀트 프로필을 형성하는 방법으로서,
    기판에 웰 구조를 형성하는 단계와;
    상기 웰 구조 위에 채널 층을 애피택셜 성장시키는 단계와;
    상기 채널 층을 성장시키기 전에, 확산 배리어 층을 애피택셜 성장시키는 단계와, 여기서 상기 확산 배리어 층을 통하여 상기 웰 구조 내에 존재하는 도펀트들의 확산이 감소되고;
    상기 채널 층 위에 게이트 절연 층과 게이트 전극을 형성하는 단계와; 그리고
    상기 채널 영역이 드레인 영역과 소스 영역 사이에 위치되도록 상기 웰 구조에 상기 드레인 영역과 상기 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 웰 구조를 형성하는 단계는 상기 기판 안으로 도펀트 이온들을 주입하는 것과, 그리고 도펀트 원자들을 활성화시키고 격자 손상을 회복시키도록 상기 기판을 열처리하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 채널 층에서의 상기 레트로그레이드 도펀트 프로필을 제어하기 위해, 상기 채널 층의 두께와 주입 파라미터 중 적어도 하나를 제어하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 웰 구조 안으로 도펀트들을 도입하기 위한 주입 파라미터와, 상기 채널 층의 두께와, 그리고 상기 확산 배리어 층의 두께 중 적어도 하나를 제어하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 전계 효과 트랜지스터의 임계 전압을 조정하기 위해, 상기 게이트 절연 층을 형성하기 전에, 상기 채널 층 안으로 이온들을 주입하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 확산 배리어 층을 애피택셜 성장시키는 단계는, 상기 확산 배리어 층에서의 물질 성분을 제어하고, 상기 확산 배리어 층의 두께를 제어하여, 상기 확산 배리어 층의 확산 방지 특성을 조정하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 채널 층의 두께는 10 내지 100 나노미터 범위에 있는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  8. 제 1 항에 있어서,
    상기 확산 배리어 층의 두께는 2 내지 20 나노미터 범위에 있는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  9. 제 1 항에 있어서,
    인 원자와 비소 원자 중 적어도 하나가 상기 웰 구조 내에 제공되고, 그리고 상기 확산 배리어 층은 실리콘 게르마늄 합성물을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  10. 제 9 항에 있어서,
    상기 확산 배리어 층에서의 실리콘 원자에 대한 게르마늄 원자의 비는 1 내지 30% 원자인 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 채널 층을 애피택셜 성장시키는 동안, 상기 채널 층의 도펀트 농도가 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필 형성 방법.
  12. 기판 상에 형성된 반도체 영역에 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법으로서,
    상기 반도체 영역의 제 1 부분에 제 1 웰 구조를 형성하는 단계와;
    상기 반도체 영역의 제 2 부분에 제 2 웰 구조를 형성하는 단계와;
    상기 제 2 웰 구조 위에 마스크 층을 형성하는 단계와;
    상기 제 1 웰 구조 위에 채널 층을 선택적으로 애피택셜 성장시키는 단계와, 여기서 상기 마스크 층은 상기 제 2 웰 구조 상에서의 상기 채널 층의 성장을 막으며; 그리고
    상기 채널 층을 성장시키기 전에 상기 제 1 웰 구조 위에 확산 배리어 층을 선택적으로 애피택셜 성장시키는 단계를 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  13. 제 12 항에 있어서,
    상기 마스크 층은 실리콘 이산화물과, 실리콘 질화물과 그리고 실리콘 반응 질화물 중 하나를 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  14. 제 12 항에 있어서,
    상기 마스크 층을 형성하기 전에 상기 제 2 웰 구조 상에 식각 중지 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  15. 제 12 항에 있어서,
    상기 제 1 웰 구조의 형성 동안의 주입 파라미터와 그리고 상기 채널 층의 두께 중 적어도 하나를 제어함으로써 상기 레트로그레이드 도펀트 프로필을 제어하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  16. 제 12 항에 있어서,
    상기 제 1 웰 구조의 형성 동안의 주입 파라미터와, 상기 채널 층의 두께와, 그리고 상기 확산 배리어 층의 두께 중 적어도 하나를 제어하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  17. 제 12 항에 있어서,
    상기 제 1 웰 구조와 상기 제 2 웰 구조 상에 게이트 절연 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  18. 제 12 항에 있어서,
    상기 채널 층을 성장시키기 전에, 상기 반도체 영역의 상기 제 1 부분에 리세스를 형성하는 단계를 더 포함하며, 여기서 상기 제 1 웰 구조는 상기 리세스를 형성하기 전에 이온 주입에 의해 형성되고, 그럼으로써 리세스 형성 후에 상기 제 1 웰 구조에서 요구되는 도펀트 프로필을 획득하도록 주입 파라미터들이 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  19. 제 18 항에 있어서,
    상기 제 1 웰 구조의 형성은 상기 리세스를 형성한 이후에 이온 주입에 의해 수행되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  20. 제 12 항에 있어서,
    임계 전압을 조정하기 위하여 상기 채널 층 안으로 이온들을 주입하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  21. 제 12 항에 있어서,
    상기 채널 층의 두께는 10 내지 100 nm 범위에 있는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  22. 제 12 항에 있어서,
    상기 확산 배리어 층의 두께는 2 내지 20 nm 범위에 있는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  23. 기판 상에 형성된 반도체 영역에 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법으로서,
    상기 반도체 영역의 제 1 부분에 제 1 웰 구조를 형성하는 단계와;
    상기 반도체 영역의 제 2 부분에 제 2 웰 구조를 형성하는 단계와;
    상기 제 2 웰 구조 위에 마스크 층을 형성하는 단계와;
    상기 반도체 영역의 상기 제 1 부분에 리세스를 형성하는 단계와; 그리고
    상기 리세스를 형성한 이후에, 상기 제 1 웰 구조 위에 채널 층을 선택적으로 애피택셜 성장시키는 단계를 포함하여 구성되며,
    여기서, 상기 마스크 층은 상기 제 2 웰 구조 상에서의 상기 채널 층의 성장을 막는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  24. 제 23 항에 있어서,
    상기 마스크 층을 형성하기 전에 상기 제 2 웰 구조 상에 식각 중지 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  25. 제 23 항에 있어서,
    상기 채널 층을 성장시키기 전에 확산 배리어 층을 선택적으로 애피택셜 성장시키는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  26. 제 23 항에 있어서,
    게이트 절연 층을 형성하는 단계가 상기 마스크 층을 제거하는 것과, 그리고 상기 제 1 웰 구조와 상기 제 2 웰 구조 상에 상기 게이트 절연 층을 형성하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  27. 제 26 항에 있어서,
    게이트 절연 층을 형성하는 단계가:
    상기 제 1 웰 구조 상에 상기 게이트 절연 층의 제 1 부분을 형성하는 것과;
    상기 마스크 층을 제거하는 것과; 그리고
    상기 제 1 부분의 두께를 증가시키는 동안, 상기 제 2 웰 구조 상에 제 2 부분을 형성하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  28. 제 23 항에 있어서,
    상기 제 1 웰 구조는 상기 리세스를 형성하기 전에 이온 주입에 의해 형성되고, 그럼으로써 리세스 형성 후에 상기 제 1 웰 구조에서 요구되는 도펀트 프로필을 획득하도록 주입 파라미터들이 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  29. 제 23 항에 있어서,
    상기 제 1 웰 구조의 형성은 상기 리세스를 형성한 이후에 이온 주입에 의해 수행되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  30. 제 23 항에 있어서,
    임계 전압을 조정하기 위하여 상기 채널 층 안으로 이온들을 주입하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  31. 제 23 항에 있어서,
    상기 제 1 웰 구조와 상기 제 2 웰 구조에 각각 제 1 트랜지스터 요소와 제 2 트랜지스터 요소를 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  32. 제 31 항에 있어서,
    제 1 트랜지스터 요소와 제 2 트랜지스터 요소가 각각 P-채널 전계 효과 트랜지스터와 N-채널 전계 효과 트랜지스터인 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  33. 기판 상에 형성된 반도체 영역에 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법으로서,
    상기 반도체 영역의 제 1 부분에 제 1 웰 구조를 형성하는 단계와;
    상기 반도체 영역의 제 2 부분에 제 2 웰 구조를 형성하는 단계와;
    상기 제 2 웰 구조 위에 마스크 층을 형성하는 단계와;
    상기 제 1 웰 구조 위에 채널 층을 선택적으로 애피택셜 성장시키는 단계와, 여기서 상기 마스크 층은 상기 제 2 웰 구조 상에서의 상기 채널 층의 성장을 막으며; 그리고
    상기 제 1 웰 구조와 상기 제 2 웰 구조 상에 게이트 절연 층을 형성하는 단계를 포함하여 구성되며,
    여기서, 상기 게이트 절연 층을 형성하는 단계는,
    상기 제 1 웰 구조 상에 상기 게이트 절연 층의 제 1 부분을 형성하는 것과;
    상기 마스크 층을 제거하는 것과; 그리고
    상기 게이트 절연 층의 상기 제 1 부분의 두께를 증가시키는 동안, 상기 제 2 웰 구조 상에 제 2 부분을 형성하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  34. 제 33 항에 있어서,
    상기 마스크 층을 형성하기 전에 상기 제 2 웰 구조 상에 식각 중지 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  35. 제 33 항에 있어서,
    상기 채널 층을 성장시키기 전에 확산 배리어 층을 선택적으로 애피택셜 성장시키는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  36. 제 33 항에 있어서,
    상기 채널 층을 성장시키기 전에, 상기 반도체 영역의 상기 제 1 부분에 리세스를 형성하는 단계를 더 포함하며, 여기서 상기 제 1 웰 구조는 상기 리세스를 형성하기 전에 이온 주입에 의해 형성되고, 그럼으로써 리세스 형성 후에 상기 제 1 웰 구조에서 요구되는 도펀트 프로필을 획득하도록 주입 파라미터들이 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  37. 제 36 항에 있어서,
    상기 제 1 웰 구조의 형성은 상기 리세스를 형성한 이후에 이온 주입에 의해 수행되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  38. 제 33 항에 있어서,
    상기 제 1 웰 구조와 상기 제 2 웰 구조에 각각 제 1 트랜지스터 요소와 제 2 트랜지스터 요소를 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  39. 제 38 항에 있어서,
    제 1 트랜지스터 요소와 제 2 트랜지스터 요소가 각각 P-채널 전계 효과 트랜지스터와 N-채널 전계 효과 트랜지스터인 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  40. 기판 상에 형성된 반도체 영역에 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법으로서,
    상기 반도체 영역의 제 1 부분에 제 1 웰 구조를 형성하는 단계와;
    상기 반도체 영역의 제 2 부분에 제 2 웰 구조를 형성하는 단계와;
    상기 제 2 웰 구조 위에 마스크 층을 형성하는 단계와;
    상기 제 1 웰 구조 위에 채널 층을 선택적으로 애피택셜 성장시키는 단계와, 여기서 상기 마스크 층은 상기 제 2 웰 구조 상에서의 상기 채널 층의 성장을 막으며; 그리고
    상기 제 1 웰 구조와 상기 제 2 웰 구조에 각각 제 1 트랜지스터 요소와 제 2 트랜지스터 요소를 형성하는 단계를 포함하여 구성되며,
    여기서, 상기 제 1 트랜지스터 요소와 상기 제 2 트랜지스터 요소는 각각 P-채널 전계 효과 트랜지스터와 N-채널 전계 효과 트랜지스터인 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  41. 제 40 항에 있어서,
    상기 마스크 층을 형성하기 전에 상기 제 2 웰 구조 상에 식각 중지 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  42. 제 40 항에 있어서,
    상기 채널 층을 성장시키기 전에 확산 배리어 층을 선택적으로 애피택셜 성장시키는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  43. 제 40 항에 있어서,
    상기 채널 층을 성장시키기 전에, 상기 반도체 영역의 상기 제 1 부분에 리세스를 형성하는 단계를 더 포함하며, 여기서 상기 제 1 웰 구조는 상기 리세스를 형성하기 전에 이온 주입에 의해 형성되고, 그럼으로써 리세스 형성 후에 상기 제 1 웰 구조에서 요구되는 도펀트 프로필을 획득하도록 주입 파라미터들이 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 선택적으로 형성하는 방법.
  44. 전계 효과 트랜지스터의 채널 영역에 레트로그레이드 도펀트 프로필을 형성하는 방법으로서,
    기판에 웰 구조를 형성하는 단계와;
    상기 웰 구조에 리세스를 형성하는 단계와;
    상기 리세스를 형성한 이후에, 상기 웰 구조 위에 채널 층을 애피택셜 성장시키는 단계와;
    상기 채널 층 위에 게이트 절연 층과 게이트 전극을 형성하는 단계와; 그리고
    상기 채널 영역이 드레인 영역과 소스 영역 사이에 위치되도록 상기 웰 구조에 상기 드레인 영역과 상기 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  45. 제 44 항에 있어서,
    상기 채널 층을 성장시키기 전에, 확산 배리어 층을 애피택셜 성장시키는 단계를 더 포함하며, 여기서 상기 확산 배리어 층을 통하여 상기 웰 구조 내에 존재하는 도펀트들의 확산이 감소되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  46. 제 44 항에 있어서,
    상기 채널 층에서의 상기 레트로그레이드 도펀트 프로필을 제어하기 위해, 상기 채널 층의 두께와 주입 파라미터 중 적어도 하나를 제어하는 단계를 더 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  47. 제 45 항에 있어서,
    상기 확산 배리어 층을 애피택셜 성장시키는 단계는, 상기 확산 배리어 층에서의 물질 성분을 제어하고, 상기 확산 배리어 층의 두께를 제어하여, 상기 확산 배리어 층의 확산 방지 특성을 조정하는 것을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  48. 제 45 항에 있어서,
    인 원자와 비소 원자 중 적어도 하나가 상기 웰 구조 내에 제공되고, 그리고 상기 확산 배리어 층은 실리콘 게르마늄 합성물을 포함하는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
  49. 제 44 항에 있어서,
    상기 채널 층을 애피택셜 성장시키는 동안, 상기 채널 층의 도펀트 농도가 제어되는 것을 특징으로 하는 레트로그레이드 도펀트 프로필을 형성하는 방법.
KR1020047015186A 2002-03-28 2002-12-20 채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법 KR100954874B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE10214066.9 2002-03-28
DE10214066A DE10214066B4 (de) 2002-03-28 2002-03-28 Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
US10/282,980 US6881641B2 (en) 2002-03-28 2002-10-29 Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same
US10/282,980 2002-10-29
PCT/US2002/041312 WO2003083951A1 (en) 2002-03-28 2002-12-20 Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same

Publications (2)

Publication Number Publication Date
KR20040104957A KR20040104957A (ko) 2004-12-13
KR100954874B1 true KR100954874B1 (ko) 2010-04-28

Family

ID=28050963

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047015186A KR100954874B1 (ko) 2002-03-28 2002-12-20 채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법

Country Status (4)

Country Link
US (1) US6881641B2 (ko)
KR (1) KR100954874B1 (ko)
DE (1) DE10214066B4 (ko)
TW (1) TWI292595B (ko)

Families Citing this family (383)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6941525B2 (en) * 2003-05-29 2005-09-06 Artisan Components, Inc. Leakage current reduction in standard cells
US7672347B2 (en) * 2004-05-14 2010-03-02 Sony Corporation Semiconductor light emitting device
US20060049464A1 (en) 2004-09-03 2006-03-09 Rao G R Mohan Semiconductor devices with graded dopant regions
KR101128904B1 (ko) * 2005-07-28 2012-03-27 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
US20080017931A1 (en) * 2006-07-19 2008-01-24 Hung-Lin Shih Metal-oxide-semiconductor transistor device, manufacturing method thereof, and method of improving drain current thereof
US7998821B2 (en) 2006-10-05 2011-08-16 United Microelectronics Corp. Method of manufacturing complementary metal oxide semiconductor transistor
KR100819562B1 (ko) * 2007-01-15 2008-04-08 삼성전자주식회사 레트로그레이드 영역을 갖는 반도체소자 및 그 제조방법
DE102007020260B4 (de) * 2007-04-30 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Verbessern der Transistoreigenschaften von Feldeffekttransistoren durch eine späte tiefe Implantation in Verbindung mit einem diffusionsfreien Ausheizprozess
US8329564B2 (en) * 2007-10-26 2012-12-11 International Business Machines Corporation Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) * 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
KR20110089497A (ko) * 2010-02-01 2011-08-09 삼성전자주식회사 기판에의 불순물 도핑 방법, 이를 이용한 태양 전지의 제조 방법 및 이를 이용하여 제조된 태양 전지
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8361872B2 (en) 2010-09-07 2013-01-29 International Business Machines Corporation High performance low power bulk FET device and method of manufacture
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9021985B2 (en) 2012-09-12 2015-05-05 Asm Ip Holdings B.V. Process gas management for an inductively-coupled plasma deposition reactor
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
JP2016500927A (ja) 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9917018B2 (en) 2012-12-04 2018-03-13 Synopsys, Inc. Method and apparatus with channel stop doped devices
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
KR102263121B1 (ko) * 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US10083836B2 (en) 2015-07-24 2018-09-25 Asm Ip Holding B.V. Formation of boron-doped titanium metal films with high work function
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US9722045B2 (en) * 2015-10-23 2017-08-01 Globalfoundries Inc. Buffer layer for modulating Vt across devices
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
KR102592471B1 (ko) 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
KR102354490B1 (ko) 2016-07-27 2022-01-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
KR102700194B1 (ko) 2016-12-19 2024-08-28 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US12040200B2 (en) 2017-06-20 2024-07-16 Asm Ip Holding B.V. Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10312055B2 (en) 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10236177B1 (en) 2017-08-22 2019-03-19 ASM IP Holding B.V.. Methods for depositing a doped germanium tin semiconductor and related semiconductor device structures
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102401446B1 (ko) 2017-08-31 2022-05-24 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
TWI779134B (zh) 2017-11-27 2022-10-01 荷蘭商Ａｓｍ智慧財產控股私人有限公司 用於儲存晶圓匣的儲存裝置及批爐總成
KR102633318B1 (ko) 2017-11-27 2024-02-05 에이에스엠 아이피 홀딩 비.브이. 청정 소형 구역을 포함한 장치
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI852426B (zh) 2018-01-19 2024-08-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沈積方法
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
EP3737779A1 (en) 2018-02-14 2020-11-18 ASM IP Holding B.V. A method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR102709511B1 (ko) 2018-05-08 2024-09-24 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
TWI816783B (zh) 2018-05-11 2023-10-01 荷蘭商Ａｓｍ 智慧財產控股公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
TWI840362B (zh) 2018-06-04 2024-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 水氣降低的晶圓處置腔室
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
TWI815915B (zh) 2018-06-27 2023-09-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
US11492703B2 (en) 2018-06-27 2022-11-08 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
KR102686758B1 (ko) 2018-06-29 2024-07-18 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
KR102707956B1 (ko) 2018-09-11 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344B (zh) 2018-10-01 2024-10-25 Asmip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US12040199B2 (en) 2018-11-28 2024-07-16 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP7504584B2 (ja) 2018-12-14 2024-06-24 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TW202405220A (zh) 2019-01-17 2024-02-01 荷蘭商Ａｓｍ Ｉｐ 私人控股有限公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
TWI756590B (zh) 2019-01-22 2022-03-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理裝置
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
KR102638425B1 (ko) 2019-02-20 2024-02-21 에이에스엠 아이피 홀딩 비.브이. 기판 표면 내에 형성된 오목부를 충진하기 위한 방법 및 장치
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
JP7509548B2 (ja) 2019-02-20 2024-07-02 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
TWI842826B (zh) 2019-02-22 2024-05-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
US11742198B2 (en) 2019-03-08 2023-08-29 Asm Ip Holding B.V. Structure including SiOCN layer and method of forming same
KR20200116033A (ko) 2019-03-28 2020-10-08 에이에스엠 아이피 홀딩 비.브이. 도어 개방기 및 이를 구비한 기판 처리 장치
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
KR20210010817A (ko) 2019-07-19 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 토폴로지-제어된 비정질 탄소 중합체 막을 형성하는 방법
TWI839544B (zh) 2019-07-19 2024-04-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成形貌受控的非晶碳聚合物膜之方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
TWI846953B (zh) 2019-10-08 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理裝置
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP7527928B2 (ja) 2019-12-02 2024-08-05 エーエスエム・アイピー・ホールディング・ベー・フェー 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
JP2021097227A (ja) 2019-12-17 2021-06-24 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化バナジウム層および窒化バナジウム層を含む構造体を形成する方法
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
JP2021111783A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー チャネル付きリフトピン
TW202140135A (zh) 2020-01-06 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體供應總成以及閥板總成
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR20210093163A (ko) 2020-01-16 2021-07-27 에이에스엠 아이피 홀딩 비.브이. 고 종횡비 피처를 형성하는 방법
KR102675856B1 (ko) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
KR20210128343A (ko) 2020-04-15 2021-10-26 에이에스엠 아이피 홀딩 비.브이. 크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210132576A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 함유 층을 형성하는 방법 및 이를 포함하는 구조
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
JP2021177545A (ja) 2020-05-04 2021-11-11 エーエスエム・アイピー・ホールディング・ベー・フェー 基板を処理するための基板処理システム
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202146699A (zh) 2020-05-15 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統
TW202147383A (zh) 2020-05-19 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR102702526B1 (ko) 2020-05-22 2024-09-03 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202212620A (zh) 2020-06-02 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202202649A (zh) 2020-07-08 2022-01-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US12040177B2 (en) 2020-08-18 2024-07-16 Asm Ip Holding B.V. Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
TW202229601A (zh) 2020-08-27 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成圖案化結構的方法、操控機械特性的方法、裝置結構、及基板處理系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
KR20220045900A (ko) 2020-10-06 2022-04-13 에이에스엠 아이피 홀딩 비.브이. 실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치
CN114293174A (zh) 2020-10-07 2022-04-08 Asm Ip私人控股有限公司 气体供应单元和包括气体供应单元的衬底处理设备
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235649A (zh) 2020-11-24 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充間隙之方法與相關之系統及裝置
KR20220076343A (ko) 2020-11-30 2022-06-08 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치의 반응 챔버 내에 배열되도록 구성된 인젝터
CN114639631A (zh) 2020-12-16 2022-06-17 Asm Ip私人控股有限公司 跳动和摆动测量固定装置
TW202226899A (zh) 2020-12-22 2022-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具匹配器的電漿處理裝置
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
TW202242184A (zh) 2020-12-22 2022-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 前驅物膠囊、前驅物容器、氣相沉積總成、及將固態前驅物裝載至前驅物容器中之方法
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293557A (ja) * 1995-04-25 1996-11-05 Hitachi Ltd 半導体装置及びその製造方法
EP0762499A1 (de) * 1995-09-08 1997-03-12 Daimler-Benz Aktiengesellschaft Monolithisch integrierte Anordnung von PIN-Diode und Feldeffekttransistor und Verfahren zu deren Herstellung
US20020190322A1 (en) 2000-08-31 2002-12-19 Mouli Chandra V. SOI CMOS device with reduced DIBL

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US190322A (en) * 1877-05-01 Improvement in harrows
EP0838858B1 (de) * 1996-09-27 2002-05-15 Infineon Technologies AG Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US6127232A (en) * 1997-12-30 2000-10-03 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETS for sub-0.1 micron gate length and ultra-shallow junctions
US6180978B1 (en) * 1997-12-30 2001-01-30 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions
JP2000243854A (ja) * 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293557A (ja) * 1995-04-25 1996-11-05 Hitachi Ltd 半導体装置及びその製造方法
EP0762499A1 (de) * 1995-09-08 1997-03-12 Daimler-Benz Aktiengesellschaft Monolithisch integrierte Anordnung von PIN-Diode und Feldeffekttransistor und Verfahren zu deren Herstellung
US20020190322A1 (en) 2000-08-31 2002-12-19 Mouli Chandra V. SOI CMOS device with reduced DIBL

Also Published As

Publication number Publication date
DE10214066A1 (de) 2003-10-23
KR20040104957A (ko) 2004-12-13
DE10214066B4 (de) 2007-02-01
TWI292595B (en) 2008-01-11
US20030183856A1 (en) 2003-10-02
TW200400569A (en) 2004-01-01
US6881641B2 (en) 2005-04-19

Similar Documents

Publication Publication Date Title
KR100954874B1 (ko) 채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법
US7297994B2 (en) Semiconductor device having a retrograde dopant profile in a channel region
US7402870B2 (en) Ultra shallow junction formation by epitaxial interface limited diffusion
US8093634B2 (en) In situ formed drain and source regions in a silicon/germanium containing transistor device
US5970353A (en) Reduced channel length lightly doped drain transistor using a sub-amorphous large tilt angle implant to provide enhanced lateral diffusion
US6849492B2 (en) Method for forming standard voltage threshold and low voltage threshold MOSFET devices
KR100402381B1 (ko) 게르마늄 함유 폴리실리콘 게이트를 가지는 씨모스형반도체 장치 및 그 형성방법
KR100414736B1 (ko) 반도체소자의 트랜지스터 형성방법
US8138050B2 (en) Transistor device comprising an asymmetric embedded semiconductor alloy
US9269631B2 (en) Integration of semiconductor alloys in PMOS and NMOS transistors by using a common cavity etch process
US7569437B2 (en) Formation of transistor having a strained channel region including a performance enhancing material composition utilizing a mask pattern
US8735237B2 (en) Method for increasing penetration depth of drain and source implantation species for a given gate height
US20100078735A1 (en) Cmos device comprising nmos transistors and pmos transistors having increased strain-inducing sources and closely spaced metal silicide regions
KR100718823B1 (ko) 실리콘-게르마늄 트랜지스터 및 관련 방법들
US6897114B2 (en) Methods of forming a transistor having a recessed gate electrode structure
TWI774853B (zh) 具有減小的橫向電場之電晶體元件
JPH0818047A (ja) Ｍｉｓｆｅｔおよびその製造方法
KR100804146B1 (ko) 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법
KR20060002128A (ko) 반도체 소자 제조방법
WO2008016512A1 (en) A transistor having a strained channel region including a performance enhancing material composition

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 8