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KR100930416B1 - 반도체 집적 회로 및 그 제어 방법 - Google Patents

반도체 집적 회로 및 그 제어 방법 Download PDF

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KR100930416B1
KR100930416B1 KR1020080078589A KR20080078589A KR100930416B1 KR 100930416 B1 KR100930416 B1 KR 100930416B1 KR 1020080078589 A KR1020080078589 A KR 1020080078589A KR 20080078589 A KR20080078589 A KR 20080078589A KR 100930416 B1 KR100930416 B1 KR 100930416B1
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Abstract

본 발명의 반도체 집적 회로는, 동작 인에이블 신호와 임계 위상차 감지 신호가 인에이블 되면 기 설정된 시간 동안 위상 감지 신호의 전위 레벨의 변화를 감지하여 업데이트 인에이블 신호를 인에이블 또는 디스에이블 시키는 DLL 제어 수단; 및 상기 기준 클럭을 지연 및 구동하여 출력 클럭을 생성하되, 상기 업데이트 인에이블 신호에 응답하여 상기 기준 클럭에 대한 지연량 변화의 빈도를 제어하는 DLL(Delay Locked Loop) 회로;를 포함한다.
Figure R1020080078589
DLL 회로, 임계 위상차, 업데이트

Description

반도체 집적 회로 및 그 제어 방법{Semiconductor Integrated Circuit and Method of Controlling the Same}
본 발명은 반도체 집적 회로 및 그 제어 방법에 관한 것으로, 보다 상세하게는 DLL(Delay Locked Loop) 회로를 구비하는 반도체 집적 회로 및 그 제어 방법에 관한 것이다.
일반적으로 반도체 집적 회로에 구비되는 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
DLL 회로는 클럭 입력 버퍼를 구비하여 외부 클럭을 버퍼링하여 기준 클럭을 생성한다. 이후, 지연 라인을 통해 출력되는 지연 클럭이 데이터 출력 버퍼까지 전송되는 경로에 존재하는 지연 소자들에 의한 지연량을 모델링한 지연값을 상기 지 연 클럭에 부여하여 피드백 클럭을 생성한다. 상기 DLL 회로는 위상 감지기를 구비하여 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교 감지하는 동작을 수행하고, 그 결과에 따라 지연 제어 신호를 생성하여 상기 지연 라인이 상기 지연 클럭을 생성하기 위해 상기 기준 클럭에 부여하는 지연량을 제어한다. 상기 위상 감지기로부터 출력되는 위상 감지 신호는 상기 기준 클럭과 상기 피드백 클럭 중 어느 클럭의 위상이 앞서는지에 대한 정보를 갖게 되며, 이 정보에 따라 상기 지연 라인은 상기 기준 클럭에 양의 지연 시간 또는 음의 지연 시간을 부여한다.
그런데 최근의 반도체 집적 회로는 고속 동작을 위하여 점점 더 고주파의 클럭을 사용하는 추세에 있으며, 이에 따라 DLL 회로는 고주파의 클럭에 대한 지연 고정 동작을 수행하게 된다. 따라서, DLL 회로 내의 위상 감지기에 입력되는 상기 기준 클럭과 상기 피드백 클럭 또한 고주파의 클럭으로서 대단히 작은 주기를 갖게 된다. 이처럼 고주파의 클럭을 사용하는 DLL 회로에서는, 상기 위상 감지기의 위상 비교 감지 동작시 상기 기준 클럭 또는 상기 피드백 클럭에 약간의 지터 성분이 포함되더라도 위상 비교 감지 결과에 오류가 발생하게 된다. 실질적으로 DLL 회로의 내부에서 발생하는 클럭들은 지터 성분을 포함하는 경우가 많으며, 이는 상술한 위상 비교 감지 결과의 신뢰도를 저하시키는 요인으로서 작용할 수 있다. 이러한 오류는 결과적으로 DLL 회로의 성능을 떨어뜨리고, DLL 회로를 구비하는 반도체 집적 회로의 데이터 출력 동작의 불량률을 높이는 부작용을 발생시킨다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 고주파 클럭에 대해 동작하는 DLL 회로를 사용함에 있어서, 클럭의 지터 성분에 대한 안정성을 확보하는 반도체 집적 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
또한, 본 발명은 데이터 출력 동작의 안정성 및 전력 효율을 향상시킬 수 있는 반도체 집적 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로는, 동작 인에이블 신호와 임계 위상차 감지 신호가 인에이블 되면 기 설정된 시간 동안 위상 감지 신호의 전위 레벨의 변화를 감지하여 업데이트 인에이블 신호를 인에이블 또는 디스에이블 시키는 DLL 제어 수단; 및 상기 기준 클럭을 지연 및 구동하여 출력 클럭을 생성하되, 상기 업데이트 인에이블 신호에 응답하여 상기 기준 클럭에 대한 지연량 변화의 빈도를 제어하는 DLL 회로;를 포함한다.
또한 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 기준 클럭, 동작 인에이블 신호 및 임계 위상차 감지 신호에 응답하여 제어 클럭을 생성하는 동작 제어부; 상기 제어 클럭에 응답하여 위상 감지 신호를 쉬프팅하는 쉬프팅부; 상기 쉬프팅부에 래치된 신호들을 조합하여 위상 업 신호와 위상 다운 신호를 생성하는 위상 상태 판별부; 상기 동작 인에이블 신호, 상기 위상 업 신호 및 상기 위상 다 운 신호에 응답하여 업데이트 인에이블 신호를 생성하는 업데이트 제어부; 및 상기 업데이트 인에이블 신호 및 상기 위상 감지 신호에 응답하여 지연 라인이 상기 기준 클럭을 지연시키는 동작을 제어하는 지연 제어부;를 포함한다.
그리고 본 발명의 또 다른 실시예에 따른 반도체 집적 회로의 제어 방법은, a) 임계 위상차 감지 신호를 디스에이블 시키고, 업데이트 인에이블 신호를 인에이블 시키는 단계; b) 위상 감지 신호의 지시에 따라 지연 라인이 기준 클럭에 부여하는 지연량을 제어하는 단계; c) 상기 기준 클럭과 피드백 클럭의 위상차가 임계 범위 이하로 좁혀진 것이 감지되면 상기 임계 위상차 감지 신호를 인에이블 시키는 단계; d) 상기 위상 감지 신호의 레벨 변화 빈도를 판별하여 상기 업데이트 인에이블 신호를 인에이블 또는 디스에이블 시키는 단계; 및 e) 상기 업데이트 인에이블 신호에 응답하여 상기 위상 감지 신호의 지시에 따라 상기 지연 라인이 상기 기준 클럭에 부여하는 지연량을 제어하는 단계;를 포함한다.
본 발명의 반도체 집적 회로 및 그 제어 방법은, 고주파 클럭에 대해 동작하는 DLL 회로를 사용함에 있어서, 기준 클럭과 피드백 클럭의 위상차가 임계치 이하로 좁혀지면 위상 감지 신호의 레벨 변화 빈도에 따라 지연 라인이 갖는 지연값을 업데이트 함으로써, 클럭의 지터 성분에 대한 안정성을 확보하면서도 전력 효율을 향상시킬 수 있는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 기준 클럭(clk_ref), 동작 인에이블 신호(opren) 및 임계 위상차 감지 신호(thphd)에 응답하여 제어 클럭(clk_cnt)을 생성하는 동작 제어부(110); 상기 제어 클럭(clk_cnt)에 응답하여 위상 감지 신호(phdet)를 쉬프팅하여 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)를 생성하는 쉬프팅부(120); 상기 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)를 조합하여 위상 업 신호(phup)와 위상 다운 신호(phdn)를 생성하는 위상 상태 판별부(130); 및 상기 동작 인에이블 신호(opren), 상기 위상 업 신호(phup) 및 상기 위상 다운 신호(phdn)에 응답하여 업데이트 인에이블 신호(upden)를 생성하는 업데이트 제어부(140);를 포함한다.
또한, 상기 반도체 집적 회로는, 외부 클럭(clk_ext)을 버퍼링하여 상기 기준 클럭(clk_ref)으로서 출력하는 클럭 입력 버퍼(210); 지연 제어 신호(dlcnt)에 응답하여 상기 기준 클럭(clk_ref)을 소정 시간 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 라인(220); 상기 지연 클럭(clk_dly)을 구동하여 출력 클럭(clk_out)을 출력하는 클럭 드라이버(230); 상기 지연 클럭(clk_dly)의 출력 경로에 존재하는 지연 소자들에 의한 지연량을 모델링한 지연값을 상기 지연 클럭(clk_dly)에 부여하여 피드백 클럭(clk_fb)을 생성하는 지연 보상부(240); 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 상기 위상 감지 신 호(phdet)를 생성하는 위상 감지부(250); 상기 위상 감지 신호(phdet)에 응답하여 상기 임계 위상차 감지 신호(thphd)를 생성하는 동작 모드 설정부(260) 및 상기 업데이트 인에이블 신호(upden), 상기 임계 위상차 감지 신호(thphd) 및 상기 위상 감지 신호(phdet)에 응답하여 상기 지연 제어 신호(dlcnt)를 생성하는 지연 제어부(270);를 포함한다.
여기에서, 상기 동작 제어부(110), 상기 쉬프팅부(120), 상기 위상 상태 판별부(130) 및 상기 업데이트 제어부(140)는 DLL 제어 수단(10)이라 부를 수 있다. 즉, 상기 DLL 제어 수단(10)은 상기 기준 클럭(clk_ref), 상기 동작 인에이블 신호(opren), 상기 위상 감지 신호(phdet) 및 상기 임계 위상차 감지 신호(thphd)에 응답하여 상기 업데이트 인에이블 신호(upden)를 생성한다. 상기 DLL 제어 수단(10)은 상기 동작 인에이블 신호(opren) 또는 상기 임계 위상차 감지 신호(thphd)가 디스에이블 되면 상기 업데이트 인에이블 신호(upden)를 인에이블 시키고, 상기 동작 인에이블 신호(opren)와 상기 임계 위상차 감지 신호(thphd)가 인에이블 되면 기 설정된 시간 동안 상기 위상 감지 신호(phdet)의 전위 레벨의 변화를 감지하여 상기 업데이트 인에이블 신호(upden)를 인에이블 또는 디스에이블 시킨다.
아울러, 상기 클럭 입력 버퍼(210), 상기 지연 라인(220), 상기 클럭 드라이버(230), 상기 지연 보상부(240), 상기 위상 감지부(250), 상기 동작 모드 설정부(260) 및 상기 지연 제어부(270)는 통칭하여 DLL 회로(20)라 칭할 수 있다. 즉, 상기 DLL 회로(20)는 상기 기준 클럭(clk_ref)을 지연 및 구동하여 상기 출력 클 럭(clk_out)을 생성하되, 상기 업데이트 인에이블 신호(upden)에 응답하여 상기 기준 클럭에 대한 지연량 변화의 빈도를 제어한다. 상기 DLL 회로(20)는 상기 업데이트 인에이블 신호(upden)가 인에이블 되면 활성화되어 상기 기준 클럭(clk_ref)을 지연 및 구동하여 상기 출력 클럭(clk_out)을 생성하는 동작을 수행하고, 상기 업데이트 인에이블 신호(upden)가 디스에이블 되면 상기 기준 클럭(clk_ref)에 부여하는 지연값을 고정시킨다.
상기 동작 인에이블 신호(opren)는 상기 DLL 제어 수단(10)을 활성화시키기 위해 인에이블 되는 신호로서, 퓨즈 옵션 또는 테스트 모드 등을 통해 구현될 수 있다. 상기 임계 위상차 감지 신호(thphd)는 상기 DLL 회로(20)가 반복적으로 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 일치시키기 위한 동작을 수행함에 따라, 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 기 설정된 범위 이하로 좁혀지면 인에이블 되는 신호이다. 여기에서는, 상기 임계 위상차 감지 신호(thphd)가 상기 동작 모드 설정부(260)로부터 생성되는 것을 예로 들어 나타내었으나, 일반적으로 DLL 회로 내에 구비되는 듀티 사이클 보정부와 같은 회로를 통해서도 생성될 수 있다.
상기 동작 제어부(110)는 상기 동작 인에이블 신호(opren)와 상기 임계 위상차 감지 신호(thphd)가 모두 인에이블 되면 상기 기준 클럭(clk_ref)을 구동하여 상기 제어 클럭(clk_cnt)을 생성하고, 상기 동작 인에이블 신호(opren)와 상기 임계 위상차 감지 신호(thphd) 중 어느 하나라도 디스에이블 되면 상기 제어 클럭(clk_cnt)을 로우 레벨(Low Level)로 디스에이블 시킨다. 이처럼 상기 동작 제어 부(110)는 상기 제어 클럭(clk_cnt)을 디스에이블 시킬 수 있도록 구성됨에 따라, 상기 DLL 제어 수단(10)이 동작하지 않는 구간에는 전류 소모가 불필요하게 발생하는 것을 방지할 수 있게 된다.
이후, 상기 쉬프팅부(120)는 쉬프트 레지스터 형태의 구성을 이용하여, 상기 제어 클럭(clk_cnt)에 응답하여 상기 위상 감지 신호(phdet)를 쉬프팅 및 래치시키는 동작을 수행한다. 상기 제어 클럭(clk_cnt)이 디스에이블 되면 상기 쉬프팅부(120)는 상기 쉬프팅 동작을 수행하지 못하게 되며, 이 때 상기 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)는 모두 초기값인 로우 레벨의 전위를 갖게 된다. 반면에, 상기 제어 클럭(clk_cnt)이 인에이블 되어 토글(Toggle)하는 경우, 상기 쉬프팅부(120)는 상기 제어 클럭(clk_cnt)의 라이징 에지(Rising Edge)마다 상기 위상 감지 신호(phdet)를 쉬프팅시킨다. 여기에서, 상기 위상 감지 신호(phdet)의 전위 레벨은 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb) 중 어느 클럭의 위상이 앞서는지를 나타내는 신호이므로, 상기 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)는 상기 제어 클럭(clk_cnt)의 3주기 내에 상기 위상 감지 신호(phdet)의 전위 레벨이 변화되는지 여부를 나타내게 된다.
상기 위상 상태 판별부(130)는 상기 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)를 조합하며, 상기 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)가 모두 로우 레벨의 전위를 가지면 상기 위상 업 신호(phup)를 인에이블 시키고, 상기 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)가 모두 하이 레벨(High Level)의 전위를 가지면 상기 위상 다운 신호(phdn)를 인에이블 시킨다. 즉, 상기 위상 업 신호(phup) 또는 상기 위상 다운 신호(phdn)가 인에이블 되는 것은 소정 구간 동안 상기 위상 감지 신호(phdet)가 같은 전위 레벨을 유지하고 있음을 의미하게 된다.
상기 업데이트 제어부(140)는 상기 동작 인에이블 신호(opren)가 인에이블 되면 활성화되며, 이 때 상기 위상 업 신호(phup) 또는 상기 위상 다운 신호(phdn)가 인에이블 되면 상기 업데이트 인에이블 신호(upden)를 인에이블 시키고, 그렇지 않으면 상기 업데이트 인에이블 신호(upden)를 디스에이블 시킨다. 즉, 상기 위상 감지 신호(phdet)가 소정 구간 동안 같은 전위 레벨을 유지하는 경우에만 상기 업데이트 인에이블 신호(upden)를 인에이블 시킨다.
상기 지연 제어부(270)는 상기 업데이트 인에이블 신호(upden)가 인에이블 되는 경우에만 상기 위상 감지 신호(phdet)에 응답하여 상기 지연 라인(220)이 상기 기준 클럭(clk_ref)에 부여하는 지연값을 변화시킨다. 이처럼, 상기 업데이트 인에이블 신호(upden)에 응답하여 동작 여부가 결정되는 상기 지연 제어부(270)의 구성은 당업자라면 용이하게 실시할 수 있는 구성에 해당한다.
이처럼, 본 발명의 일 실시예에 따른 반도체 집적 회로에서는 소정 구간 동안 상기 위상 감지 신호(phdet)의 전위 레벨이 변화하는지를 판별하고, 상기 위상 감지 신호(phdet)가 같은 전위 레벨을 유지하는 경우에만 상기 지연 제어 수단(90)을 활성화시킨다. 이에 따라, 상기 기준 클럭(clk_ref) 또는 상기 피드백 클럭(clk_fb)에 지터 성분이 포함되어 순간적으로 위상 또는 펄스 폭이 변화하더라도 이에 대해 둔감하게 반응함으로써, 상기 DLL 회로(20)의 동작의 안정성을 확보한다. 또한, 상기 DLL 제어 수단(10)의 동작이 필요하지 않은 경우, 상기 클럭 제어 부(110)가 상기 제어 클럭(clk_cnt)을 디스에이블 시킴으로써, 불필요한 전력 소모가 발생하지 않도록 하여 전력 효율을 향상시킨다.
도 2는 도 1에 도시한 동작 제어부의 상세 구성도이다.
도시한 바와 같이 상기 동작 제어부(110)는, 상기 기준 클럭(clk_ref), 상기 임계 위상차 감지 신호(thphd) 및 상기 동작 인에이블 신호(opren)를 입력 받는 제 1 낸드게이트(ND1); 및 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받아 상기 제어 클럭(clk_cnt)을 출력하는 제 1 인버터(IV1);를 포함한다.
이와 같은 구성에 의해, 상기 동작 제어부(110)는 상기 동작 인에이블 신호(opren)가 인에이블 된 상태에서 상기 임계 위상차 감지 신호(thphd)가 인에이블 되면 상기 기준 클럭(clk_ref)을 구동하여 상기 제어 클럭(clk_cnt)을 생성한다. 그러나 상기 동작 인에이블 신호(opren)가 디스에이블 되거나 상기 임계 위상차 감지 신호(thphd)가 디스에이블 되면 상기 제어 클럭(clk_cnt)을 로우 레벨로 디스에이블 시킨다.
도 3은 도 1에 도시한 쉬프팅부의 상세 구성도이다.
도시한 바와 같이, 상기 쉬프팅부(120)는 상기 제어 클럭(clk_cnt)에 응답하여 상기 위상 감지 신호(phdet)를 래치하여 상기 제 1 쉬프팅 신호(shf1)를 생성하는 제 1 플립플롭(FF1); 상기 제어 클럭(clk_cnt)에 응답하여 상기 제 1 쉬프팅 신호(shf1)를 래치하여 상기 제 2 쉬프팅 신호(shf2)를 생성하는 제 2 플립플롭(FF2); 및 상기 제어 클럭(clk_cnt)에 응답하여 상기 제 2 쉬프팅 신호(shf2)를 래치하여 상기 제 3 쉬프팅 신호(shf3)를 생성하는 제 3 플립플롭(FF3);을 포함한 다.
이와 같은 구성에 의해, 상기 쉬프팅부(120)는 상기 제어 클럭(clk_cnt)의 3주기 동안 상기 위상 감지 신호(phdet)의 전위 레벨을 상기 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)를 통해 저장할 수 있다. 그러나 상기 제어 클럭(clk_cnt)이 디스에이블 되면 상기 쉬프팅부(120)는 비활성화되어 동작하지 않게 된다.
도 4는 도 1에 도시한 위상 상태 판별부의 상세 구성도이다.
도시한 바와 같이, 상기 위상 상태 판별부(130)는 상기 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)를 입력 받아 상기 위상 업 신호(phup)를 출력하는 제 1 노어게이트(NR1); 및 상기 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)를 입력 받아 상기 위상 다운 신호(phdn)를 출력하는 제 2 낸드게이트(ND2);를 포함한다.
여기에서, 상기 위상 다운 신호(phdn)는 로우 인에이블(Low Enable) 신호로서 구현된다.
이와 같은 구성에 의해, 상기 위상 업 신호(phup)는 상기 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)가 모두 로우 레벨일 때 인에이블 되고, 그 외의 경우에는 디스에이블 된다. 또한, 상기 위상 다운 신호(phdn)는 상기 제 1 내지 제 3 쉬프팅 신호(shf1 ~ shf3)가 모두 하이 레벨일 때 인에이블 되고, 그 외의 경우에는 디스에이블 된다.
도 5는 도 1에 도시한 업데이트 제어부의 상세 구성도이다.
도시한 바와 같이, 상기 업데이트 제어부(140)는 상기 위상 다운 신호(phdn)와 상기 동작 인에이블 신호(opren)를 입력 받는 제 3 낸드게이트(ND3); 상기 위상 업 신호(phup)와 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받는 제 2 노어게이트(NR2); 및 상기 제 2 노어게이트(NR2)의 출력 신호를 입력 받아 상기 업데이트 인에이블 신호(upden)를 출력하는 제 2 인버터(IV2);를 포함한다.
이와 같은 구성에 의해, 상기 동작 인에이블 신호(opren)가 인에이블 된 상태에서, 상기 위상 업 신호(phup)와 상기 위상 다운 신호(phdn) 중 어느 하나의 신호라도 인에이블 되면 상기 업데이트 인에이블 신호(upden)는 인에이블 된다. 그리고 상기 동작 인에이블 신호(opren)가 디스에이블 되는 경우에도 상기 업데이트 인에이블 신호(upden)는 인에이블 된다. 그러나 상기 동작 인에이블 신호(opren)가 인에이블 된 상태에서 상기 위상 업 신호(phup)와 상기 위상 다운 신호(phdn)가 모두 디스에이블 되면 상기 업데이트 인에이블 신호(upden)는 디스에이블 된다.
즉, 상기 DLL 제어 수단(10)에서, 상기 동작 인에이블 신호(opren)가 디스에이블 되면 상기 클럭 제어부(110)는 상기 제어 클럭(clk_cnt)을 생성하지 않으므로, 상기 쉬프팅부(120) 및 상기 위상 상태 판별부(130)가 비활성화됨에 따라 전류 소모가 감소하게 된다. 이 경우 상기 업데이트 제어부(140)는 상기 업데이트 인에이블 신호(upden)를 인에이블 시키게 되고, 상기 DLL 회로(20)의 상기 지연 제어부(270)는 상기 위상 감지 신호(phdet)에 응답하여 상기 지연 제어 신호(dlcnt)를 생성하는 일반적인 동작을 수행하게 된다.
그러나 상기 동작 인에이블 신호(opren)가 인에이블 되면 상기 클럭 제어부(110)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 임계치 이하로 감소하는지 여부에 따라 인에이블 되는 상기 임계 위상차 감지 신 호(thphd)에 응답하여 동작한다. 이 때, 상기 클럭 제어부(110)는 상기 임계 위상차 감지 신호(thphd)가 디스에이블 되면 상기 제어 클럭(clk_cnt)을 디스에이블 시켜 상기 쉬프팅부(120)와 상기 위상 상태 판별부(130)의 전류 소모가 감소하도록 하고, 상기 업데이트 제어부(140)는 상기 업데이트 인에이블 신호(upden)를 인에이블 시켜 상기 지연 라인(220)의 일반적인 동작을 지원한다.
반면에, 상기 동작 인에이블 신호(opren)가 인에이블 된 상태에서 상기 임계 위상차 감지 신호(thphd)가 인에이블 되면, 상기 클럭 제어부(110)는 상기 제어 클럭(clk_cnt)을 인에이블 시키고, 이후 상기 업데이트 제어부(140)는 상기 쉬프팅부(120)와 상기 위상 상태 판별부(130)에 의해 생성되는 상기 위상 업 신호(phup) 및 상기 위상 다운 신호(phdn)에 응답하여 상기 업데이트 인에이블 신호(upden)의 인에이블 여부를 결정한다. 이 경우, 상기 업데이트 제어부(140)는 상기 위상 업 신호(phup) 또는 상기 위상 다운 신호(phdn) 중 어느 하나라도 인에이블 되면 상기 업데이트 인에이블 신호(upden)를 인에이블 시키며, 이는 상기 위상 감지 신호(phdet)의 전위 레벨이 클럭 지터 등의 노이즈의 영향에 의해 변동되지 않고, 소정 구간 동안 안정적인 상태를 유지한다는 것을 의미한다.
상술한 바와 같이, 본 발명의 반도체 집적 회로는 업데이트 인에이블 신호가 인에이블 되는 경우, 위상 감지 신호가 소정 구간 동안 안정적인 상태를 유지하는지를 판별하고, 안정성이 확인되는 경우에만 지연 제어 수단을 활성화시켜 DLL 회로의 정상적인 동작을 지원한다. 이에 따라, 기준 클럭 또는 피드백 클럭에 지터 성분이 포함되어 순간적으로 위상 또는 펄스 폭이 변화하더라도 DLL 회로의 안정성을 확보할 수 있다. 또한, 기준 클럭과 피드백 클럭의 위상차가 임계치보다 큰 경우와 같이 DLL 제어 수단의 동작이 필요하지 않은 경우에는 DLL 제어 수단의 일부의 구성에 대해 전류의 흐름을 억제하여 전력 효율을 향상시킨다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 동작 제어부의 상세 구성도,
도 3은 도 1에 도시한 쉬프팅부의 상세 구성도,
도 4는 도 1에 도시한 위상 상태 판별부의 상세 구성도,
도 5는 도 1에 도시한 업데이트 제어부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : DLL 제어 수단 20 : DLL 회로
110 : 동작 제어부 120 : 쉬프팅부
130 : 위상 상태 판별부 140 : 업데이트 제어부

Claims (21)

  1. 동작 인에이블 신호와 임계 위상차 감지 신호가 인에이블 되면 기 설정된 시간 동안 위상 감지 신호의 전위 레벨의 변화를 감지하여 업데이트 인에이블 신호를 인에이블 또는 디스에이블 시키는 DLL 제어 수단; 및
    기준 클럭을 지연 및 구동하여 출력 클럭을 생성하되, 상기 업데이트 인에이블 신호에 응답하여 상기 기준 클럭에 대한 지연량 변화의 빈도를 제어하는 DLL(Delay Locked Loop) 회로;
    를 포함하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 DLL 제어 수단은, 상기 동작 인에이블 신호 또는 상기 임계 위상차 감지 신호가 디스에이블 되면 상기 업데이트 인에이블 신호를 인에이블 시키도록 구성됨을 특징으로 하는 반도체 집적 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 DLL 제어 수단은,
    상기 기준 클럭, 상기 동작 인에이블 신호 및 상기 임계 위상차 감지 신호에 응답하여 제어 클럭을 생성하는 동작 제어부;
    상기 제어 클럭에 응답하여 상기 위상 감지 신호를 쉬프팅하여 복수 개의 쉬 프팅 신호를 생성하는 쉬프팅부;
    상기 복수 개의 쉬프팅 신호를 조합하여 위상 업 신호와 위상 다운 신호를 생성하는 위상 상태 판별부; 및
    상기 동작 인에이블 신호, 상기 위상 업 신호 및 상기 위상 다운 신호에 응답하여 상기 업데이트 인에이블 신호를 생성하는 업데이트 제어부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제 3 항에 있어서,
    상기 동작 제어부는, 상기 동작 인에이블 신호와 상기 임계 위상차 감지 신호가 모두 인에이블 되면 상기 기준 클럭을 구동하여 상기 제어 클럭을 생성하고, 상기 동작 인에이블 신호 또는 상기 임계 위상차 감지 신호가 디스에이블 되면 상기 제어 클럭을 디스에이블 시키도록 구성됨을 특징으로 하는 반도체 집적 회로.
  5. 제 3 항에 있어서,
    상기 위상 상태 판별부는, 상기 복수 개의 쉬프팅 신호가 모두 제 1 레벨의 전위를 가지면 상기 위상 업 신호를 인에이블 시키고, 상기 복수 개의 쉬프팅 신호가 모두 제 2 레벨의 전위를 가지면 상기 위상 다운 신호를 인에이블 시키도록 구성됨을 특징으로 하는 반도체 집적 회로.
  6. 제 3 항에 있어서,
    상기 업데이트 제어부는, 상기 동작 인에이블 신호가 인에이블 되는 경우, 상기 위상 업 신호 또는 상기 위상 다운 신호가 인에이블 되면 상기 업데이트 인에이블 신호를 인에이블 시키고, 상기 동작 인에이블 신호가 디스에이블 되면 상기 위상 업 신호와 상기 위상 다운 신호에 무관하게 상기 업데이트 인에이블 신호를 인에이블 시키도록 구성됨을 특징으로 하는 반도체 집적 회로.
  7. 제 1 항에 있어서,
    상기 DLL 회로는, 상기 업데이트 인에이블 신호가 인에이블 되면 활성화되어 상기 기준 클럭을 지연 및 구동하여 상기 출력 클럭을 생성하는 동작을 수행하고, 상기 업데이트 인에이블 신호가 디스에이블 되면 상기 기준 클럭에 부여하는 지연값을 고정시키도록 구성됨을 특징으로 하는 반도체 집적 회로.
  8. 제 7 항에 있어서,
    상기 DLL 회로는,
    지연 제어 신호에 응답하여 상기 기준 클럭을 소정 시간 지연시켜 지연 클럭을 생성하는 지연 라인;
    상기 지연 클럭을 구동하여 상기 출력 클럭을 출력하는 클럭 드라이버;
    상기 지연 클럭의 출력 경로에 존재하는 지연 소자들에 의한 지연량을 모델링한 지연값을 상기 지연 클럭에 부여하여 피드백 클럭을 생성하는 지연 보상부;
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 위상 감지 신호 를 생성하는 위상 감지부;
    상기 위상 감지 신호에 응답하여 상기 임계 위상차 감지 신호를 생성하는 동작 모드 설정부; 및
    상기 업데이트 인에이블 신호, 상기 임계 위상차 감지 신호 및 상기 위상 감지 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  9. 제 8 항에 있어서,
    상기 지연 제어부는, 상기 업데이트 인에이블 신호가 인에이블 되면 상기 위상 감지 신호에 응답하여 상기 지연 라인이 상기 기준 클럭에 부여하는 지연값을 변화시키고, 상기 업데이트 인에이블 신호가 디스에이블 되면 상기 지연 라인이 상기 기준 클럭에 부여하는 지연값을 고정시키도록 구성됨을 특징으로 하는 반도체 집적 회로.
  10. 기준 클럭, 동작 인에이블 신호 및 임계 위상차 감지 신호에 응답하여 제어 클럭을 생성하는 동작 제어부;
    상기 제어 클럭에 응답하여 위상 감지 신호를 쉬프팅하는 쉬프팅부;
    상기 쉬프팅부에 래치된 신호들을 조합하여 위상 업 신호와 위상 다운 신호를 생성하는 위상 상태 판별부;
    상기 동작 인에이블 신호, 상기 위상 업 신호 및 상기 위상 다운 신호에 응 답하여 업데이트 인에이블 신호를 생성하는 업데이트 제어부; 및
    상기 업데이트 인에이블 신호 및 상기 위상 감지 신호에 응답하여 지연 라인이 상기 기준 클럭을 지연시키는 동작을 제어하는 지연 제어부;
    를 포함하는 반도체 집적 회로.
  11. 제 10 항에 있어서,
    상기 동작 제어부는, 상기 동작 인에이블 신호와 상기 임계 위상차 감지 신호가 모두 인에이블 되면 상기 기준 클럭을 구동하여 상기 제어 클럭을 생성하고, 상기 동작 인에이블 신호 또는 상기 임계 위상차 감지 신호가 디스에이블 되면 상기 제어 클럭을 디스에이블 시키도록 구성됨을 특징으로 하는 반도체 집적 회로.
  12. 제 10 항에 있어서,
    상기 위상 상태 판별부는, 상기 쉬프팅부에 래치된 신호들이 모두 제 1 레벨의 전위를 가지면 상기 위상 업 신호를 인에이블 시키고, 상기 쉬프팅부에 래치된 신호들이 모두 제 2 레벨의 전위를 가지면 상기 위상 다운 신호를 인에이블 시키도록 구성됨을 특징으로 하는 반도체 집적 회로.
  13. 제 10 항에 있어서,
    상기 업데이트 제어부는, 상기 동작 인에이블 신호가 인에이블 되는 경우, 상기 위상 업 신호 또는 상기 위상 다운 신호가 인에이블 되면 상기 업데이트 인에 이블 신호를 인에이블 시키고, 상기 동작 인에이블 신호가 디스에이블 되면 상기 위상 업 신호와 상기 위상 다운 신호에 무관하게 상기 업데이트 인에이블 신호를 인에이블 시키도록 구성됨을 특징으로 하는 반도체 집적 회로.
  14. 제 10 항에 있어서,
    상기 지연 제어부는, 상기 업데이트 인에이블 신호가 인에이블 되면 상기 위상 감지 신호에 응답하여 상기 지연 라인이 상기 기준 클럭에 부여하는 지연값을 변화시키고, 상기 업데이트 인에이블 신호가 디스에이블 되면 상기 지연 라인이 상기 기준 클럭에 부여하는 지연값을 고정시키도록 구성됨을 특징으로 하는 반도체 집적 회로.
  15. 제 10 항에 있어서,
    외부 클럭을 버퍼링하여 상기 기준 클럭으로서 출력하는 클럭 입력 버퍼;
    상기 지연 라인으로부터 출력되는 지연 클럭을 구동하여 출력 클럭을 출력하는 클럭 드라이버;
    상기 지연 클럭의 출력 경로에 존재하는 지연 소자들에 의한 지연량을 모델링한 지연값을 상기 지연 클럭에 부여하여 피드백 클럭을 생성하는 지연 보상부;
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 위상 감지 신호를 생성하는 위상 감지부; 및
    상기 위상 감지 신호에 응답하여 상기 임계 위상차 감지 신호를 생성하는 동 작 모드 설정부;
    를 추가로 포함하는 반도체 집적 회로.
  16. 제 1 항 또는 제 10 항에 있어서,
    상기 동작 인에이블 신호는 퓨즈 옵션 또는 테스트 모드를 이용함에 의해 구현되는 신호인 것을 특징으로 하는 반도체 집적 회로.
  17. 제 8 항 또는 제 15 항에 있어서,
    상기 임계 위상차 감지 신호는 상기 기준 클럭과 상기 피드백 클럭의 위상차가 임계 범위 이하로 좁혀지면 인에이블 되는 신호인 것을 특징으로 하는 반도체 집적 회로.
  18. a) 임계 위상차 감지 신호를 디스에이블 시키고, 업데이트 인에이블 신호를 인에이블 시키는 단계;
    b) 위상 감지 신호의 지시에 따라 지연 라인이 기준 클럭에 부여하는 지연량을 제어하는 단계;
    c) 상기 기준 클럭과 피드백 클럭의 위상차가 임계 범위 이하로 좁혀진 것이 감지되면 상기 임계 위상차 감지 신호를 인에이블 시키는 단계;
    d) 상기 위상 감지 신호의 레벨 변화 빈도를 판별하여 상기 업데이트 인에이블 신호를 인에이블 또는 디스에이블 시키는 단계; 및
    e) 상기 업데이트 인에이블 신호에 응답하여 상기 위상 감지 신호의 지시에 따라 상기 지연 라인이 상기 기준 클럭에 부여하는 지연량을 제어하는 단계;
    를 포함하는 반도체 집적 회로의 제어 방법.
  19. 제 18 항에 있어서,
    상기 d) 단계는,
    d-1) 상기 기준 클럭을 구동하여 제어 클럭을 생성하는 단계;
    d-2) 상기 제어 클럭에 응답하여 상기 위상 감지 신호를 쉬프팅하여 복수 개의 쉬프팅 신호를 생성하는 단계;
    d-3) 상기 복수 개의 쉬프팅 신호를 조합하여 위상 업 신호와 위상 다운 신호를 생성하는 단계; 및
    d-4) 상기 위상 업 신호 및 상기 위상 다운 신호에 응답하여 상기 업데이트 인에이블 신호를 인에이블 또는 디스에이블 시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 제어 방법.
  20. 제 19 항에 있어서,
    상기 d-3) 단계는, 상기 복수 개의 쉬프팅 신호가 모두 제 1 레벨의 전위를 가지면 상기 위상 업 신호를 인에이블 시키고, 상기 복수 개의 쉬프팅 신호가 모두 제 2 레벨의 전위를 가지면 상기 위상 다운 신호를 인에이블 시키는 단계인 것을 특징으로 하는 반도체 집적 회로의 제어 방법.
  21. 제 19 항에 있어서,
    상기 d-4) 단계는, 상기 위상 업 신호 또는 상기 위상 다운 신호가 인에이블 되면 상기 업데이트 인에이블 신호를 인에이블 시키고, 상기 위상 업 신호와 상기 위상 다운 신호가 디스에이블 되면 상기 업데이트 인에이블 신호를 디스에이블 시키는 단계인 것을 특징으로 하는 반도체 집적 회로의 제어 방법.
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