KR100935591B1 - 콘택 저항 및 리셋 커런트를 개선할 수 있는 상변화 메모리소자 및 그 제조방법 - Google Patents
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Abstract
상변화막의 리셋 전류를 감소시키면서, 스위칭 소자와의 콘택 저항을 감소시킬 수 있는 하부 전극 콘택을 갖는 상변화 메모리 소자 및 그 제조방법을 제공한다. 본 발명의 상변화 메모리 소자는, 스위칭 소자를 갖는 반도체 기판, 상기 스위칭 소자가 형성된 반도체 기판 상부에 형성되며 상기 스위칭 소자의 구동에 의해 상변화를 일으키는 상변화막, 및 상기 스위칭 소자와는 제 1 면적으로 콘택되고 상기 상변화막과는 제 1 면적보다 좁은 제 2 면적으로 콘택되는 벌브(bulb) 형태의 하부 전극 콘택으로 구성된다.
PRAM, 하부 전극 콘택(BEC), 벌브, 리셋 전류
Description
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 하부 전극 콘택을 갖는 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
IT 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보 통신 시스템 및 기기의 개발에 적합한 초고속 및 대용량등의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 차세대 반도체 메모리 장치는 일반적인 플래쉬 메모리 장치의 비휘발성, SRAM(Static Random Access Memory)의 고속 동작, 및 DRAM(Dynamic RAM)의 고집적성등을 포함하면서, 더 낮은 소비 전력이 요구된다. 이와 같은 차세대 반도체 메모리 장치로는 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 기입/독취 특성이 우수한 FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), PRAM(Phase-change RAM) 또는 NFGM(Nano Floating Gate Memory)등의 소자가 연구되고 있다. 그 중 PRAM은 단순한 구조를 가지면서 저렴한 비용으로 제조될 수 있으며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있 다.
PRAM은 인가되는 전류로부터 발생되는 열에 따라 그 결정 상태가 변화되는 상변화막을 갖는다. 현재 PRAM에 적용되는 상변화막으로는 게르마늄(Ge), 안티몬(Sb) 및 텔루트(Te)로 구성된 칼코게나이드 화합물(Ge-Sb-Te:GST)이 주로 이용되고 있다. GST와 같은 상변화막은 공급되는 전류의 크기 및 시간에 따라 발생되는 열에 의하여 그 결정 상태가 변화된다. 이러한 GST는 비정질 상태에서 높은 비저항을 갖는 반면, 결정 상태에서는 낮은 비저항을 가지므로, 메모리 장치의 데이터 저장 매체로 사용될 수 있다.
한편, 현재 상변화 메모리 장치 역시 저전력 및 고집적화가 요구되고 있으며, 이러한 저전력 및 고집적화 요구에 부응하기 위해 GST막의 동작 전류, 즉, 리셋 전류(reset current)를 낮추고자 하는 시도가 계속되고 있다.
리셋 전류를 낮추기 위한 방법으로 현재에는 GST막과 콘택되는 하부 전극 콘택(Bottom electric contact)의 면적을 감소시키는 방법이 주로 이용되고 있다.
그런데, 반도체 메모리 장치의 집적 밀도가 증대됨에 따라, 패턴 및 홀을 형성하기 위한 포토리소그라피 기술이 거의 한계에 봉착된 상태이므로, 원하는 리셋 전류를 얻기 위한 초미세 하부 전극 콘택을 형성하는 데 어려움이 있다.
한편, 현재의 포토리소그라피 공정에서 얻을 수 있는 최소 선폭으로 하부 전극 콘택을 형성하게 되는 경우, 하부 전극 콘택과 스위칭 소자(예컨대 다이오드)와의 콘택 면적이 매우 작아진다. 이러한 콘택 면적의 감소는 하부 전극 콘택과 스위칭 소자간의 콘택 저항을 증대시키는 원인이 되어, 신호 지연 문제를 유발한다.
따라서, 본 발명의 목적은 상변화막의 리셋 전류를 감소시키면서, 스위칭 소자와의 콘택 저항을 감소시킬 수 있는 하부 전극 콘택을 갖는 상변화 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 하부 전극 콘택을 갖는 상변화 메모리 소자를 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 소자는, 스위칭 소자를 갖는 반도체 기판, 상기 스위칭 소자가 형성된 반도체 기판 상부에 형성되며 상기 스위칭 소자의 구동에 의해 상변화를 일으키는 상변화막, 및 상기 스위칭 소자와는 제 1 면적으로 콘택되고 상기 상변화막과는 제 1 면적보다 좁은 제 2 면적으로 콘택되는 벌브(bulb) 형태의 하부 전극 콘택으로 구성된다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조방법은 다음과 같다. 먼저, 스위칭 소자가 형성된 반도체 기판을 준비한다음, 상기 반도체 기판상에 층간 절연막을 형성한다. 그 후에, 상기 층간 절연막 내에 상기 스위칭 소자의 상부를 노출시키는 벌브 형태의 하부 전극 콘택홀을 형성한다음, 상기 하부 전극 콘택홀 내부에 하부 전극 콘택을 형성한다. 그 후, 상기 하부 전극 콘택이 형성된 상기 층간 절연막 상부에 상변화막을 형성한다.
이때, 상기 벌브 형태의 하부 전극 콘택홀을 형성하는 단계는, 상기 층간 절연막 상부에 버퍼층을 형성하는 단계, 상기 스위칭 소자와 대응되는 상기 층간 절연막의 소정 부분이 노출되도록 버퍼층을 식각하여 예비 홀을 형성하는 단계, 상기 버퍼층 상부 및 상기 예비 홀 표면에 블록킹층을 형성하는 단계, 상기 스위칭 소자와 대응되는 부분의 상기 층간 절연막이 노출되도록 상기 블록킹층을 제거하는 단계, 및 상기 잔류하는 블록킹층을 마스크로 하여 상기 노출된 층간 절연막을 등방성 식각하는 단계를 포함한다.
하부 전극 콘택을 상부보다 하부의 면적이 넓은 벌브 형태로 형성함에 따라, 다이오드와의 접촉 면적을 증대시킴과 동시에 상변화막과의 접촉 면적을 줄일 수 있어, 접촉 저항을 감소시키면서 리셋 커런트를 개선할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
먼저, 도 1을 참조하면, 고농도 n형 불순물 영역(105)이 형성된 반도체 기판(100)이 준비된다. 이러한 반도체 기판(100) 상부에 기판 보호막으로서, 패드 산화막(110) 및 패드 질화막(115)을 순차적으로 형성한다. 패드 질화막(115) 상부에 소정 두께의 제 1 층간 절연막(120)을 형성한다. 제 1 층간 절연막(120)은 예를 들어, 층간 평탄화 특성이 우수한 HDP(High density plasma) 산화막이 이용될 수 있으며, 그것의 두께는 이후 형성될 다이오드의 높이 정도일 수 있다.
도 2를 참조하여, 상기 고농도 n형 불순물 영역(105)이 노출될 수 있도록 제 1 층간 절연막(120), 패드 질화막(115) 및 패드 산화막(110)을 소정 부분 식각하여, 다이오드가 형성될 콘택홀(도시되지 않음)을 형성한다. 이어서, 콘택홀이 충분히 매립되도록 n형의 SEG(selective epitaxial growth)층(125)을 성장시킨 다음, n형의 SEG층(125) 상부에 p형의 불순물을 주입하여 n형의 SEG층(125)의 상부 영역에 p형의 불순물 영역(128)을 형성한다. 이에, 콘택홀내에 스위칭 소자의 역할을 하는 PN 다이오드(130)가 형성된다. 그 후, 다이오드(130) 상부, 즉, p형의 불순물 영역(128) 상부에 오믹 콘택층(135)을 선택적으로 형성한다. 상기 오믹 콘택층(135)은 예컨대, 티타늄/티타늄 질화막(Ti/TiN)일 수 있다.
도 3을 참조하면, 상기 다이오드(130)가 형성된 제 1 층간 절연막(120) 상부에 제 2 층간 절연막(140) 및 버퍼층(145)을 순차적으로 형성한다. 제 2 층간 절연막(140)은 이후 형성될 하부 전극 콘택간을 절연시키기 위해 제공되며, 예를 들어, 실리콘 질화막으로 형성될 수 있다. 버퍼층(145)은 제 2 층간 절연막(140)과 식각 선택비가 상이한 제 1 물질층(142) 및 제 1 물질층(142)의 난반사를 방지하면서 보호하기 위한 하드 마스크로서의 제 2 물질층(144)으로 구성될 수 있다. 여기서, 제 1 물질층(142)으로는 텅스텐막이 이용될 수 있고, 제 2 물질층(144)으로는 실리콘 질화막일 수 있다.
도 4를 참조하면, 포토리소그라피 공정을 이용하여, 버퍼층(145) 상부에 하부 전극 콘택을 형성하기 위한 마스크 패턴(도시되지 않음)를 형성한다음, 마스크 패턴의 형태로 상기 버퍼층(145)의 소정 부분을 식각하여, 버퍼층(145)내에 상기 다이오드(130)의 상부와 대응되는 예비 홀(148)을 형성한다. 여기서, 상기 예비 홀(148)은 현 노광 장치에서 제작할 수 있는 최소 직경을 가질 수 있다. 예비 홀(148)이 형성된 버퍼층(145) 상부에 블록킹층(150)을 형성한다. 블록킹층(150)은 상기 제 2 층간 절연막(140)과 식각 선택비가 상이한 막일 수 있으며, 예를 들어 실리콘 산화막으로 형성될 수 있다. 이때, 블록킹층(150)을 균일한 두께로 형성한다고 하여도, 평탄 지역인 버퍼층(145) 상부에 형성되는 블록킹층(150)이 예비 홀(148)의 측벽 및 저면에 형성되는 블록킹층(150)보다 더 두껍게 형성된다.
그 후, 도 5에 도시된 바와 같이, 제 2 층간 절연막(140)이 노출되도록 블록킹층(150)을 이방성으로 전면식각한다. 이에 의해, 예비 홀(148)의 저면 및 버퍼층(145) 상면에 위치되는 블록킹층(150)이 선택적으로 식각되고, 예비 홀(148)의 측벽에 위치되는 블록킹층(150)은 식각되지 않게 된다. 이러한 전면 식각은 제 2 층간 절연막(140)이 노출되는 시점을 식각 종말점으로 하여 진행될 수 있다. 이때, 상기 블록킹층(150)은 예비 홀(148)의 저면(즉, 제 2 층간 절연막(140) 상부)보다 버퍼층(145) 상부에 더 두껍게 형성되어 있으므로, 예비 홀(148) 저면에 위치하는 블록킹층(150)이 모두 제거되었더라도, 버퍼층(145) 상부에는 블록킹층(150)이 잔류하게 된다.
다음, 잔류하는 블록킹층(150)을 마스크로 이용하여, 노출된 제 2 층간 절연막(140)을 등방성 식각한다. 이에 따라, 제 2 층간 절연막(140)내에 벌브(blub) 형태의 하부 전극 콘택홀(155)이 형성된다. 이와 같은 벌브 형태의 하부 전극 콘택 홀(155)은 그것의 상부 부분은 예비 홀(148)보다 좁은 직경을 갖게 되고, 하부 부분은 상기 등방성 식각에 의해 예비 홀(148)보다 큰 직경을 갖게 된다. 즉, 본 실시예의 하부 전극 콘택홀(155)의 상부 부분은 노광 한계치 보다 작은 직경을 갖게 된다.
다음, 도 6에 도시된 바와 같이, 상기 블록킹층(150)을 제거한다. 상기 블록킹층(150)이 실리콘 산화막인 경우, 반도체 기판 결과물을 HF 용액에 딥핑(dipping)하여, 블록킹층(150)을 제거한다. 그 후, 버퍼층(145)을 제거한다. 버퍼층(145)은 예를 들어 화학적 기계적 연마 방식에 의해 제거될 수 있다.
그 후, 벌브 형태의 하부 전극 콘택홀(155)내에 도전물을 충진하여, 하부 전극 콘택(160)을 형성한다. 하부 전극 콘택(160)은 하부 전극 콘택홀(155) 표면에 형성되는 장벽 금속막(161), 및 장벽 금속막(161) 표면에 하부 전극 콘택홀(155)을 충진하도록 형성되는 도전막(163)으로 구성될 수 있다. 여기서, 장벽 금속막(161)으로는 티타늄/티타늄 질화막이 이용될 수 있고, 도전막(163)은 텅스텐 금속막이 이용될 수 있다.
다음, 하부 전극 콘택(160)이 형성된 제 2 층간 절연막(140) 상부에 상변화막, 예컨대 GST막(165)을 형성한다.
도 7은 GST막(165)과 벌브 형태의 하부 전극 콘택(160)을 확대하여 보여주는 단면도이다.
도 7에 의하면, 하부 전극 콘택(160)이 벌브 형태로 형성됨에 따라, 다이오드(130) 상부의 오믹 금속층(135)과 충분한 접촉 면적을 가지고 콘택되므로, 콘택 저항을 줄일 수 있다. 또한, 벌브 형태의 하부 전극 콘택(160)은 하부에 비해 상부가 상대적으로 좁은 면적을 가짐으로 인해, 상변화막(165)과는 하부보다는 좁은 면적을 가지고 접촉된다. 이에 의해, 상변화막(165)의 리셋 전류를 감소시킬 수 있다.
이와 같은 본 발명에 따르면, 하부 전극 콘택(160)을 상부보다 하부의 면적이 넓은 벌브 형태로 형성함에 따라, 다이오드와의 접촉 면적을 증대시킴과 동시에 상변화막과의 접촉 면적을 줄일 수 있어, 접촉 저항을 감소시키면서 리셋 커런트를 개선할 수 있다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
본 실시예에서 스위칭 소자로서 SEG층에 형성되는 PN 다이오드를 예를 들어 설명하였지만, 여기에 한정되지 않고 모스 트랜지스터등 다양한 스위치 소자들이 이용될 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1 내지 도 6은 본 발명의 실시예에 따른 벌브 형태의 하부 전극 콘택을 갖는 상변화 메모리 소자의 제조방법을 공정별로 나타낸 단면도, 및
도 7은 본 발명의 실시예에 따른 벌브 형태의 하부 전극 콘택과 다이오드 및 상변화막의 콘택 형태를 보여주는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 130 : 다이오드
140 : 제 2 층간 절연막 145 : 버퍼층
150 : 블록킹층 155 : 벌브 형태의 하부 전극 콘택홀
160 : 하부 전극 콘택
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- 스위칭 소자를 갖는 반도체 기판을 제공하는 단계;상기 반도체 기판상에 층간 절연막을 형성하는 단계;상기 층간 절연막 내에 상기 스위칭 소자의 상부를 노출시키는 벌브 형태의 하부 전극 콘택홀을 형성하는 단계;상기 하부 전극 콘택홀 내부에 하부 전극 콘택을 형성하는 단계; 및상기 하부 전극 콘택이 형성된 상기 층간 절연막 상부에 상변화막을 형성하는 단계를 포함하며,상기 벌브 형태의 하부 전극 콘택홀을 형성하는 단계는,상기 층간 절연막 상부에 버퍼층을 형성하는 단계;상기 스위칭 소자와 대응되는 상기 층간 절연막의 소정 부분이 노출되도록 버퍼층을 식각하여 예비 홀을 형성하는 단계;상기 버퍼층 상부 및 상기 예비 홀 표면에 블록킹층을 형성하는 단계;상기 스위칭 소자와 대응되는 부분의 상기 층간 절연막이 노출되도록 상기 블록킹층을 제거하는 단계; 및상기 잔류하는 블록킹층을 마스크로 하여 상기 노출된 층간 절연막을 등방성 식각하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
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- 제 5 항에 있어서,상기 버퍼층을 형성하는 단계는,상기 층간 절연막과 식각 선택비가 상이한 막을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 버퍼층을 형성하는 단계는,상기 층간 절연막 상부에 상기 층간 절연막과 식각 선택비가 상이한 제 1 물질막을 형성하는 단계; 및상기 제 1 물질막 상부에 실리콘 질화막을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 블록킹층을 형성하는 단계는,상기 버퍼층과 식각 선택비가 상이한 막을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
- 제 9 항에 있어서,상기 블록킹층은 실리콘 산화막인 상변화 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 층간 절연막이 노출되도록 블록킹층을 제거하는 단계는,상기 층간 절연막이 노출되는 시점을 식각 종말점으로 하여, 상기 블록킹층을 전면 식각하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 층간 절연막을 등방성 식각하는 단계 이후에,상기 잔류하는 블록킹층을 제거하는 단계; 및상기 버퍼층을 제거하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 하부 전극 콘택을 형성하는 단계는,상기 하부 전극 콘택홀 표면에 장벽 금속막을 형성하는 단계; 및상기 하부 전극 콘택홀이 충진되도록 상기 장벽 금속막 상부에 도전막을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
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