Nothing Special   »   [go: up one dir, main page]

KR100926652B1 - 웨이퍼 정렬 방법 및 플립칩 제조 방법 - Google Patents

웨이퍼 정렬 방법 및 플립칩 제조 방법 Download PDF

Info

Publication number
KR100926652B1
KR100926652B1 KR1020070113511A KR20070113511A KR100926652B1 KR 100926652 B1 KR100926652 B1 KR 100926652B1 KR 1020070113511 A KR1020070113511 A KR 1020070113511A KR 20070113511 A KR20070113511 A KR 20070113511A KR 100926652 B1 KR100926652 B1 KR 100926652B1
Authority
KR
South Korea
Prior art keywords
wafer
template
mark
alignment
alignment mark
Prior art date
Application number
KR1020070113511A
Other languages
English (en)
Other versions
KR20090047598A (ko
Inventor
오정배
Original Assignee
세크론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세크론 주식회사 filed Critical 세크론 주식회사
Priority to KR1020070113511A priority Critical patent/KR100926652B1/ko
Priority to PCT/KR2008/002899 priority patent/WO2009061050A1/en
Publication of KR20090047598A publication Critical patent/KR20090047598A/ko
Application granted granted Critical
Publication of KR100926652B1 publication Critical patent/KR100926652B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11003—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring the bump preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01093—Neptunium [Np]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

웨이퍼 정렬 방법 및 플립칩 제조 방법이 개시된다. 웨이퍼 정렬 방법에 있어서, 제1 얼라인 마크가 형성된 웨이퍼를 마련한다. 또한, 불투명한 재질로 이루어지고, 제1 얼라인 마크의 위치와 대응되는 위치에 형성된 투명창에 제1 얼라인 마크와 대응하는 제2 얼라인 마크가 형성된 템플릿을 마련한다. 이어서, 웨이퍼와 템플릿을 서로 인접시키며, 투명창을 통하여 제1 얼라인 마크와 제2 얼라인 마크가 서로 일치하는지 여부를 센싱한다. 센싱 결과, 제1 얼라인 마크와 제2 얼라인 마크가 서로 불일치하는 경우, 웨이퍼 및 템플릿 중 적어도 하나를 이동시켜 제1 얼라인 마크와 제2 얼라인 마크를 서로 일치시킨다. 따라서, 템플릿이 불투명한 재질로 이루어지는 경우, 템플릿에 형성된 투명창을 통하여 웨이퍼와 템플릿을 정확하게 정렬시킬 수 있다.

Description

웨이퍼 정렬 방법 및 플립칩 제조 방법{METHOD OF ALIGNING A WAFER AND METHOD OF MANUFACTURING A FLIP CHIP USING THE SAME}
본 발명은 웨이퍼 정렬 방법 및 플립칩 제조 방법에 관한 것으로, 보다 상세하게는 웨이퍼를 불투명한 재질로 이루어진 템플릿에 정확하게 면접시키기 위한 웨이퍼 정렬 방법 및 플립칩 제조 방법에 관한 것이다.
최근 마이크로 전자 패키징(microelectronic packaging) 기술은 접속 방법에서 와이어 본딩으로부터 솔더 범프로 변화하고 있다. 솔더 범프를 이용하는 기술은 다양하게 알려져 있다. 예를 들면, 전기 도금, 솔더 페이스트 프린팅, 증발 탈수법, 솔더볼의 직접 부착 등이 알려져 있다.
특히, IBM에 의해 제안된 C4NP(controlled collapse chip connection new process) 기술은 낮은 비용으로 미세 피치를 구현할 수 있으며 반도체 장치의 신뢰도를 향상시킬 수 있다는 장점으로 인해 크게 주목받고 있다. 상기 C4NP 기술의 예는 미합중국 등록특허 제5,607,099호, 제5,775,569호, 제6,025,258호, 등에 개시되어 있다.
상기 C4NP 기술에 의하면, 구형의 솔더 범프들은 템플릿의 캐버티들 내에서 형성되며 상기 솔더 범프들은 웨이퍼 상에 형성된 범프 패드들 상에 열압착된다. 이에 캐버티들 내에 형성된 솔더 범프들을 범프 패드들에 부착하기 위하여 템플릿과 웨이퍼를 정확하게 정렬시킬 필요가 있다.
이 때, 종전의 템플릿은 유리 등의 투명한 재질로 이루어져 상기 템플릿과 웨이퍼를 정렬하는데 크게 어려움이 없었다. 그러나, 유리 등의 투명한 재질로 이루어진 템플릿이 외부의 충격에 쉽게 손상되거나 수명이 짧아지는 문제점이 발생한 다. 이에 상기 템플릿이 불투명한 재질로 이루어진 경우, 상기 템플릿과 상기 웨이퍼를 정렬하는데 어려움이 발생하여, 상기 솔더 범프들이 상기 범프 패드들에 정확하게 부착되지 못하는 문제점이 발생한다.
본 발명의 일 목적은 웨이퍼를 불투명한 재질로 이루어진 템플릿에 정확하고 효율적으로 정렬시키기 위한 웨이퍼 정렬 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 언급한 웨이퍼 정렬 방법을 이용하여 플립칩을 제조하기 위한 플립칩 제조 방법을 제공하는데 있다.
상술할 본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 웨이퍼 정렬 방법에 있어서, 제1 얼라인 마크가 형성된 웨이퍼를 마련한다. 그리고, 불투명한 재질로 이루어지고, 상기 제1 얼라인 마크의 위치와 대응되는 위치에 형성된 투명창을 포함하며, 상기 투명창에 상기 제1 얼라인 마크와 대응하는 제2 얼라인 마크가 형성된 템플릿을 마련한다. 상기 웨이퍼와 상기 템플릿을 서로 인접시키고, 상기 투명창을 통하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 서로 일치하는지 여부를 센싱한다. 상기 센싱한 결과, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 불일치하는 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시킨다.
본 발명의 실시예들에 있어서, 상기 템플릿은 금속 재질로 이루어질 수 있다. 또한, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크는 크기, 모양, 명도 및 채도 중에서 적어도 하나가 서로 다를 수 있다.
본 발명의 실시예들에 있어서, 상기 제1 얼라인 마크와 상기 제2 얼라인 마 크의 일치 여부를 센싱하는 단계에서, 상기 템플릿의 하부에 배치된 촬영부를 이용하여 상기 투명창을 통하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크에 대한 정보를 취득하고, 상기 촬영부로부터 취득한 정보를 이용하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 상호 오버랩되는지 여부를 판단한다. 예를 들어, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크에 대한 정보는 상기 제1 얼라인 마크와 상기 제2 얼라인 마크 각각의 위치, 크기, 모양, 명도 및 채도 중에서 적어도 하나가 될 수 있다. 예를 들어, 상기 제1 얼라인 마크는 사각 형상으로 이루어지고, 상기 제2 얼라인 마크는 십자 형상으로 이루어질 수 있다.
본 발명의 실시예들에 있어서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시키는 단계에서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 일정 각도만큼 회전시키는 동작 및 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 전후좌우 방향으로 이동시키는 동작을 연속적 또는 선택적으로 수행하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시킨다.
상술할 본 발명의 다른 목적을 달성하기 위하여 본 발명의 실시예들에 따른 플립칩 제조 방법에 있어서, 복수개의 범프 패드들을 구비하며, 제1 얼라인 마크가 형성된 된 웨이퍼를 마련한다. 또한, 불투명한 재질로 이루어지며, 그 표면에 상기 범프 패드들의 위치와 대응하는 캐버티들을 구비하고, 상기 제1 얼라인 마크의 위치와 대응되는 위치에 형성된 투명창을 포함하며, 상기 투명창에 상기 제1 얼라인 마크와 대응하는 제2 얼라인 마크가 형성된 템플릿을 마련한다. 상기 캐버티들에 솔더 물질을 충진하며, 상기 솔더 물질을 가열하여 상기 캐버티들 내에서 구형의 솔더 범프들을 형성한다. 그리고, 상기 웨이퍼와 상기 템플릿를 서로 인접시키며, 상기 웨이퍼와 상기 템플릿이 사전에 설정된 위치로 인접되지 않은 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 웨이퍼와 상기 템플릿이 상기 설정된 위치에 서로 인접하도록 보정한다. 그리고, 상기 보정에 의해 상기 웨이퍼와 상기 템플릿이 사전에 설정된 위치로 인접되는 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 솔더 범프들을 상기 범프 패드들에 밀착시킨다.
본 발명의 실시예들에 있어서, 상기 웨이퍼를 이동하여 상기 템플릿의 상부의 상기 설정된 위치에 인접하도록 보정하는 단계에서, 상기 투명창을 통하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 서로 일치하는지 여부를 센싱하며, 상기 센싱한 결과, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 불일치하는 경우, 상기 웨이퍼를 이동시켜 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시킨다. 예를 들어, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크의 일치 여부를 센싱하는 단계에서, 상기 템플릿의 하부에 배치된 촬영부를 이용하여 상기 투명창을 통해 상기 제1 얼라인 마크와 상기 제2 얼라인 마크에 대한 정보를 취득하고, 상기 촬영부로부터 취득한 정보를 이용하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 상호 오버랩되는지 여부를 판단할 수 있다. 또한, 기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시키는 단계에서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 일 정 각도만큼 회전시키는 동작 및 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 전후좌우 방향으로 이동시키는 동작을 연속적 또는 선택적으로 수행하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시킬 수 있다.
상술한 바와 같은 본 발명에 따르면, 템플릿이 불투명한 재질로 이루어진 경우에, 템플릿에 투명창을 형성하고, 투명창을 통하여 웨이퍼와 템플릿을 정확하게 정렬할 수 있다. 따라서, 템플릿의 재질 변경과 상관없이 웨이퍼를 템플릿에 정확하고 효율적으로 정렬함으로써, 전체적인 플립칩 제조 공정의 효율을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 유사한 구성 요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하 나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 웨이퍼 정렬 방법을 수행하기 위한 웨이퍼와 템플릿 및 촬영부를 개략적으로 도시한 구성도이고, 도 2는 도 1의 "A" 부분을 확대하여 도시한 확대도이다.
도 1을 참조하면, 웨이퍼(100)가 마련된다. 웨이퍼(100)에는 제1 얼라인 마 크(102)가 형성된다. 예를 들어, 제1 얼라인 마크(102)는 웨이퍼(100)의 가장 자리에 형성된다. 또한, 제1 얼라인 마크(100)는 웨이퍼(100)의 외주면에 복수개가 배치될 수 있다. 본 발명의 실시예들에 있어서, 제1 얼라인 마크(102)는 웨이퍼(100)의 외주면에 일정 거리만큼 서로 이격되어 네 개가 형성된다. 예를 들어, 제1 얼라인 마크(102)는 양각 패턴, 음각 패턴 또는 텐션용 얼라인 마크 등이 될 수 있다. 이와 달리, 제1 얼라인 마크(102)는 다양한 크기, 모양, 명도, 채도 등을 가질 수 있다.
웨이퍼(100)와 대응되는 템플릿(200)이 마련된다. 템플릿(200)의 크기는 웨이퍼(100)보다 상대적으로 크게 형성될 수 있다. 본 발명의 실시예들에 있어서, 템플릿(200)은 불투명한 재질로 이루어진다. 예를 들어, 템플릿(200)은 금속 등의 재질로 이루어질 수 있다. 또한, 템플릿(200)은 외부의 충격에 쉽게 파손되지 않으며 수명이 상대적으로 긴 다양한 불투명 재질로 이루어질 수 있다. 따라서, 본 발명의 템플릿(200)이 유리와 같은 투명한 재질로 이루어진 템플릿보다 훌륭한 내구성을 가지나, 불투명하므로 웨이퍼를 템플릿(200)에 정렬하는데 어려움이 발생할 수 있다.
이에 템플릿(200)은 웨이퍼(100)의 제1 얼라인 마크(102)의 위치와 대응되는 위치에 형성된 투명창(202)을 포함한다. 본 발명의 실시예들에 있어서, 제1 얼라인 마크(102)는 웨이퍼(100)의 외주면에 일정 거리만큼 서로 이격되어 네 개가 형성된 경우, 투명창(202)도 제1 얼라인 마크(102)와 대응하여 네 개가 형성된다. 예를 들어, 투명창(202)은 유리와 같은 투명한 재질로 이루어진다.
제2 얼라인 마크(204)가 투명창(202)에 형성된다. 도 2를 참조하면, 제2 얼라인 마크(204)는 투명창(202)의 상부면에 형성된다. 예를 들어, 제2 얼라인 마크(204)는 제1 얼라인 마크(102)와 마찬가지로, 양각 패턴, 음각 패턴 또는 텐션용 얼라인 마크 등이 될 수 있다. 예를 들어, 제2 얼라인 마크(204)는 제1 얼라인 마크(102)와 대응된다. 본 발명의 실시예들에 있어서, 제1 얼라인 마크(102)와 제2 얼라인 마크(204)는 크기, 모양, 명도 및 채도 중에서 적어도 하나가 서로 다르게 형성된다. 이는 제1 얼라인 마크(102)와 제2 얼라인 마크(204)의 일치 여부를 쉽게 판단하기 위해서이다. 이와 달리, 제1 얼라인 마크(102)와 제2 얼라인 마크(204)는 동일한 크기, 모양, 명도 및 채도를 가질 수 있다.
촬영부(300)가 템플릿(200)의 하부에 배치된다. 본 발명의 실시예들에 있어서, 촬영부(300)는 비젼 카메라(vision camera) 등이 될 수 있다. 예를 들어, 촬영부(300)는 템플릿(200)의 하부에서 투명창(202)을 통하여 웨이퍼(100)와 템플릿(200)의 위치를 촬영한다. 즉, 촬영부(300)는 투명창(202)을 통하여 제1 얼라인 마크(102)와 제2 얼라인 마크(204)의 일치 여부를 센싱한다.
한편, 웨이퍼(100)는 상부 스테이지(도시되지 않음)에 의해 지지되고, 템플릿(200)은 하부 스테이지(도시되지 않음)에 의해 지지될 수 있다. 상기 상부 스테이지 및 하부 스테이지는 웨이퍼(100) 및 템플릿(200)을 고정하여 지지할 뿐만 아니라, 웨이퍼(100) 및 템플릿(200)을 상하 좌우의 직선 방향으로 구동할 수 있으며, 일정 각도만큼 회전시킬 수 있다. 따라서, 웨이퍼(100)와 템플릿(200)이 정확하게 정렬되지 않아 그 위치를 보정하여야 할 경우, 상기 상부 및 하부 스테이지가 웨이퍼(100) 및 템플릿(200) 중 적어도 하나를 이동시켜 상기 보정을 수행할 수 있다.
또한, 제어부(도시되지 않음)가 촬영부(300)로부터 센싱된 웨이퍼(100) 및 템플릿(200)의 정보를 전달받아 상기 정보를 근거로 상기 상하부 스테이지의 구동을 제어할 수 있다.
이와 같이, 템플릿(200)이 불투명한 재질로 이루어진 경우, 웨이퍼(100)와 템플릿(200)을 정렬하고 보정하기 위하여 템플릿(200)에 투명창(202)을 형성한다. 따라서, 투명창(202)을 통하여 웨이퍼(100)와 템플릿(200)의 위치 정보 등을 센싱할 수 있으므로, 웨이퍼(100)와 템플릿(200)을 정확하게 정렬할 수 있다.
도 3은 본 발명의 실시예들에 따른 웨이퍼 정렬 방법을 설명하기 위한 순서도이다. 도 4 내지 도 8은 도 3의 웨이퍼 정렬 방법을 설명하기 위한 개략도들이다.
도 1 및 도 3을 참조하면, 본 발명의 실시예들에 따른 웨이퍼 정렬 방법에 따르면, 웨이퍼를 마련하고(S100), 템플릿을 마련하며(S200), 상기 웨이퍼와 상기 템플릿을 인접시킨다(S300). 그리고, 상기 웨이퍼와 템플릿의 인접 위치를 센싱하며(S400), 상기 센싱한 결과 웨이퍼와 템플릿이 설정된 위치로 인접하지 않는 경우, 상기 웨이퍼와 템플릿의 위치를 보정한다(S500).
구체적으로 살펴보면, 제1 얼라인 마크(102)가 형성된 웨이퍼(100)를 마련한다. 그리고, 제1 얼라인 마크(102)의 위치와 대응되는 위치에 투명창(202)이 형성된 템플릿(200)을 마련하고, 제1 얼라인 마크(102)와 대응하는 제2 얼라인 마 크(204)가 투명창(202)에 형성된다. 본 발명의 실시예들에 있어서, 템플릿(200)은 금속 등의 불투명한 재질로 이루어진다.
웨이퍼(100)와 템플릿(200)을 서로 인접시킨다. 예를 들어, 상부 스테이지(도시되지 않음)가 웨이퍼(100)를 하방으로 이동시켜 웨이퍼(100)를 템플릿(200)의 상부 일 영역에 템플릿(200)과 인접하도록 위치시킬 수 있다.
템플릿(200)의 투명창(202)을 통하여 웨이퍼(100)와 템플릿(200)의 위치를 센싱한다. 즉, 투명창(202)을 통하여 제1 얼라인 마크(102)와 제2 얼라인 마크(204)가 서로 일치하는지 여부를 센싱한다.
예를 들어, 제1 얼라인 마크(102)와 제2 얼라인 마크(204)의 일치 여부를 센싱하기 위하여, 템플릿(200)의 하부에 배치된 촬영부(300)가 투명창(202)을 통하여 제1 얼라인 마크(102)와 제2 얼라인 마크(204)에 대한 정보를 취득한다. 예를 들어, 제1 얼라인 마크(102)와 제2 얼라인 마크(204)에 대한 정보는 제1 얼라인 마크(102)와 제2 얼라인 마크(204) 각각의 위치, 크기, 모양, 명도 및 채도 등을 포함한다. 이에 촬영부(300)는 제1 얼라인 마크(102)와 제2 얼라인 마크(204)의 위치, 크기, 모양, 명도 및 채도 중 적어도 하나를 센싱하여 그 정보를 취득한다.
촬영부(300)로부터 상기 취득한 정보를 이용하여 제1 얼라인 마크(102)와 제2 얼라인 마크(204)가 상호 오버랩되는지 여부를 판단한다. 예를 들어, 크기가 다른 제1 얼라인 마크(102)와 제2 얼라인 마크(204)가 상호 오버랩되어 서로 일치하는지 여부를 판단한다. 여기서, 촬영부(300) 연결된 별도의 제어부(도시되지 않음)가 촬영부(300)로부터 정보를 전달받아 제1 얼라인 마크(102)와 제2 얼라인 마 크(204)의 일치 여부를 판단할 수 있다.
상기 센싱 결과, 웨이퍼(100)와 템플릿(200)이 사전에 설정된 위치로 인접하지 않는 경우, 즉 제1 얼라인 마크(102)와 제2 얼라인 마크(200)가 일치하지 않는 경우, 웨이퍼(100) 및 템플릿(200) 중 적어도 하나를 이동시켜 제1 얼라인 마크(102)와 제2 얼라인 마크(204)를 일치시킨다. 예를 들어, 웨이퍼(100) 및 템플릿(200) 중 적어도 하나를 일정 각도만큼 회전시켜 제1 얼라인 마크(102)와 제2 얼라인 마크(204)를 일치시킬 수 있다. 또한, 웨이퍼(100) 및 템플릿(200) 중 적어도 하나를 전후좌우 방향으로 이동시켜 제1 얼라인 마크(102)와 제2 얼라인 마크(204)를 일치시킬 수 있다. 나아가, 웨이퍼(100) 및 템플릿(200) 중 적어도 하나를 회전시키는 동작 및 전후좌우 방향으로 이동시키는 동작을 연속적 또는 선택적으로 수행하여 제1 얼라인 마크(102)와 제2 얼라인 마크(204)를 일치시킬 수 있다.
도 4를 참조하면, 촬영부(300)가 촬영한 촬영 화면(302a)에서 제1 얼라인 마크(102)와 제2 얼라인 마크(204)가 서로 불일치 한다. 예를 들어, 제1 얼라인 마크(102)와 제2 얼라인 마크(204)는 서로 다른 위치에 서로 다른 방향으로 배치된 상태이다.
도 5를 참조하면, 웨이퍼(100)와 템플릿(200) 중 적어도 하나를 일정 각도만큼 회전시킨다. 이에 촬영부(300)가 촬영한 촬영 화면(302b)에서 제1 얼라인 마크(102)와 제2 얼라인 마크(204)는 방향으로 동일하나 서로 다른 위치에 배치된 상태이다.
도 6을 참조하면, 웨이퍼(100)와 템플릿(200) 중 적어도 하나를 제1 방향으 로 이동시킨다. 이에 촬영부(300)가 촬영한 촬영 화면(302c)에서 제1 얼라인 마크(102)와 제2 얼라인 마크(204)는 상기 제1 이동 방향과 수직한 방향으로 나란한 상태이다. 그러나, 제1 얼라인 마크(102)와 제2 얼라인 마크(204)는 여전히 서로 다른 위치에 배치된 상태이다.
도 7을 참조하면, 웨이퍼(100)와 템플릿(200) 중 적어도 하나를 상기 제1 방향과 수직한 제2 방향으로 이동시킨다. 이에 촬영부(300)가 촬영한 촬영 화면(302d)에서 제1 얼라인 마크(102)와 제2 얼라인 마크(204)는 서로 일치한다.
한편, 도 8을 참조하면, 본 발명의 다른 예에 따른 제1 얼라인 마크(103)는 사각 형상으로 이루어지고, 제2 얼라인 마크(205)는 십자 형상으로 이루어진다. 이에 웨이퍼(100)와 템플릿(200) 중 적어도 하나를 상기 제1 방향과 수직한 제2 방향으로 이동시킨 후, 촬영부(300)가 촬영한 촬영 화면(302e)에서 서로 다른 크기 및 모양으로 이루어진 제1 얼라인 마크(103)와 제2 얼라인 마크(205)가 서로 일치한다.
이와 같이, 불투명한 재질로 이루어진 템플릿(200)에 형성된 투명창(302)을 통하여 제1 얼라인 마크(102)와 제2 얼라인 마크(204)의 일치 여부를 센싱할 수 있다. 또한, 웨이퍼(100)와 템플릿(200) 중 적어도 하나를 회전시키거나 이동시켜 제1 얼라인 마크(102)와 제2 얼라인 마크(204)를 서로 일치시킬 수 있다. 따라서, 템플릿(200)이 불투명한 재질로 이루어진 경우에도 웨이퍼(100)를 템플릿(200)에 정확하게 정렬할 수 있다.
도 9 내지 도 17은 본 발명의 실시예들에 따른 플립칩 제조 방법을 설명하기 위한 개략도들이다.
도 9 및 도 10을 참조하면, 웨이퍼(100) 상에는 다수의 반도체 칩들(104)이 형성되어 있으며, 각각의 반도체 칩들(104)에는 범프 패드(106)들이 형성되어 있다. 예를 들어, 웨이퍼(100) 상에는 범프 패드(106)들을 노출시키기 위한 보호막(108)이 형성될 수 있으며, 범프 패드(106)들은 알루미늄 또는 구리 등으로 이루어질 수 있다. 또한, 범프 패드(106)들의 상부에는 유비엠(110, under bump metallurgy: UBM)들이 형성된다. 예를 들어, 유비엠(110)들은 후술할 솔더 범프들과 결합하여 범프 패드(106)들과 상기 솔더 범프를 전기적으로 연결시킬 수 있다. 또한, 유비엠(110)들은 접합층, 확산 방지층, 젖음층 등으로 이루어진 다층금속층으로 이루어 질 수 있다.
도 11 및 도 12를 참조하면, 템플릿(200)은 솔더 범프들을 형성하기 위하여 제공될 수 있다. 상기 템플릿(200)의 표면에는 다수의 캐버티들(206; cavities)이 형성될 수 있으며, 캐버티들(206)은 웨이퍼(100) 상에 형성된 범프 패드(106)들의 위치와 대응되도록 형성될 수 있다. 한편, 캐버티(206)들은 각각 반구 형상을 가질 수 있다. 그러나, 캐버티(206)들의 형상이 본 발명의 범위를 한정하지는 않을 것이다.
도 13을 참조하면, 솔더 물질(208)을 캐버티(206)들 내에 충진한다. 솔더 물질(208)의 충진 방법은 용융된 솔더 물질을 인젝션 노즐을 이용하여 충진하는 방법, 솔더 페이스트와 스텐실(stencil) 마스크를 이용하는 방법, 등이 사용될 수 있다. 솔더 물질(208)로는 금(Au), 은(Ag), 주석(Sn), 구리(Cu) 또는 이들의 조합이 사용될 수 있으며, 경우에 따라서는 납(Pb)이 포함될 수도 있다.
도 14를 참조하면, 캐버티(206)들 내에 충진된 솔더 물질(208)을 가열하여 캐버티(206)들 내에서 구형의 솔더 범프(210, 또는 솔더 볼들)들을 형성한다. 예를 들면, 솔더 범프(210)들은 솔더 물질(208)의 용융점 이상의 온도로 솔더 물질(208)을 가열함으로써 형성될 수 있다.
구형의 솔더 범프(210)들은 캐버티(206)들의 중앙 지점에 위치될 수 있으며, 상온 또는 상기 용융점보다 낮은 온도에서 경화될 수 있다.
도 15 및 도 16을 참조하면, 웨이퍼(100)와 템플릿(200)을 서로 마주보도록 수직 방향으로 배치시킨다. 예를 들어, 웨이퍼(100)의 유비엠(110)들과 캐버티(206)들 내의 솔더 범프(210)들이 서로 마주보도록 수직 방향으로 배치시킨다. 예를 들어, 유비엠(110)들이 아래를 향하도록 웨이퍼(100)가 템플릿(200)의 상부에 배치될 수 있다. 이어서, 웨이퍼(100)를 하부로 이동시켜 유비엠(110)들에 솔더 범프(210)들을 부착시킨다. 이 때, 솔더 범프(210)들은 유비엠(110)들의 접착력에 의해 부착될 수 있다. 계속해서, 유비엠(110)들에 솔더 범프(210)들을 부착된 상태로 웨이퍼(100)를 상부로 이동시킨다. 이에 솔더 범프(210)들의 웨이퍼(100)로 전달이 완료된다.
이와 달리, 웨이퍼(100)가 템플릿(200)의 상부에 배치된 경우, 템플릿(200)이 이동하여 솔더 범프(210)들을 웨이퍼(100)의 유비엠(110)들에 전달할 수 있다.
또한, 템플릿(200)이 웨이퍼(100)의 상부에 배치되고, 템플릿(200) 또는 웨이퍼(100)가 하방 또는 상방으로 이동하여 솔더 범프(210)들을 웨이퍼(100)의 유비 엠(110)들에 전달할 수 있다. 이는 솔더 범프(210)들의 자중을 이용하여 솔더 범프(210)들을 유비엠(110)들에 용이하게 부착시키고, 솔더 범프(210)들을 템플릿(200)으로부터 용이하게 제거하게 하기 위함이다.
이와 같이, 솔더 범프(210)들을 웨이퍼(100)의 유비엠(110)들에 전달하기 위한 방법은 다양하게 변경될 수 있다.
한편, 솔더 범프(110)들이 전달된 웨이퍼(100)에 대하여 다이싱(dicing) 공정을 수행하여 웨이퍼(100)로부터 반도체 칩(104)들을 개별화시킨다. 솔더 범프(210)들을 웨이퍼(100)에 전달하는 방법에 대한 설명은 상술한 바와 동일하므로 생략한다.
도 17을 참조하면, 개별화된 반도체 칩(102)을 기판(400)에 열압착시켜 솔더 범프(210)들을 기판(400)의 전극들과 접속시킴으로써 플립칩을 제조한다. 또한, 상기 열압착에 의해 솔더 범프(210)들은 반도체 칩(104)의 유비엠(110)들과 접속될 수 있다. 즉, 반도체 칩(104)과 기판(400)은 상기 솔더 범프(210)들을 통해 전기적으로 연결될 수 있다.
이 때, 반도체 칩(104)과 기판(400)은 약 80 내지 200℃ 정도의 온도에서 압착될 수 있다. 상기 열압착 공정의 온도는 솔더 범프(210)들의 용융점 등에 의해 결정될 수 있다. 예를 들면, 상기 열압착 공정은 약 150 내지 180℃ 정도의 온도에서 수행될 수 있다.
이와 같이 본 발명에 따르면, 불투명한 재질로 이루어진 템플릿(200)과 웨이퍼(100)를 정확하게 배열시킴으로써 전체적인 플립칩 제조 공정의 효율성을 향상시 킬 수 있다. 이에 플립칩의 생산성 및 수율이 향상될 수 있다.
본 발명에 따른 웨이퍼 정렬 방법 및 플립칩 제조 방법에 있어서, 템플릿이 불투명한 재질로 이루어진 경우, 템플릿에 형성된 투명창을 통하여 템플릿과 웨이퍼의 정렬 여부를 센싱하고 제어할 수 있다. 따라서, 템플릿과 웨이퍼를 정확하게 정렬시킴으로써 후속되는 솔더 범프를 부착하기 위한 공정, 플립칩을 제조하기 위한 공정 등의 효율적으로 수행할 수 있다．따라서, 전체적인 공정 효율이 크게 향상되어, 제품의 생산성 및 수율이 향상된다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 웨이퍼 정렬 방법을 수행하기 위한 웨이퍼와 템플릿 및 촬영부를 개략적으로 도시한 구성도이다.
도 2는 도 1의 "A" 부분을 확대하여 도시한 확대도이다.
도 3은 본 발명의 실시예들에 따른 웨이퍼 정렬 방법을 설명하기 위한 순서도이다.
도 4 내지 도 8은 도 3의 웨이퍼 정렬 방법을 설명하기 위한 개략도들이다.
도 9 내지 도 17은 본 발명의 실시예들에 따른 플립칩 제조 방법을 설명하기 위한 개략도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 웨이퍼 102, 103 : 제1 얼라인 마크
104 : 반도체 칩 106 : 범프 패드
108 : 보호막 110 : 유비엠
200 : 템플릿 202 : 투명창
204, 205 : 제2 얼라인 마크 206 : 캐버티
208 : 솔더 물질 210 : 솔더 범프
300 : 촬영부 302 : 촬영 화면
400 : 기판

Claims (11)

  1. 제1 얼라인 마크가 형성된 웨이퍼를 마련하는 단계;
    상기 제1 얼라인 마크의 위치와 대응하는 위치에 형성된 투명창 및 상기 제1 얼라인 마크와 대응하도록 상기 투명창에 형성된 제2 얼라인 마크를 포함하며, 불투명한 재질로 이루어진 템플릿을 마련하는 단계;
    상기 웨이퍼와 상기 템플릿을 서로 인접시키는 단계;
    상기 투명창을 통하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 서로 일치하는지 여부를 센싱하는 단계; 및
    센싱한 결과, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 서로 불일치하는 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시키는 단계를 포함하는 웨이퍼 정렬 방법.
  2. 제1항에 있어서, 상기 템플릿은 금속 재질로 이루어진 것을 특징으로 하는 웨이퍼 정렬 방법.
  3. 제1항에 있어서, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크는 크기, 모양, 명도 및 채도 중에서 적어도 하나가 서로 다른 것을 특징으로 하는 웨이퍼 정렬 방법.
  4. 제3항에 있어서, 상기 제1 얼라인 마크는 사각 형상으로 이루어지고, 상기 제2 얼라인 마크는 십자 형상으로 이루어진 것을 특징으로 하는 웨이퍼 정렬 방법.
  5. 제1항에 있어서, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크의 일치 여부를 센싱하는 단계는
    상기 템플릿의 하부에 배치된 촬영부를 이용하여 상기 투명창을 통하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크에 대한 정보를 취득하는 단계; 및
    상기 촬영부로부터 취득한 정보를 이용하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 상호 오버랩되는지 여부를 판단하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 정렬 방법.
  6. 제5항에 있어서, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크에 대한 정보는 상기 제1 얼라인 마크와 상기 제2 얼라인 마크 각각의 위치, 크기, 모양, 명도 및 채도 중에서 적어도 하나인 것을 특징으로 하는 웨이퍼 정렬 방법.
  7. 제1항에 있어서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시키는 단계는
    상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 일정 각도만큼 회전시키는 동작 및 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 전후좌우 방향으로 이동시키 는 동작을 연속적 또는 선택적으로 수행하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시키는 것을 특징으로 하는 웨이퍼 정렬 방법.
  8. 복수개의 범프 패드들을 구비하며, 제1 얼라인 마크가 형성된 웨이퍼를 마련하는 단계;
    상기 범프 패드들과 대응하도록 캐버티들이 형성된 표면, 상기 제1 얼라인 마크의 위치와 대응하는 위치에 형성된 투명창 및 상기 제1 얼라인 마크와 대응하도록 상기 투명창에 형성된 제2 얼라인 마크를 포함하며, 불투명한 재질로 이루어진 템플릿을 마련하는 단계;
    상기 캐버티들에 솔더 물질을 충진하는 단계;
    상기 솔더 물질을 가열하여 상기 캐버티들 내에서 구형의 솔더 범프들을 형성하는 단계;
    상기 웨이퍼와 상기 템플릿을 서로 인접시키는 단계;
    상기 웨이퍼와 상기 템플릿이 사전에 설정된 위치로 인접되지 않은 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 웨이퍼와 상기 템플릿이 상기 설정된 위치에 서로 인접하도록 보정하는 단계; 및
    상기 보정에 의해 상기 웨이퍼와 상기 템플릿이 사전에 설정된 위치로 인접되는 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 솔더 범프들을 상기 범프 패드들에 밀착시키는 단계를 포함하는 플립칩 제조 방법.
  9. 제8항에 있어서, 상기 웨이퍼를 이동하여 상기 템플릿의 상부의 상기 설정된 위치에 인접하도록 보정하는 단계는
    상기 투명창을 통하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 서로 일치하는지 여부를 센싱하는 단계; 및
    센싱한 결과, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 서로 불일치하는 경우, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시키는 단계를 포함하는 것을 특징으로 하는 플립칩 제조 방법.
  10. 제9항에 있어서, 상기 제1 얼라인 마크와 상기 제2 얼라인 마크의 일치 여부를 센싱하는 단계는
    상기 템플릿의 하부에 배치된 촬영부를 이용하여 상기 투명창을 통하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크에 대한 정보를 취득하는 단계; 및
    상기 촬영부로부터 취득한 정보를 이용하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크가 상호 오버랩되는지 여부를 판단하는 단계를 포함하는 것을 특징으로 하는 플립칩 제조 방법.
  11. 제9항에 있어서, 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 이동시켜 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시키는 단계는
    상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 일정 각도만큼 회전시키는 동 작 및 상기 웨이퍼 및 상기 템플릿 중 적어도 하나를 전후좌우 방향으로 이동시키는 동작을 연속적 또는 선택적으로 수행하여 상기 제1 얼라인 마크와 상기 제2 얼라인 마크를 서로 일치시키는 것을 특징으로 하는 플립칩 제조 방법.
KR1020070113511A 2007-11-08 2007-11-08 웨이퍼 정렬 방법 및 플립칩 제조 방법 KR100926652B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070113511A KR100926652B1 (ko) 2007-11-08 2007-11-08 웨이퍼 정렬 방법 및 플립칩 제조 방법
PCT/KR2008/002899 WO2009061050A1 (en) 2007-11-08 2008-05-23 Method of aligning a wafer and method of manufacturing a flip chip using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070113511A KR100926652B1 (ko) 2007-11-08 2007-11-08 웨이퍼 정렬 방법 및 플립칩 제조 방법

Publications (2)

Publication Number Publication Date
KR20090047598A KR20090047598A (ko) 2009-05-13
KR100926652B1 true KR100926652B1 (ko) 2009-11-16

Family

ID=40625914

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070113511A KR100926652B1 (ko) 2007-11-08 2007-11-08 웨이퍼 정렬 방법 및 플립칩 제조 방법

Country Status (2)

Country Link
KR (1) KR100926652B1 (ko)
WO (1) WO2009061050A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101427690B1 (ko) * 2008-01-07 2014-08-07 세메스 주식회사 솔더 범프들을 형성하기 위한 템플릿 및 이를 이용하여웨이퍼를 정렬하는 방법
FR2947948B1 (fr) * 2009-07-09 2012-03-09 Commissariat Energie Atomique Plaquette poignee presentant des fenetres de visualisation
KR101217825B1 (ko) * 2011-03-25 2013-01-02 주식회사 프로텍 Ｌｅｄ 칩 정렬 방법 및 ｌｅｄ 칩 정렬 장치
US9748128B1 (en) * 2016-06-01 2017-08-29 Micron Technology, Inc. Systems and methods for wafer alignment
KR102409885B1 (ko) 2018-10-11 2022-06-16 삼성전자주식회사 웨이퍼 정렬 방법, 이러한 정렬 방법을 이용한 웨이퍼 본딩 방법, 및 이러한 정렬 방법을 수행하기 위한 장치
KR102374673B1 (ko) * 2020-11-30 2022-03-16 (주) 예스티 웨이퍼 정렬 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11102932A (ja) 1997-07-30 1999-04-13 Seiko Epson Corp Ｉｃ実装構造、液晶装置及び電子機器
US6484927B1 (en) * 1999-11-05 2002-11-26 Delaware Capital Formation Corporation Method and apparatus for balling and assembling ball grid array and chip scale array packages
US6528346B2 (en) * 1994-01-20 2003-03-04 Fujitsu Limited Bump-forming method using two plates and electronic device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528346B2 (en) * 1994-01-20 2003-03-04 Fujitsu Limited Bump-forming method using two plates and electronic device
JPH11102932A (ja) 1997-07-30 1999-04-13 Seiko Epson Corp Ｉｃ実装構造、液晶装置及び電子機器
US6484927B1 (en) * 1999-11-05 2002-11-26 Delaware Capital Formation Corporation Method and apparatus for balling and assembling ball grid array and chip scale array packages

Also Published As

Publication number Publication date
WO2009061050A1 (en) 2009-05-14
KR20090047598A (ko) 2009-05-13

Similar Documents

Publication Publication Date Title
KR20090051929A (ko) 웨이퍼 정렬 방법 및 플립칩 제조 방법
KR100926652B1 (ko) 웨이퍼 정렬 방법 및 플립칩 제조 방법
US6995469B2 (en) Semiconductor apparatus and fabricating method for the same
KR101419690B1 (ko) 반도체 칩들의 열 압착 본딩
KR101378418B1 (ko) 이미지센서 모듈 및 그 제조방법
KR101411482B1 (ko) 컴플라이언트 단자 탑재부를 갖는 미소전자 소자 및 그제조 방법
US10014272B2 (en) Die bonding with liquid phase solder
US20090176321A1 (en) Template for forming solder bumps, method of manufacturing the template and method of inspecting solder bumps using the template
US10269762B2 (en) Rework process and tool design for semiconductor package
TW538657B (en) Recognition device, bonding device, and method for making a circuit
CN116053153A (zh) 一种固晶机及固晶方法
JP2006202991A (ja) 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法
JP4586583B2 (ja) 半導体装置の接合方法
KR101427690B1 (ko) 솔더 범프들을 형성하기 위한 템플릿 및 이를 이용하여웨이퍼를 정렬하는 방법
JP2889800B2 (ja) 画像装置
JP4004513B2 (ja) 半導体集積回路装置の製造方法
JP3086125B2 (ja) 半導体チップへのバンプ形成方法および装置
JP4952527B2 (ja) 半導体装置の製造方法及び半導体装置
JP2004146528A (ja) 半導体装置の製造方法
KR20110045163A (ko) 칩 온 필름 패키지 및 그 제조 방법
JP4184838B2 (ja) 半導体装置の製造方法および電子機器の製造方法
KR20240139656A (ko) 기둥형 접속체의 기판 본딩 방법
JP2000286452A (ja) 発光素子の発光中心検出方法
JP3702963B2 (ja) 半導体集積回路装置の製造方法
CN115188679A (zh) 一种激光焊接芯片的方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20071108

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20090330

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20090925

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20091106

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20091106

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20121015

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20121015

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee