KR100915820B1

KR100915820B1 - 펄스 발생 회로 및 이를 포함하는 듀티 사이클 보정 장치

Info

Publication number: KR100915820B1
Application number: KR1020070114972A
Authority: KR
Inventors: 이현우; 윤원주; 신동석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-11-12
Filing date: 2007-11-12
Publication date: 2009-09-07
Also published as: KR20090048885A

Abstract

본 발명의 펄스 발생 회로는, 코드 쉬프트 펄스 신호 및 카운팅 인에이블 신호에 응답하여 기준 클럭과 피드백 클럭을 카운팅하여 각각의 최상위 비트의 값을 기준 최상위 신호와 피드백 최상위 신호로서 출력하는 카운팅부; 리셋 신호에 응답하여 상기 기준 최상위 신호와 상기 피드백 최상위 신호의 레벨에 따라 상기 카운팅 인에이블 신호를 생성하는 제 1 신호 생성부; 및 상기 카운팅 인에이블 신호와 상기 기준 최상위 신호를 입력 받아 상기 코드 쉬프트 펄스 신호를 생성하는 제 2 신호 생성부;를 포함하는 것을 특징으로 한다.

DLL 회로, 듀티 사이클, 클럭 제너레이터

Description

펄스 발생 회로 및 이를 포함하는 듀티 사이클 보정 장치{Pulse Generating Circuit and Duty Cycle Correcting Apparatus with the Same}

본 발명은 펄스 발생 회로 및 이를 포함하는 듀티 사이클 보정 장치에 관한 것으로, 보다 상세하게는 고속 동작시 DLL(Delay Locked Loop) 회로의 안정적인 동작을 지원하는 펄스 발생 회로 및 이를 포함하는 듀티 사이클 보정 장치에 관한 것이다.

일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.

DLL 회로로부터 출력되는 클럭은 그 듀티비(Duty Ratio)가 정확히 정해진 비율(예를 들어, 50:50)을 유지하여야만 DLL 회로의 동작 효율 저하를 방지할 수 있 다. 그러나 DLL 회로 외부의 지터(Jitter) 특성 및 DLL 회로 내부의 지연 소자들이 갖는 불균일한 지연값 등에 의해 DLL 회로의 출력 클럭의 듀티비는 쉽게 틀어지게 된다. 이러한 부작용을 방지하기 위해, DLL 회로는 듀티 사이클 보정 장치를 구비하여 출력 클럭의 듀티비가 정해진 비율을 가지도록 하는 동작을 수행한다. 듀티 사이클 보정 장치는 DLL 회로의 지연 라인의 입력부나 출력부 또는 피드백 라인에 구비될 수 있으며, 클럭 제너레이터로부터 샘플 클럭을 전달 받아 동작한다. 일반적으로 클럭 제너레이터로부터 생성되는 샘플 클럭은 기준 클럭의 소정 주기(예를 들어, 20주기)마다 한 번씩 인에이블 되고 기준 클럭의 한 주기에 해당하는 인에이블 구간을 갖는 펄스 신호 형태로 구현된다.

이와 같이, DLL 회로 내에 구비되는 듀티 사이클 보정 장치는 특히 고속 동작시 클럭의 듀티비가 왜곡되는 현상에 대응하기에 유용하다. 그러나 클럭의 듀티비의 왜곡 정도가 심하면 클럭 제너레이터로부터 출력되는 샘플 클럭이 제대로 생성되지 않을 수 있으며, 이러한 상황에서는 듀티 사이클 보정 장치의 정상적인 동작이 어렵게 된다. 또한 샘플 클럭이 왜곡되지 않더라도, 샘플 클럭의 인에이블 타이밍에 따라 듀티 사이클 보정 장치가 동작하게 되면, 이미 심하게 왜곡된 DLL 회로 내부의 클럭의 듀티 사이클을 보정하는 데에 있어서 적지 않은 시간이 소요되므로, DLL 회로의 성능이 저하된다는 문제점이 발생한다.

이처럼, 종래의 듀티 사이클 보정 장치는 클럭 제너레이터로부터 생성되는 샘플 클럭의 제어에 의해 동작함에 따라, 클럭 제너레이터의 성능의 한계로 인해 고속 동작시 DLL 회로의 동작상의 안정성을 지원하기 용이하지 않다는 문제점이 존 재하였으며, 반도체 집적 회로의 고속화 구현을 위해 이와 같은 문제점에 대한 해결책이 요구되고 있는 상황이다.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 고속 동작시 샘플 클럭의 왜곡으로 인한 듀티 사이클 보정 동작의 성능 저하를 방지하는 펄스 발생 회로 및 이를 포함하는 듀티 사이클 보정 장치를 제공하는 데에 그 기술적 과제가 있다.

또한 본 발명은 고속 동작시 클럭의 듀티 사이클 보정 속도를 증가시켜 DLL 회로의 성능을 향상시키는 펄스 발생 회로 및 이를 포함하는 듀티 사이클 보정 장치를 제공하는 데에 다른 기술적 과제가 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 펄스 발생 회로는, 코드 쉬프트 펄스 신호 및 카운팅 인에이블 신호에 응답하여 기준 클럭과 피드백 클럭을 카운팅하여 각각의 최상위 비트의 값을 기준 최상위 신호와 피드백 최상위 신호로서 출력하는 카운팅부; 리셋 신호에 응답하여 상기 기준 최상위 신호와 상기 피드백 최상위 신호의 레벨에 따라 상기 카운팅 인에이블 신호를 생성하는 제 1 신호 생성부; 및 상기 카운팅 인에이블 신호와 상기 기준 최상위 신호를 입력 받아 상기 코드 쉬프트 펄스 신호를 생성하는 제 2 신호 생성부;를 포함하는 것을 특징으로 한다.

또한 본 발명의 다른 실시예에 따른 펄스 생성 방법은, a) 기준 클럭의 토글 여부와 피드백 클럭의 토글 여부를 판별하는 단계; b) 상기 기준 클럭 또는 상기 피드백 클럭이 토글하지 않는 것이 감지되면 카운팅 인에이블 신호를 인에이블 시켜 상기 토글 여부 판별 동작을 반복하는 단계; 및 c) 상기 기준 클럭의 토글 여부를 판별함에 따라 생성되는 신호와 상기 카운팅 인에이블 신호를 조합하여 코드 쉬프트 펄스 신호를 생성하여 상기 토글 여부 판별 동작을 초기화하는 단계;를 포함하는 것을 특징으로 한다.

그리고 본 발명의 또 다른 실시예에 따른 듀티 사이클 보정 장치는, 기준 클럭과 피드백 클럭의 토글 여부를 판별하여 카운팅 인에이블 신호 및 코드 쉬프트 펄스 신호를 생성하는 펄스 발생 회로; 상기 카운팅 인에이블 신호에 응답하여 샘플 클럭 또는 상기 코드 쉬프트 펄스 신호를 선택적으로 통과시키는 제 1 먹스 회로; 상기 제 1 먹스 회로의 출력 신호의 제어에 따라 듀티비 감지 신호에 응답하여 듀티 사이클 제어 신호를 생성하는 듀티 사이클 제어 수단; 및 상기 듀티 사이클 제어 신호에 응답하여 내부 클럭의 듀티 사이클을 보정하는 듀티 사이클 보정 수단;을 포함하는 것을 특징으로 한다.

본 발명의 펄스 발생 회로 및 이를 포함하는 듀티 사이클 보정 장치는, 기준 클럭과 피드백 클럭의 정상적인 토글 여부를 감지하여 코드 쉬프트 펄스를 생성함으로써, 고속 동작시 샘플 클럭의 왜곡으로 인한 오동작을 방지하는 효과가 있다.

또한 본 발명의 펄스 발생 회로 및 이를 포함하는 듀티 사이클 보정 장치는, DLL 회로의 내부 클럭의 듀티 사이클이 왜곡되는 것이 감지되면, 보다 빠른 속도로 듀티 사이클 보정 동작을 수행함으로써 DLL 회로의 성능을 향상시키는 효과가 있다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치의 구성을 나타낸 블록도이다.

도시한 바와 같이, 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치는, 클럭 제너레이터(10), 펄스 발생 회로(20), 제 1 먹스 회로(30), 듀티 사이클 감지 수단(40), 듀티 사이클 제어 수단(50) 및 듀티 사이클 보정 수단(60)을 포함한다.

상기 클럭 제너레이터(10)는 기준 클럭(clk_ref)을 입력 받아 샘플 클럭(clk_smp)을 생성한다. 상기 샘플 클럭(clk_smp)은 복수 개 생성되나, 여기에서는 클럭의 듀티 사이클 보정 동작에 사용되는 클럭 하나만을 나타내었다.

상기 펄스 발생 회로(20)는 기준 클럭(clk_ref)과 피드백 클럭(clk_fb)의 토글(Toggle) 여부를 판별하여 카운팅 인에이블 신호(cnten) 및 코드 쉬프트 펄스 신호(csftp)를 생성한다. 상기 펄스 발생 회로(20)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)이 정상적으로 토글하는 것이 감지되면, 상기 카운팅 인에이블 신호(cnten) 및 상기 코드 쉬프트 펄스 신호(csftp)를 디스에이블 시킨다. 반면에, 상기 펄스 발생 회로(20)는 상기 피드백 클럭(clk_fb)이 제대로 토글하지 않는 것이 감지되면, 상기 카운팅 인에이블 신호(cnten)를 인에이블 시키고, 상기 코 드 쉬프트 펄스 신호(csftp)가 소정 주기를 갖고 토글하도록 한다. 상기 기준 클럭(clk_ref)이 토글하지 않으면 DLL 회로의 전체적인 동작이 중지됨에 따라, 상기 코드 쉬프트 펄스 신호(csftp)를 생성하는 것이 무의미하므로, 이 경우에는 상기 코드 쉬프트 펄스 신호(csftp)를 디스에이블 시킨다. 따라서 상기 피드백 클럭(clk_fb)이 토글하지 않는 경우에만 상기 코드 쉬프트 펄스 신호(csftp)를 인에이블 시켜 상기 샘플 클럭(clk_smp)을 대체하도록 한다. 이후, 인에이블 된 상기 카운팅 인에이블 신호(cnten)와 상기 코드 쉬프트 펄스 신호(csftp)는 피드백 되어 상기 펄스 발생 회로(20)가 지속적으로 동작하도록 하는 기능을 수행한다.

상기 제 1 먹스 회로(30)는 상기 카운팅 인에이블 신호(cnten)에 응답하여 상기 샘플 클럭(clk_smp) 또는 상기 코드 쉬프트 펄스 신호(csftp)를 선택적으로 통과시킨다. 상기 제 1 먹스 회로(30)는 상기 카운팅 인에이블 신호(cnten)의 디스에이블시에는 상기 샘플 클럭(clk_smp)을 통과시키고, 상기 카운팅 인에이블 신호(cnten)의 인에이블시에는 상기 코드 쉬프트 펄스 신호(csftp)를 통과시킨다.

상기 듀티 사이클 감지 수단(40)은 듀티비를 보정하고자 하는 클럭(여기에서는 지연 라인에서 출력되는 내부 클럭(clk_int))의 듀티비를 감지하여 듀티비 감지 신호(dtdet)를 생성한다. 상기 듀티비 감지 수단(40)은 상기 내부 클럭(clk_int)을 반전시킨 뒤, 상기 내부 클럭(clk_int)과 반전된 내부 클럭(clk_int)의 라이징 에지 간의 위상차를 판별하는 동작을 수행함으로써, 상기 내부 클럭(clk_int)의 듀티비를 판별(듀티비가 50%를 초과했는지, 50%에 미달되었는지 여부를 판별)하는 형태로 구성될 수 있으며, 이는 당업자라면 용이하게 실시할 수 있는 구성에 해당한다.

상기 듀티 사이클 제어 수단(50)은 상기 제 1 먹스 회로(30)의 출력 신호의 제어에 따라 상기 듀티비 감지 신호(dtdet)에 응답하여 듀티 사이클 제어 신호(dccnt<1:n>)를 생성한다. 즉, 상기 듀티 사이클 제어 수단(50)은 상기 카운팅 인에이블 신호(cnten)의 디스에이블시에는 상기 샘플 클럭(clk_smp)의 제어에 따라 동작하고, 상기 카운팅 인에이블 신호(cnten)의 인에이블시에는 상기 코드 쉬프트 펄스 신호(csftp)의 제어에 따라 동작한다. 상기 듀티비 감지 신호(dtdet)는 상기 내부 클럭(clk_int)의 듀티비 정보를 가지고 있으므로, 상기 듀티 사이클 제어 수단(50)은 상기 듀티비 감지 신호(dtdet)가 전달하는 정보에 따라 상기 듀티 사이클 제어 신호(dccnt<1:n>)를 생성한다.

상기 듀티 사이클 보정 수단(60)은 상기 듀티 사이클 제어 신호(dccnt<1:n>)에 응답하여 상기 내부 클럭(clk_int)의 듀티 사이클을 보정하여 보정 클럭(clk_crt)을 출력한다.

이처럼, 본 발명의 듀티 사이클 보정 장치는, 내부 클럭(clk_int)의 듀티비의 왜곡 정도를 판별하여, 왜곡 정도에 따라 클럭 제너레이터(10)로부터 출력되는 샘플 클럭(clk_smp)을 이용하거나, 펄스 발생 회로(20)로부터 출력되는 코드 쉬프트 펄스 신호(csftp)를 이용하여 동작한다. 그러므로, 샘플 클럭(clk_smp)이 제대로 토글하지 않는 경우, 코드 쉬프트 펄스 신호(csftp)를 이용하여 그 기능을 대체할 수 있으므로 DLL 회로의 안정성이 향상된다. 또한 상기 코드 쉬프트 펄스 신호(csftp)의 주기를 샘플 클럭(clk_smp)보다 더 짧게 조정하여 듀티 사이클 보정 동작의 속도를 증가시킴으로써, DLL 회로의 성능을 향상시킬 수도 있다.

여기에서는, 펄스 발생 회로(20)가 듀티 사이클 보정 장치 내에 구비되는 것을 실시예로서 나타내었지만, 상기 듀티 사이클 보정 장치 외에도 상기 클럭 제너레이터(10)로부터 출력되는 상기 샘플 클럭(clk_smp)을 대체할 필요가 있는 다양한 회로 영역에서 적용될 수 있을 것이다.

도 2는 도 1에 도시한 펄스 발생 회로의 상세 구성도이다.

도시한 바와 같이, 상기 펄스 발생 회로(20)는, 상기 코드 쉬프트 펄스 신호(csftp) 및 상기 카운팅 인에이블 신호(cnten)에 응답하여 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)을 카운팅하여 각각의 최상위 비트의 값을 기준 최상위 신호(rupbt)와 피드백 최상위 신호(fupbt)로서 출력하는 카운팅부(210); 리셋 신호(rst)에 응답하여 상기 기준 최상위 신호(rupbt)와 상기 피드백 최상위 신호(fupbt)의 레벨에 따라 상기 카운팅 인에이블 신호(cnten)를 생성하는 제 1 신호 생성부(220); 및 상기 카운팅 인에이블 신호(cnten)와 상기 기준 최상위 신호(rupbt)를 입력 받아 상기 코드 쉬프트 펄스 신호(csftp)를 생성하는 제 2 신호 생성부(230)를 포함한다.

여기에서, 상기 카운팅부(210)는 리셋 단자에 상기 코드 쉬프트 펄스 신호(csftp)를 입력 받고, 상기 카운팅 인에이블 신호(cnten)에 응답하여 상기 기준 클럭(clk_ref)을 카운팅하여 최상위 비트의 값을 상기 기준 최상위 신호(rupbt)로서 출력하는 제 1 카운터(CNT1); 및 리셋 단자에 상기 코드 쉬프트 펄스 신호(csftp)를 입력 받고, 상기 카운팅 인에이블 신호(cnten)에 응답하여 상기 피드백 클럭(clk_fb)을 카운팅하여 최상위 비트의 값을 상기 피드백 최상위 신 호(fupbt)로서 출력하는 제 2 카운터(CNT2);를 포함한다.

여기에서 상기 제 1 카운터(CNT1)와 상기 제 2 카운터(CNT2)가 각각 카운팅하는 비트 수는 서로 다를 수 있다. 이와 같이 구성된 상기 카운팅부(210)는 상기 기준 클럭(clk_ref)이 토글하지 않는 것이 감지되면 상기 기준 최상위 신호(rupbt)를 디스에이블 시키고, 상기 피드백 클럭(clk_fb)이 토글하지 않는 것이 감지되면 상기 피드백 최상위 신호(fupbt)를 디스에이블 시킨다. 여기에서 상기 기준 최상위 신호(rupbt) 또는 상기 피드백 최상위 신호(fupbt)가 디스에이블 된다는 것은 각각 소정 주기마다 한 번씩 토글하지 않는다는 것을 의미한다.

상기 제 1 신호 생성부(220)는 게이트 단에 상기 리셋 신호(rst)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 제 1 노드(N1)에 접속되는 제 1 트랜지스터(TR1); 게이트 단에 상기 리셋 신호(rst)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 2 트랜지스터(TR2); 게이트 단에 상기 기준 최상위 신호(rupbt)가 입력되고 드레인 단이 상기 제 2 트랜지스터(TR2)의 소스 단에 접속되는 제 3 트랜지스터(TR3); 게이트 단에 상기 피드백 최상위 신호(fupbt)가 입력되고 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단에 접속되며 소스 단이 접지되는 제 4 트랜지스터(TR4); 상기 제 1 노드(N1)에 인가되는 전위를 입력 받는 제 1 인버터(IV1); 상기 제 1 인버터(IV1)와 래치 구조를 형성하는 제 2 인버터(IV2); 및 상기 제 1 인버터(IV1)의 출력 신호를 입력 받아 상기 카운팅 인에이블 신호(cnten)를 출력하는 제 3 인버터(IV3);를 포함한다.

여기에서 상기 리셋 신호(rst)는 DLL 회로의 동작 초기시 임의의 회로 영역 을 초기화하기 위해 입력되는 신호로서, 로우 펄스(Low Pulse) 형태로 인에이블 됨이 바람직하다. 이와 같이 구성된 상기 제 1 신호 생성부(220)는 상기 기준 최상위 신호(rupbt) 또는 상기 피드백 최상위 신호(fupbt)가 디스에이블 되면 상기 카운팅 인에이블 신호(cnten)를 인에이블 시킨다.

그리고 상기 제 2 신호 생성부(230)는 상기 기준 최상위 신호(rupbt)와 상기 카운팅 인에이블 신호(cnten)를 입력 받는 낸드게이트(ND); 및 상기 낸드게이트(ND)의 출력 신호를 입력 받아 상기 코드 쉬프트 펄스 신호(csftp)를 출력하는 제 4 인버터(IV4);를 포함한다.

이와 같은 구성에 의해, 상기 제 2 신호 생성부(230)는 상기 기준 최상위 신호(rupbt)와 상기 카운팅 인에이블 신호(cnten)를 앤드 논리 조합하여 상기 코드 쉬프트 펄스 신호(csftp)를 생성한다.

이와 같이 구성된 상기 펄스 발생 회로(20)의 동작 초기시, 상기 기준 최상위 신호(rupbt)와 상기 피드백 최상위 신호(fupbt)는 로우 레벨(Low Level)로 디스에이블 된 상태를 갖는다. 이후, 상기 리셋 신호(rst)가 인에이블 되면, 상기 제 1 노드(N1)에는 하이 레벨(High Level)의 전위가 인가되고, 상기 카운팅 인에이블 신호(cnten)는 인에이블 된다. 이 때, 상기 코드 쉬프트 펄스 신호(csftp)는 디스에이블 상태를 유지한다. 그러나 상기 카운팅 인에이블 신호(cnten)가 인에이블 됨에 따라, 상기 카운팅부(210)의 상기 제 1 카운터(CNT1)와 상기 제 2 카운터(CNT2)의 동작이 개시된다.

상기 펄스 발생 회로(20)에 입력되는 상기 기준 클럭(clk_ref)과 상기 피드 백 클럭(clk_fb)이 정상적으로 토글하는 상태라면, 상기 제 1 카운터(CNT1)에서 출력되는 상기 기준 최상위 신호(rupbt)와 상기 제 2 카운터(CNT2)에서 출력되는 상기 피드백 최상위 신호(fupbt)는 각각 소정 주기마다 한 번씩 하이 레벨로 토글하게 될 것이다. 따라서, 이 경우 상기 제 1 노드(N1)의 전위가 로우 레벨로 싱크(Sink)되고, 상기 카운팅 인에이블 신호(cnten) 및 상기 코드 쉬프트 펄스 신호(csftp)가 모두 디스에이블 되므로, 상기 펄스 발생 회로(20)의 모든 동작이 중지된다. 이 경우에는, 상기 듀티 사이클 제어 수단(50)은 상기 클럭 제너레이터(10)로부터 출력되는 상기 샘플 클럭(clk_smp)의 제어에 따라 동작하게 된다.

반면에, 상기 피드백 클럭(clk_fb)이 정상적으로 토글하지 않는 상태라면, 상기 피드백 최상위 신호(fupbt)가 디스에이블 되고, 이에 따라 상기 제 1 노드(N1)의 전위는 하이 레벨을 유지하게 된다. 따라서, 상기 카운팅 인에이블 신호(cnten)는 인에이블 상태를 유지하게 되고, 상기 제 1 카운터(CNT1)가 정상적으로 동작함에 의해 상기 기준 최상위 신호(rupbt)가 소정 주기마다 한 번씩 토글하게 된다. 그리고 상기 기준 최상위 신호(rupbt)에 의해 상기 코드 쉬프트 펄스 신호(csftp)가 토글하게 된다.

상기 기준 클럭(clk_ref)이 정상적으로 토글하지 않는 상태 역시 마찬가지로 상기 카운팅 인에이블 신호(cnten)는 인에이블 된다. 그러나 이 경우에는 상기 코드 쉬프트 펄스 신호(csftp)가 토글하지 않는다. 상기 펄스 발생 회로(20)의 동작은 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)이 정상적으로 토글하여 상기 카운팅 인에이블 신호(cnten)를 디스에이블 시키는 시점까지 계속된다.

상술한 바와 같이, 상기 펄스 발생 회로(20)는 상기 기준 클럭(clk_ref)과 피드백 클럭(clk_fb)이 정상적으로 토글하는지 여부를 감지한다. 이후, 상기 피드백 클럭(clk_fb)이 정상적으로 토글하지 않는 것이 감지되면, 상기 코드 쉬프트 펄스 신호(csftp)를 토글시켜 상기 듀티 사이클 보정 장치에서의 상기 샘플 클럭(clk_smp)의 기능을 대체시킨다. 따라서 상기 샘플 클럭(clk_smp)이 정상적으로 생성되지 않는 상황에 대한 대처가 가능하게 된다. 또한 상기 제 1 카운터(CNT1)의 비트 수를 조정함으로써 상기 코드 쉬프트 펄스 신호(csftp)의 인에이블 주기를 조절하면, 상기 듀티 사이클 보정 장치의 동작 속도를 증가시킬 수 있다.

도 3은 도 1에 도시한 듀티 사이클 제어 수단의 상세 구성도이다.

도시한 바와 같이, 상기 듀티 사이클 제어 수단(50)은 상기 샘플 클럭(clk_smp) 또는 상기 코드 쉬프트 펄스 신호(csftp)의 제어에 따라 상기 듀티비 감지 신호(dtdet)에 응답하여 가산 또는 감산 동작함으로써 m 비트의 카운트 신호(count<1:m>)를 생성하는 제 3 카운터(510)를 포함한다.

상기 m 비트의 카운트 신호(count<1:m>)는 n 비트의 상기 듀티 사이클 제어 신호(dccnt<1:n>)로서 사용될 수 있다(이 경우, m=n). 이 때, 상기 제 3 카운터(510)는 상기 듀티비 감지 신호(dtdet)에 의해 전달되는 상기 내부 클럭(clk_int)의 듀티비 정보에 대응하여 상기 m 비트의 카운트 신호(count<1:m>)의 논리값을 조정한다. 예를 들어, 상기 내부 클럭(clk_int)의 하이 구간이 로우 구간보다 넓으면 상기 카운트 신호(count<1:m>)의 논리값을 감소시키고, 상기 내부 클럭(clk_int)의 로우 구간이 하이 구간보다 넓으면 상기 카운트 신호(count<1:m>)의 논리값을 증가시킨다.

이 때, 상기 제 3 카운터(510)는 상기 샘플 클럭(clk_smp) 또는 상기 코드 쉬프트 펄스 신호(csftp)의 인에이블 구간에서만 동작한다. 따라서, 상기 샘플 클럭(clk_smp)보다 짧은 주기를 갖는 상기 코드 쉬프트 펄스 신호(csftp)를 이용하여 동작하는 경우, 상기 제 3 카운터(510)가 상기 m 비트의 카운트 신호(count<1:m>)의 값을 조정하는 시간을 짧게 할 수 있다. 이 경우, 상기 듀티 사이클 제어 수단(50)이 상기 듀티 사이클 제어 신호(dccnt<1:n>)를 생성하는 속도는 빨라지게 된다.

또한 상기 듀티 사이클 제어 수단(50)은 도시한 것처럼 상기 m 비트의 카운트 신호(count<1:m>)를 디코딩하여 상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>)를 출력하는 디코더(520)를 추가로 포함할 수 있다.

이 경우, 상기 디코더(520)는 상기 카운트 신호(count<1:m>)를 디코딩하여 상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>)를 생성한 후 상기 듀티 사이클 보정 수단(60)에 전달한다. 이 때, 상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>)는 하이 신호가 한 개 포함된 형태로 구현 가능하며, 상기 카운트 신호(count<1:m>)의 논리값이 증가하면 상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>)에 포함된 하이 신호가 상위 비트로 쉬프팅하는 형태로서 구현될 수 있다.

도 4는 도 1에 도시한 듀티 사이클 보정 수단의 상세 구성도이다.

상기 듀티 사이클 보정 수단(60)은 상기 n 비트의 듀티 사이클 제어 신 호(dccnt<1:n>)의 입력에 대응하여 구동부(630)를 풀업하는 풀업부(610); 상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>)의 입력에 대응하여 상기 구동부(630)를 풀다운하는 풀다운부(620); 및 상기 풀업부(610)의 풀업 동작과 상기 풀다운부(620)의 풀다운 동작에 대응하여 상기 내부 클럭(clk_int)을 구동하여 상기 보정 클럭(clk_crt)을 출력하는 상기 구동부(630);를 포함한다.

여기에서 상기 풀업부(610)는 게이트 단에 상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>)를 각각 입력 받고, 상기 외부 공급전원(VDD)의 공급단과 상기 구동부(630) 사이에 병렬로 구비되는 n 개의 제 5 트랜지스터(TR5<1:n>)를 포함한다.

그리고 상기 풀다운부(620)는 게이트 단에 상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>)를 각각 입력 받고, 그라운드 전원(VSS)의 공급단과 상기 구동부(630) 사이에 병렬로 구비되는 n 개의 제 6 트랜지스터(TR6<1:n>)를 포함한다.

상기 구동부(630)는 상기 풀업부(610)와 상기 풀다운부(620)로부터 공급되는 전원을 인가 받고 상기 내부 클럭(clk_int)을 입력 받는 제 5 인버터(IV5); 및 상기 제 5 인버터(IV5)의 출력 신호를 입력 받아 상기 보정 클럭(clk_crt)을 출력하는 제 6 인버터(IV6);를 포함한다.

이와 같은 구성에 의해, 상기 구동부(630)는 상기 내부 클럭(clk_int)에 대한 듀티 사이클 보정 동작을 수행할 수 있다.

상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>)가 상기 m 비트의 카운트 신호(count<1:m>)인 경우, 상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>) 중 로우 신호의 개수가 증가하면 상기 풀업부(610)가 상기 구동부(630)의 상기 제 5 인버터(IV5)에 공급하는 전원의 양이 증가하게 되고, 그에 따라 상기 제 5 인버터(IV5)의 출력 신호의 하이 레벨 구간이 넓어지게 된다. 이후 상기 제 6 인버터(IV6)로부터 출력되는 상기 보정 클럭(clk_crt)은 로우 레벨 구간이 넓어진 형태를 갖게 된다.

반면에, 상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>) 중 하이 신호의 개수가 증가하면 상기 풀다운부(620)가 상기 구동부(630)의 상기 제 5 인버터(IV5)에 공급하는 전원의 양이 증가하게 되고, 그에 따라 상기 제 5 인버터(IV5)의 출력 신호의 로우 레벨 구간이 넓어지게 된다. 이후 상기 제 6 인버터(IV6)로부터 출력되는 상기 보정 클럭(clk_crt)은 하이 레벨 구간이 넓어진 형태를 갖게 된다.

상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>)가 상기 디코더(520)로부터 출력되는 경우, 상기 n 개의 제 5 트랜지스터(TR5<1:n>)는 각각 그 사이즈가 다르게 배치되고, 마찬가지로 상기 n 개의 제 6 트랜지스터(TR6<1:n>) 또한 각각 그 사이즈가 다르게 배치된다. 반도체 집적 회로의 트랜지스터는 그 사이즈에 따라 저항값이 달라지므로, 상기 n 비트의 듀티 사이클 제어 신호(dccnt<1:n>)가 각각 입력되는 트랜지스터들의 저항값을 이용하여 상기 풀업부(610)와 상기 풀다운부(620)의 구동력을 조정할 수 있다.

도 5는 본 발명의 다른 실시예에 따른 듀티 사이클 보정 장치의 구성을 나타낸 블록도이다.

도 5를 참조하면, 본 실시예에서의 듀티 사이클 보정 장치는 앞선 실시예와 유사한 구성을 보이나, 클럭 필터(70)와 제 2 먹스 회로(80)를 추가로 포함하는 구 성을 갖는다는 것이 상이하다.

상기 클럭 필터(70)는 상기 피드백 클럭(clk_fb)을 필터링하여 여과 신호(flt)를 생성한다. 상기 클럭 필터(70)는 팬 아웃(Fan Out)이 큰 복수 개의 인버터를 직렬 연결하여 구성할 수 있으며, 이는 당업자라면 용이하게 실시할 수 있는 구성에 해당한다.

이와 같은 구성에 의해, 상기 클럭 필터(70)로부터 출력되는 상기 여과 신호(flt)는 상기 피드백 클럭(clk_fb)의 하이 구간이 로우 구간에 비해 좁은 경우에는 로우 레벨의 전위를 갖게 되고, 상기 피드백 클럭(clk_fb)의 로우 구간이 하이 구간에 비해 좁은 경우에는 하이 레벨의 전위를 갖게 된다.

상기 제 2 먹스 회로(80)는 상기 제 1 먹스 회로(30)와 마찬가지로 상기 카운팅 인에이블 신호(cnten)에 응답하여 동작하며, 상기 카운팅 인에이블 신호(cnten)가 디스에이블 되면 상기 듀티비 감지 신호(dtdet)를 통과시켜 상기 듀티 사이클 제어 수단(50)에 전달하고, 상기 카운팅 인에이블 신호(cnten)가 인에이블 되면 상기 여과 신호(flt)를 통과시켜 상기 듀티 사이클 제어 수단(50)에 전달한다.

즉, 상기 내부 클럭(clk_int)의 듀티비 상태의 왜곡 정도가 심한 경우, 상기 듀티비 감지 수단(40)의 동작이 제대로 수행되지 않게 되면, 상기 듀티비 감지 신호(dtdet)가 상기 내부 클럭(clk_int)의 듀티비 정보를 상기 듀티 사이클 제어 수단(50)에 전달할 수 없게 된다. 따라서, 이 경우, 상기 피드백 클럭(clk_fb)의 듀티비 정보를 상기 여과 신호(flt)를 통해 상기 듀티 사이클 제어 수단(50)에 전달 하면 상기 듀티 사이클 보정 회로의 정상적인 동작이 가능해지게 된다.

여기에서는 상기 듀티비 감지 신호(dtdet)와 상기 여과 신호(flt)가 상기 듀티 사이클 제어 수단(50)에 선택적으로 전달되는 것을 실시예로서 나타내었지만, 상기 여과 신호(flt)만이 상기 듀티 사이클 제어 수단(50)에 전달되는 것도 구현 가능한 실시예 중의 하나이다. 이 경우, 상기 듀티비 감지 수단(40)은 구비되지 않고 대신에 상기 클럭 필터(70)가 구비되며, 상기 듀티 사이클 제어 수단(50) 내의 상기 제 3 카운터(510)는 상기 여과 신호(flt)에 응답하여 동작하게 된다. 이 경우에는 상기 여과 신호(flt)를 상기 듀티비 감지 신호(dtdet)라 칭하여도 무방하다.

이상에서 설명한 바와 같이, 본 발명의 펄스 발생 회로는 DLL 회로 내의 클럭의 듀티비가 왜곡되는 경우, 클럭 제너레이터가 원활히 동작하지 않게 됨에 따라 샘플 클럭이 왜곡되는 현상으로 인해 DLL 회로의 동작이 안정성이 저하되는 문제점을 해결할 수 있는 기술을 제공한다. 즉, 상기 펄스 발생 회로는 클럭의 듀티 상태에 따라 클럭 제너레이터를 대체할 수 있으며, 설정하기에 따라 샘플 클럭과는 다른 인에이블 주기를 갖는 펄스 신호를 생성할 수 있다.

따라서 상기 펄스 발생 회로를 포함하는 본 발명의 듀티 사이클 보정 장치는, 고속 동작시 샘플 클럭이 왜곡되는 경우 상기 펄스 발생 회로를 이용하여 듀티 사이클 보정 동작을 수행함으로써, 오동작을 방지하고 DLL 회로의 안정적인 동작을 지원할 수 있다. 또한 상기 펄스 신호의 인에이블 주기를 짧게 함으로써, 클럭의 듀티 사이클 보정 동작의 속도를 현저히 증가시킬 수 있고 DLL 회로의 클럭의 지연 고정 완료 시간을 감소시켜 그 성능을 향상시킬 수 있다.

즉, 본 발명의 펄스 발생 회로 및 이를 포함하는 듀티 사이클 보정 장치는, 고속 동작시 DLL 회로의 안정성 및 동작 성능을 향상시킴으로써, 반도체 집적 회로의 고속화 구현을 가능하게 하는 기술적 토대를 제공한다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치의 구성을 나타낸 블록도,

도 2는 도 1에 도시한 펄스 발생 회로의 상세 구성도,

도 3은 도 1에 도시한 듀티 사이클 제어 수단의 상세 구성도,

도 4는 도 1에 도시한 듀티 사이클 보정 수단의 상세 구성도,

<도면의 주요 부분에 대한 부호 설명>

10 : 클럭 제너레이터 20 : 펄스 발생 회로

30 : 제 1 먹스 회로 40 : 듀티 사이클 감지 수단

50 : 듀티 사이클 제어 수단 60 : 듀티 사이클 보정 수단

Claims

코드 쉬프트 펄스 신호 및 카운팅 인에이블 신호에 응답하여 기준 클럭과 피드백 클럭을 카운팅하여 각각의 최상위 비트의 값을 기준 최상위 신호와 피드백 최상위 신호로서 출력하는 카운팅부;

리셋 신호에 응답하여 상기 기준 최상위 신호와 상기 피드백 최상위 신호의 레벨에 따라 상기 카운팅 인에이블 신호를 생성하는 제 1 신호 생성부; 및

상기 카운팅 인에이블 신호와 상기 기준 최상위 신호를 입력 받아 상기 코드 쉬프트 펄스 신호를 생성하는 제 2 신호 생성부;

을 포함하는 것을 특징으로 하는 펄스 발생 회로.
제 1 항에 있어서,

상기 카운팅부는, 상기 기준 클럭이 토글하지 않는 것이 감지되면 상기 기준 최상위 신호를 디스에이블 시키고, 상기 피드백 클럭이 토글하지 않는 것이 감지되면 상기 피드백 최상위 신호를 디스에이블 시키는 것을 특징으로 하는 펄스 발생 회로.
제 1 항에 있어서,

상기 제 1 신호 생성부는, 상기 기준 최상위 신호 또는 상기 피드백 최상위 신호가 디스에이블 되면 상기 카운팅 인에이블 신호를 인에이블 시키는 것을 특징 으로 하는 펄스 발생 회로.
제 1 항에 있어서,

상기 제 2 신호 생성부는, 상기 기준 최상위 신호와 상기 카운팅 인에이블 신호를 앤드 논리 조합하여 상기 코드 쉬프트 펄스 신호를 생성하는 것을 특징으로 하는 펄스 발생 회로.
a) 기준 클럭의 토글 여부와 피드백 클럭의 토글 여부를 판별하는 단계;

b) 상기 기준 클럭 또는 상기 피드백 클럭이 토글하지 않는 것이 감지되면 카운팅 인에이블 신호를 인에이블 시켜 상기 토글 여부 판별 동작을 반복하는 단계; 및

c) 상기 기준 클럭의 토글 여부를 판별함에 따라 생성되는 신호와 상기 카운팅 인에이블 신호를 조합하여 코드 쉬프트 펄스 신호를 생성하여 상기 토글 여부 판별 동작을 초기화하는 단계;

를 포함하는 것을 특징으로 하는 펄스 발생 방법.
제 5 항에 있어서,

상기 기준 클럭의 토글 여부를 판별함에 따라 생성되는 신호는 기준 최상위 신호이며, 상기 a) 단계는 상기 기준 클럭의 토글 여부에 따라 상기 기준 최상위 신호의 인에이블 여부를 결정하고, 상기 피드백 클럭의 토글 여부에 따라 피드백 최상위 신호의 인에이블 여부를 결정하며, 상기 b) 단계는 상기 기준 최상위 신호 또는 상기 피드백 최상위 신호의 인에이블 여부에 따라 상기 카운팅 인에이블 신호를 생성하는 단계인 것을 특징으로 하는 펄스 발생 방법.
제 6 항에 있어서,

상기 b) 단계는, 상기 기준 최상위 신호와 상기 피드백 최상위 신호가 인에이블 되면 상기 카운팅 인에이블 신호를 디스에이블 시키고, 상기 a) 단계의 동작을 중지시키는 것을 특징으로 하는 펄스 발생 방법.
제 6 항에 있어서,

상기 b) 단계는, 상기 기준 최상위 신호 또는 상기 피드백 최상위 신호가 디스에이블 되면 상기 카운팅 인에이블 신호를 인에이블 시키는 것을 특징으로 하는 펄스 발생 방법.
기준 클럭과 피드백 클럭의 토글 여부를 판별하여 카운팅 인에이블 신호 및 코드 쉬프트 펄스 신호를 생성하는 펄스 발생 회로;

상기 카운팅 인에이블 신호에 응답하여 샘플 클럭 또는 상기 코드 쉬프트 펄스 신호를 선택적으로 통과시키는 제 1 먹스 회로;

상기 제 1 먹스 회로의 출력 신호의 제어에 따라 듀티비 감지 신호에 응답하여 듀티 사이클 제어 신호를 생성하는 듀티 사이클 제어 수단; 및

상기 듀티 사이클 제어 신호에 응답하여 내부 클럭의 듀티 사이클을 보정하는 듀티 사이클 보정 수단;

을 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
제 9 항에 있어서,

상기 펄스 발생 회로는, 상기 기준 클럭과 상기 피드백 클럭이 토글하는 것이 감지되면, 상기 카운팅 인에이블 신호 및 상기 코드 쉬프트 펄스 신호를 디스에이블 시키는 것을 특징으로 하는 듀티 사이클 보정 장치.
제 9 항에 있어서,

상기 펄스 발생 회로는, 상기 피드백 클럭이 토글하지 않는 것이 감지되면, 상기 카운팅 인에이블 신호를 인에이블 시키고 상기 코드 쉬프트 펄스 신호가 소정 주기를 가지고 토글하도록 하는 것을 특징으로 하는 듀티 사이클 보정 장치.
제 10 항 또는 제 11 항에 있어서,

상기 펄스 발생 회로는,

상기 코드 쉬프트 펄스 신호 및 상기 카운팅 인에이블 신호에 응답하여 상기 기준 클럭과 상기 피드백 클럭을 카운팅하여 각각의 최상위 비트의 값을 기준 최상위 신호와 피드백 최상위 신호로서 출력하는 카운팅부;

리셋 신호에 응답하여 상기 기준 최상위 신호와 상기 피드백 최상위 신호의 레벨에 따라 상기 카운팅 인에이블 신호를 생성하는 제 1 신호 생성부; 및

상기 카운팅 인에이블 신호와 상기 기준 최상위 신호를 입력 받아 상기 코드 쉬프트 펄스 신호를 생성하는 제 2 신호 생성부;

를 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
제 9 항에 있어서,

상기 제 1 먹스 회로는, 상기 카운팅 인에이블 신호에 응답하여 상기 샘플 클럭 또는 상기 코드 쉬프트 펄스 신호를 선택적으로 통과시키는 것을 특징으로 하는 듀티 사이클 보정 장치.
제 9 항에 있어서,

상기 듀티 사이클 제어 수단은, 상기 카운팅 인에이블 신호의 디스에이블시에는 상기 샘플 클럭의 제어에 따라 동작하고, 상기 카운팅 인에이블 신호의 인에이블시에는 상기 코드 쉬프트 펄스 신호의 제어에 따라 동작하여, 상기 듀티비 감지 신호가 전달하는 상기 내부 클럭의 듀티비 정보에 따라 상기 듀티 사이클 제어 신호를 생성하는 것을 특징으로 하는 듀티 사이클 보정 장치.
제 14 항에 있어서,

상기 듀티 사이클 제어 수단은, 상기 샘플 클럭 또는 상기 코드 쉬프트 펄스 신호의 제어에 따라 상기 듀티비 감지 신호에 응답하여 가산 또는 감산 동작함으로 써 복수 비트의 카운트 신호를 생성하는 카운터를 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
제 15 항에 있어서,

상기 듀티 사이클 제어 수단은, 상기 복수 비트의 카운트 신호를 디코딩하여 복수 비트의 상기 듀티 사이클 제어 신호를 출력하는 디코더를 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
제 16 항에 있어서,

상기 듀티 사이클 보정 수단은,

상기 듀티 사이클 제어 신호의 입력에 대응하여 구동부를 풀업하는 풀업부;

상기 듀티 사이클 제어 신호의 입력에 대응하여 상기 구동부를 풀다운하는 풀다운부; 및

상기 풀업부의 풀업 동작과 상기 풀다운부의 풀다운 동작에 대응하여 상기 내부 클럭을 구동하여 보정 클럭을 출력하는 상기 구동부;

를 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
제 9 항에 있어서,

상기 기준 클럭을 입력 받아 상기 샘플 클럭을 생성하는 클럭 제너레이터; 및

상기 내부 클럭의 듀티비를 감지하여 듀티비 감지 신호를 생성하는 듀티비 감지 수단;

을 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
제 9 항에 있어서,

상기 피드백 클럭을 필터링하여 여과 신호를 생성하는 클럭 필터; 및

상기 카운팅 인에이블 신호에 응답하여 상기 듀티비 감지 신호 또는 상기 여과 신호를 상기 듀티 사이클 제어 수단에 전달하는 제 2 먹스 회로;

를 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.