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KR100914391B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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KR100914391B1
KR100914391B1 KR1020020085517A KR20020085517A KR100914391B1 KR 100914391 B1 KR100914391 B1 KR 100914391B1 KR 1020020085517 A KR1020020085517 A KR 1020020085517A KR 20020085517 A KR20020085517 A KR 20020085517A KR 100914391 B1 KR100914391 B1 KR 100914391B1
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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 상온에서 침적 방법에 의해 선택적으로 절연막을 증착하는 선택적 LPD 방법을 이용하여 상부 배선을 형성하기 위한 다마신 패턴을 형성함으로써 패턴 밀도에 따른 프로파일을 왜곡시킬 염려가 없으며, 층간 절연막보다 높은 유전율을 갖는 식각 정지막이 필요없으므로 배선간 캐패시턴스를 증가시키는 요인을 제거함으로써 소자의 속도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법이 제시된다.
금속 배선, 선택적 LPD 방법, 질화막 스페이서

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal line in a semiconductor device}
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 제 1 층간 절연막
103 : 제 1 구리층 104 : 제 1 확산 방지막
105 : 제 2 층간 절연막 106 : 질화막
107 : 감광막 108 : 제 2 층간 절연막
109 : 제 2 확산 방지막 110 : 시드층
111 : 제 2 구리층
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 상온에서 침적 방법에 의해 선택적으로 절연막을 증착하는 선택적 LPD 방법을 이용하여 상부 배선을 형성하기 위한 다마신 패턴을 형성함으로써 패턴 밀도에 따른 프로파일을 왜곡시킬 염려가 없으며, 층간 절연막보다 높은 유전율을 갖는 식각 정지막이 필요없으므로 배선간 캐패시턴스를 증가시키는 요인을 제거함으로써 소자의 속도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 고속화에 따라 반도체 소자의 동작 속도를 향상시키기 위해 구리를 이용하여 금속 배선을 형성하는데, 구리는 식각의 어려움 때문에 다마신(damascene) 공정을 이용하여 형성한다. 다마신 공정은 식각 정지막과 층간 절연막을 다층으로 적층하고 이들을 식각하여 비아홀과 트렌치를 확정한 후 전체 구조 상부에 확산 방지막 및 시드층을 형성하고 전기도금법으로 구리를 매립한 후 CMP 공정에 의해 구리를 연마함으로써 플러그와 금속 배선을 한번에 형성할 수 있는 공정이다.
이러한 공정에서 식각 정지막은 층간 절연막과의 고선택비를 확보하기 위해 Si3N4막등을 이용하고, 층간 절연막은 저유전율 물질을 이용하여 형성한다. 그런데, 식각 정지막은 층간 절연막보다 높은 유전율을 나타내므로 상부 배선과 하부 배선간의 캐패시턴스를 증가시키는 요인으로 작용하여 소자의 특성을 악화시키는 요인 이 된다.
한편, 듀얼 다마신 패턴을 형성하는 방법은 여러가지가 있지만, 일반적으로 포토 마스크 정렬 측면에서 가장 유리한 방법으로 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법을 사용한다. 이때, 비아홀을 형성한 후 트렌치를 형성하는 공정에서 비아홀의 식각을 방지하기 위해 비아홀을 감광막등의 식각 방지 물질로 매립한 후 트렌치를 형성하기 위한 식각 공정을 실시한다. 그런데, 패턴 밀도 차이에 의해 매립 특성이 달라지므로 트렌치를 형성하기 위한 식각 공정시 프로파일이 왜곡되기 쉬우므로 이후 실시되는 확산 방지막 및 시드층을 형성하기 어려워 소자의 신뢰성을 악화시키게 된다.
본 발명의 목적은 층간 절연막보다 높은 유전율을 갖는 식각 정지막으로 인한 배선간 캐패시턴스의 증가를 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 프로파일 왜곡에 따른 소자의 신뢰성 악화를 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은,
(a) 소정의 구조가 형성된 반도체 기판 상부에 제 1 확산 방지막 및 제 1 층간 절연막을 형성하는 단계;
(b) 상기 제 1 층간 절연막 및 제 1 확산 방지막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 비아홀을 형성하는 단계;
(c) 전체 구조 상부에 질화막을 형성하는 단계;
(d) 상기 비아홀이 매립되도록 전체 구조 상부에 감광막을 형성한 후 금속 배선이 예정된 영역에 패터닝하는 단계;
(e) 상기 제 1 층간절연막이 노출되도록 상기 패터닝된 감광막을 마스크로 상기 질화막을 식각하는 단계;
(f) 상기 감광막이 형성된 부분을 제외한 부분의 상기 제 1 층간절연막 상에 제 2 층간 절연막을 선택적으로 형성하는 단계;
(g) 상기 감광막을 제거한 후 상기 질화막을 식각하여 상기 비아홀 측벽에 질화막 스페이서를 형성하는 단계; 및
(h) 전체 구조 상부에 제 2 확산 방지막 및 시드층을 형성한 후 제 2 구리층을 형성하고 연마 공정을 실시하여 상부 배선을 형성하는 단계를 포함하고,
상기 (f) 단계는 H3BO3를 첨가한 과포화된 H2SiF6 수용액에 침적하여 상기 패터닝된 감광막이 잔류하는 부분에는 절연막이 성장되지 않고, 상기 제 1 층간절연막이 노출된 부분에서만 선택적으로 절연막이 성장하는 선택적 LPD(Liquid Phase Deposition) 방법을 이용하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(101) 상부에 제 1 층간 절연막(102)을 형성한 후 제 1 층간 절연막(102)의 소정 영역을 패터닝하여 싱글 다마신 패턴을 형성한다. 싱글 다마신 패턴이 매립되도록 제 1 구리층(103)을 형성한 후 연마하여 하부 금속 배선을 형성한다. 전체 구조 상부에 제 1 확산 방지막(104) 및 제 2 층간 절연막(105)을 형성한 후 제 2 층간 절연막(105) 및 제 1 확산 방지막(104)의 소정 영역을 식각하여 제 1 구리층(103)을 노출시키는 비아홀을 형성한다. 이때, 제 1 확산 방지막(104)은 질화막을 이용하여 형성하고, 제 2 층간 절연막(105)은 산화막을 PECVD 방법을 이용하여 3000∼4000Å 정도의 두께로 형성한다. 그리고, 제 2 층간 절연막(105) 및 제 1 확산 방지막(104)의 소정 영역을 플라즈마 식각 방법으로 식각하여 제 1 구리층(103)을 노출시키는 비아홀을 형성한 후 클리닝 공정을 실시한다.
비아홀을 형성하기 위한 식각 공정은 구리의 백 스퍼터링(back sputtering)에 의한 다량의 폴리머 발생을 방지하기 위하여 2단계로 실시한다. 즉, 제 2 층간 절연막(105)과 제 1 확산 방지막(104)의 높은 식각 선택비를 이용하여 제 1 확산 방지막(104)에서 식각이 정지되도록 1단계 공정을 실시한 후 제 2 층간 절연막(105)과 제 1 확산 방지막(104)의 동일한 식각 선택비의 조건으로 제 1 확산 방지막(104)을 식각하여 제 1 구리층(103)을 노출시키는 2단계 공정을 실시한다. 이때, 식각 장비는 1×1010ions/㎤의 중간 이온 밀도를 갖는 장비를 이용한다. 또한, 제 2 층간 절연막(105)과 제 1 확산 방지막(104)의 식각 선택비를 높게 하는 조건으로 식각 공정을 실시하여 제 1 확산 방지막(104)에서 식각을 정지시키기 위 해 C/F비가 높은 가스(C4F8, C5F8 등)를 이용하여 식각 공정을 실시하여 다량의 폴리머를 발생하게 하고, 20∼40℃의 온도에서 식각 공정을 실시하여 하부층에 증착되는 폴리머를 탄소 성분이 많이 함유된 폴리머(CFx) 구조로 변화시키며, 수소가 함유된 가스(CH2F2)를 첨가함으로써 플라즈마에 의해 발생된 자유 붕소를 스캐빈저(scavenger)하는 수소 특성을 이용하여 폴리머 발생을 유리하게 하는 방법을 이용한다. 이때의 식각 조건으로는 1800∼2000W의 소오스 파워와 1500∼1700W의 바이어스 파워를 인가하며, C5F8를 15∼25sccm, CH2F2를 2∼3sccm, O2를 10∼20sccm, Ar을 400∼600sccm 정도 유입시킨다.
또한, 제 1 확산 방지막(104)을 식각하기 위해 50∼70mTorr의 압력에서 소오스 파워와 바이어스 파워를 각각 800∼1200W 및 200∼300W 정도 인가하며, CHF3를 10∼20sccm, CF4를 50∼80sccm, O2를 10∼20sccm, Ar을 400∼600sccm 정도 유입시켜 제 1 확산 방지막(104)과 제 2 층간 절연막(105)의 식각 선택비가 약 1.5 정도 되도록 하여 패턴의 왜곡을 방지하는 조건으로 실시한다.
이러한 공정은 기존의 듀얼 다마신 공정의 애스펙트비가 4∼5 정도인 비아홀 식각 조건보다 애스펙트비가 2∼2.5 정도로 낮고, 다층 구조 대신 단일층 절연막을 사용함으로써 식각 조건 설정이 유리하다.
도 1(b)를 참조하면, PECVD 방법을 이용하여 전체 구조 상부에 질화막(106) 을 500∼800Å 정도의 형성한 후 비아홀이 매립되도록 전체 구조 상부에 감광막(107)을 회전 도포 방법을 이용하여 형성한다. 이때, 감광막(107)은 후속의 식각 공정이 없으므로 식각 선택비가 우수한 물질을 사용할 필요가 없으며, 감광막(107)의 모서리의 둥글기를 최소화하기 위해 분자량(molecular weight)이 작은 물질을 사용한다. 이때, 감광막(107)은 상부 금속 배선이 형성되는 절연막의 두께 이상, 즉 5000∼6000Å의 두께로 형성한다. 그리고, 금속 배선을 형성하기 위한 마스크를 이용한 노광 및 현상 공정으로 패터닝한다.
도 1(c)를 참조하면, 감광막(107)을 마스크로 플라즈마 건식 식각 공정을 실시하여 질화막(106)을 식각한다. 그리고, 감광막(107)이 형성된 부분을 제외한 부분, 즉 노출된 제 2 층간 절연막(105) 상부에 제 3 층간 절연막(108)을 선택적 LPD(Liquid Phase Deposition) 방법을 이용하여 형성한다.
이때, 질화막(106)을 식각하기 위한 플라즈마 건식 식각 공정은 50∼70mTorr의 압력에서 소오스 파워 및 바이어스 파워를 각각 800∼1200W 및 1000∼1500W 정도 인가하고, CHF3를 10∼20sccm, CF4를 50∼80sccm, O2를 15∼20sccm, Ar을 400∼600sccm 정도 유입시켜 실시하며, 식각 타겟을 조절하여 제 2 층간 절연막(105)이 식각되지 않도록 한다. 또한, 제 3 층간 절연막(108)은 H3BO3를 첨가한 25∼35℃의 과포화된 H2SiF6 수용액에 웨이퍼를 침적하여 감광막(107)이 잔류하는 부분에는 절연막이 성장되지 않고, 노출된 부분에서만 선택적으로 절연막이 성 장하는 선택적 LPD 방법을 이용하여 4000∼5000Å 정도의 두께로 형성한다.
이때, LPD 방법에 의한 제 3 층간 절연막(108)의 증착 메커니즘은 [화학식 1]과 같다.
Figure 112002043399598-pat00001
따라서, H2SiF6수용액에 의해 SiO2가 증착되고, SiO2와 감광막을 식각하는 HF가 발생되는데, 이 HF를 분해하기 위하여 H3BO3를 20∼30% 정도 첨가하여 [화학식 2]와 같은 반응에 의해 감광막 선택비 및 증착 속도를 높인다.
Figure 112002043399598-pat00002
도 1(d)를 참조하면, 산소 플라즈마에 의해 감광막(107)을 제거한 후 플라즈마 식각에 의한 이방성 식각 공정으로 질화막(106)을 식각하여 제 1 구리층(102)를 노출시키고 비아홀 측벽에 질화막 스페이서를 형성한다. 그리고, 식각시 발생된 폴리머를 제거하기 위한 클리닝 공정을 실시한다.
이때, 질화막(106)을 식각하기 위한 조건으로는 50∼70mTorr의 압력에서 소오스 파워 및 바이어스 파워를 각각 800∼1200W 및 200∼300W 정도 인가하고, CHF3를 10∼20sccm, CF4를 50∼80sccm, O2를 15∼20sccm, Ar을 400∼600sccm 정도 유입 시킨다.
도 1(e)를 참조하면, 전체 구조 상부에 제 2 확산 방지막(109) 및 시드층(110)을 형성한 후 전기도금법을 이용하여 제 2 구리층(111)을 형성하고 CMP 공정을 실시하여 트렌치 및 비아홀을 매립하는 상부 배선을 형성한다.
상술한 바와 같이 상온에서 침적 방법에 의해 선택적으로 절연막을 증착하는 선택적 LPD 방법을 이용하여 상부 배선을 형성하기 위한 다마신 패턴을 형성함으로써 패턴 밀도에 따른 프로파일 왜곡에 대한 우려가 없으며, 층간 절연막보다 높은 유전율을 갖는 식각 정지막이 필요없으므로 배선간 캐패시턴스를 증가시키는 요인을 제거함으로써 소자의 속도를 향상시킬 수 있다. 또한, 비아 홀을 형성한 후 비아홀 측벽에 질화막 스페이서를 형성함으로써 후속 확산 방지막 및 시드층 증착을 유리하게 하여 비아 저항 및 소자의 성능을 개선할 수 있다.

Claims (9)

  1. (a) 소정의 구조가 형성된 반도체 기판 상부에 제 1 확산 방지막 및 제 1 층간 절연막을 형성하는 단계;
    (b) 상기 제 1 층간 절연막 및 제 1 확산 방지막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 비아홀을 형성하는 단계;
    (c) 전체 구조 상부에 질화막을 형성하는 단계;
    (d) 상기 비아홀이 매립되도록 전체 구조 상부에 감광막을 형성한 후 금속 배선이 예정된 영역에 패터닝하는 단계;
    (e) 상기 제 1 층간절연막이 노출되도록 상기 패터닝된 감광막을 마스크로 상기 질화막을 식각하는 단계;
    (f) 상기 감광막이 형성된 부분을 제외한 부분의 상기 제 1 층간절연막 상에 제 2 층간 절연막을 선택적으로 형성하는 단계;
    (g) 상기 감광막을 제거한 후 상기 질화막을 식각하여 상기 비아홀 측벽에 질화막 스페이서를 형성하는 단계; 및
    (h) 전체 구조 상부에 제 2 확산 방지막 및 시드층을 형성한 후 제 2 구리층을 형성하고 연마 공정을 실시하여 상부 배선을 형성하는 단계를 포함하고,
    상기 (f) 단계는 H3BO3를 첨가한 과포화된 H2SiF6 수용액에 침적하여 상기 패터닝된 감광막이 잔류하는 부분에는 절연막이 성장되지 않고, 상기 제 1 층간절연막이 노출된 부분에서만 선택적으로 절연막이 성장하는 선택적 LPD 방법을 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 (b) 단계는 상기 제 1 층간 절연막과 상기 제 1 확산 방지막의 높은 식각 선택비를 이용하여 상기 제 1 확산 방지막에서 식각이 정지되도록 상기 제 1 층간절연막을 식각하는 제 1 단계; 및
    상기 제 1 층간 절연막과 제 1 확산 방지막의 동일한 식각 선택비의 조건으로 상기 제 1 확산 방지막을 식각하는 제 2 단계로 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 2 항에 있어서, 상기 제 1 단계는 1800 내지 2000W의 소오스 파워와 1500 내지 1700W의 바이어스 파워를 인가하며, C5F8를 15 내지 25sccm, CH2F2를 2 내지 3sccm, O2를 10 내지 20sccm, Ar을 400 내지 600sccm 유입시켜 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 2 항에 있어서, 상기 제 2 단계는 50 내지 70mTorr의 압력에서 소오스 파워와 바이어스 파워를 각각 800 내지 1200W 및 200 내지 300W 인가하며, CHF3를 10 내지 20sccm, CF4를 50 내지 80sccm, O2를 10 내지 20sccm, Ar을 400 내지 600sccm 유입시켜 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서, 상기 질화막은 PECVD 방법을 이용하여 500 내지 800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서, 상기 감광막은 금속 배선이 형성되는 절연막의 두께보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서, 상기 (e) 단계는 50 내지 70mTorr의 압력에서 소오스 파워 및 바이어스 파워를 각각 800 내지 1200W 및 1000 내지 1500W 인가하고, CHF3를 10 내지 20sccm, CF4를 50 내지 80sccm, O2를 15 내지 20sccm, Ar을 400 내지 600sccm 유입시켜 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서, 상기 제 2 층간절연막을 4000 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제 1 항에 있어서, 상기 (g) 단계는 50 내지 70mTorr의 압력에서 소오스 파워 및 바이어스 파워를 각각 800 내지 1200W 및 200 내지 300W 인가하고, CHF3를 10 내지 20sccm, CF4를 50 내지 80sccm, O2를 15 내지 20sccm, Ar을 400 내지 600sccm 유입시켜 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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