KR100896842B1

KR100896842B1 - Method for forming test pattern of gate ox integrity and test pattern structure for the gate ox integrity

Info

Publication number: KR100896842B1
Application number: KR20070098735A
Authority: KR
Inventors: 김현태
Original assignee: 주식회사 동부하이텍
Priority date: 2007-10-01
Filing date: 2007-10-01
Publication date: 2009-05-12
Also published as: KR20090033615A

Abstract

본 발명은 반도체 소자 제조 시 GOI(Gate Oxide Integrity) 특성 테스트 방법 및 테스트 패턴 구조에 관한 것이다. 즉, 본 발명에서는 반도체 소자 제조시 GOI 테스트를 위한 테스트 패턴 형성 및 테스트 방법에 있어서, 종래 PMOS, NMOS에서 각 소자의 GOI특성 테스트를 위한 테스트 패턴 패드를 각각 형성시킨 후, 각각 GOI 특성을 측정하여야 하는 것과는 달리, PMOS와 NMOS의 GOI 특성 테스트를 위해 같은 극성의 전압이 인가되는 테스트 패턴 패드를 하나로 형성함으로써, PMOS와 NMOS의 GOI 특성 테스트를 동시에 수행하는 것이 가능하도록 하여 GOI 특성 테스트를 위해 소요되는 비용과 테스트 시간을 감소시킬 수 있게 된다.The present invention relates to a method of test gate oxide integrity (GOI) characteristics and a test pattern structure in manufacturing a semiconductor device. That is, in the present invention, in the test pattern formation and test method for GOI testing in semiconductor device manufacturing, after forming test pattern pads for testing GOI characteristics of each device in conventional PMOS and NMOS, respectively, GOI characteristics should be measured. Contrary to this, the test pattern pads with the same polarity are applied to test the GOI characteristics of the PMOS and NMOS, so that the GOI characteristics tests of the PMOS and the NMOS can be performed simultaneously. This can reduce cost and test time.

GOI, PMOS, NMOS, 패드, 전압, 브레이크 다운 GOI, PMOS, NMOS, Pad, Voltage, Breakdown

Description

VOLT test pattern formation method and test pattern structure {METHOD FOR FORMING TEST PATTERN OF GATE OX INTEGRITY AND TEST PATTERN STRUCTURE FOR THE GATE OX INTEGRITY}

본 발명은 반도체 소자 제조 시 GOI(Gate Oxide Integrity) 테스트 패턴에 관한 것으로, 특히 PMOS, NMOS 등의 반도체 소자별 각각 GOI 테스트 패턴(test pattern)을 형성하고, GOI 측정을 각각 수행함에 따른 GOI 테스트 비용 및 시간의 증대 문제를 해결할 수 있도록 하는 반도체 소자 제조시 GOI 테스트 패턴 형성 방법 및 테스트 패턴 구조에 관한 것이다.The present invention relates to a Gate Oxide Integrity (GOI) test pattern when manufacturing a semiconductor device, and in particular, a GOI test cost for forming a GOI test pattern for each semiconductor device such as PMOS and NMOS, and performing GOI measurement, respectively. And a method of forming a GOI test pattern and a test pattern structure in manufacturing a semiconductor device to solve a problem of increasing time.

최근 들어, 트랜지스터(transistor) 소자 뿐만 아니라 금속 배선의 미세화 및 다층화 요구에 따라 반도체 소자(device)의 사이즈(size)는 점점 더 감소되는 추세에 있으며, 이러한 사이즈의 감소로 인해 트랜지스터 소자의 게이트의 폭 및 게이트 옥사이드막(gate oxide layer)의 두께 또한 점차 작아지고 있다.In recent years, the size of semiconductor devices has gradually decreased due to the miniaturization and multilayering requirements of not only transistor devices but also metal wirings. The thickness of the gate oxide layer is also gradually decreasing.

이때 특히, 위 게이트 옥사이드막 두께는 트랜지스터 소자의 문턱전압을 결 정하는 중요한 요소로써, 위와 같이, 반도체 소자가 집적화됨에 따라 소자의 크기가 작아지면서 게이트 옥사이드막의 GOI(Gate Ox Integrity) 특성강화가 매우 중요한 사안으로 대두되고 있는 실정이다.In this case, the thickness of the gate oxide film is an important factor in determining the threshold voltage of the transistor device. As described above, as the size of the device decreases as the semiconductor device is integrated, the gate oxide film (GOI) characteristics of the gate oxide film is very important. The situation is emerging.

즉, 위 GOI는 게이트 옥사이드막의 품질정도를 말하는 것으로서, 일반적으로, 게이트로 인가되는 전압을 증가시키면서 게이트 옥사이드막이 브레이크 다운(breakdown)될 때까지의 전압을 측정하는 방법에 의해 테스트(test)된다.That is, the GOI refers to the quality of the gate oxide film, and is generally tested by measuring a voltage until the gate oxide film breaks down while increasing the voltage applied to the gate.

도 1은 종래 게이트 옥사이드의 GOI 특성을 테스트하기 위한 테스트 패턴 및 테스트 방법을 도시한 것이다. 1 illustrates a test pattern and test method for testing GOI characteristics of a conventional gate oxide.

이하, 상기 도 1을 참조하여 종래 GOI 특성 테스트 패턴에 따른 테스트 동작을 살펴보면, 종래에는 위 도 1에서 보여지는 바와 같이 GOI 특성을 테스트하는 경우 소자 분리막(Field oxide)(112)을 사이에 두고 인접하게 형성되는 NMOS, PMOS를 위한 테스트 패턴이 각각 따로 형성하도록 하고 있어 GOI 특성 테스트를 위해 총 4개의 패드(100, 102, 104, 106)를 사용하여 측정하고 있다.Hereinafter, referring to FIG. 1, a test operation according to the conventional GOI characteristic test pattern will be described. In the related art, when testing the GOI characteristic as shown in FIG. 1, the device isolation layer 112 is adjacent to each other. The test patterns for NMOS and PMOS, which are formed in this manner, are separately formed, and thus, a total of four pads 100, 102, 104, and 106 are measured to test GOI characteristics.

먼저, PMOS의 GOI 측정에 있어서, PMOS의 게이트(108)에 연결된 제2 패드(pad)(102)에는 N-well의 픽업단에 대해 양(+)의 전압을 인가한다. 이때 제2패드(102)로 인가되는 전압을 점차적으로 높이면 특정전압에서 PMOS 게이트(108) 하부의 게이트 옥사이드막(gate oxide layer)(110)이 브레이크 다운(break down)되어 제2패드(102) 및 제1패드(100)간 전류가 흐르게 된다. 따라서 이때의 전압을 측정함으로써, GOI특성을 측정하게 된다.First, in the GOI measurement of the PMOS, a positive voltage is applied to the pick-up terminal of the N-well to the second pad 102 connected to the gate 108 of the PMOS. At this time, if the voltage applied to the second pad 102 is gradually increased, the gate oxide layer 110 below the PMOS gate 108 breaks down at a specific voltage, thereby causing the second pad 102 to break down. And a current flows between the first pads 100. Therefore, the GOI characteristic is measured by measuring the voltage at this time.

다음으로, NMOS의 GOI 측정에 있어서도, NMOS의 게이트(114)에 연결된 제3패 드(104)에는 P-well의 픽업단에 대해 음(-)의 전압을 인가한다. 이때 제3패드(104)로 인가되는 전압을 점차적으로 높이면 특정전압에 NMOS 게이트(114) 하부의 게이트 옥사이드막(116)이 브레이크 다운되어 제4패드(106) 및 제3패드(104)간 전류가 흐르게 된다. 따라서 이때의 전압을 측정함으로써, GOI 특성을 측정하게 된다.Next, also in the GOI measurement of the NMOS, a negative voltage is applied to the pick-up terminal of the P-well to the third pad 104 connected to the gate 114 of the NMOS. At this time, if the voltage applied to the third pad 104 is gradually increased, the gate oxide layer 116 below the NMOS gate 114 breaks down to a specific voltage, and thus the current between the fourth pad 106 and the third pad 104 is reduced. Will flow. Therefore, the GOI characteristic is measured by measuring the voltage at this time.

따라서, 위 도 1을 통해 설명한 바와 같이 종래에는 PMOS, NMOS별로 각각 GOI 특성을 테스트함에 따라 GOI 특성 테스트를 위해 총 4개의 테스트 패턴 패드를 형성하여야 하며, 이에 따라 GOI 특성 테스트를 위해 소요되는 비용과 테스트 시간이 증가하는 문제점이 있었다.Accordingly, as described above with reference to FIG. 1, four test pattern pads must be formed for the GOI characteristic test as the GOI characteristic is tested for each PMOS and NMOS. Accordingly, the cost required for the GOI characteristic test is There was a problem that the test time is increased.

따라서 본 발명은 종래 반도체 소자 제조 시 GOI 특성 테스트에 있어서 PMOS, NMOS 등의 반도체 소자별 각각 GOI 테스트 패턴을 형성하고, 소자별 GOI 측정을 함에 따라 발생하는 GOI 테스트 비용 및 시간의 증대를 해결하고자 안출된 것으로, 반도체 소자 제조 시 GOI 특성 테스트에 소요되는 비용 및 시간을 감소시킬 수 있도록 하는 GOI 테스트 패턴 형성 방법 및 테스트 패턴 구조를 제공함에 있다.Therefore, the present invention is to solve the increase in the GOI test cost and time generated by forming a GOI test pattern for each semiconductor device, such as PMOS, NMOS, etc. in the GOI characteristic test when manufacturing a conventional semiconductor device, and measuring the GOI for each device The present invention provides a method and a test pattern structure for forming a GOI test pattern, which can reduce the cost and time required to test GOI characteristics during semiconductor device manufacturing.

상술한 본 발명은 반도체 소자 제조시 GOI 테스트 패턴 형성 방법으로서, 반도체 기판상 소자 분리막을 사이에 두고 PMOS와 NMOS 소자 영역을 위한 N-well과 P-well을 형성시키는 단계와, 상기 N-well과 P-well 상 상기 PMOS와 NMOS 소자의 게이트 옥사이드막과 게이트 전극을 형성시키는 단계와, 상기 게이트 옥사이드막의 GOI 특성 측정을 위해 같은 극성의 전압이 인가되는 상기 두 소자의 게이트와 픽업단을 동시에 연결하는 제1 패드를 형성하는 단계와, 상기 제1 패드로 인가되는 전압에 의한 전류 측정을 위해 각 소자의 픽업 단 또는 게이트에 연결되는 제2, 제3 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention described above is a method of forming a GOI test pattern in manufacturing a semiconductor device, comprising: forming an N-well and a P-well for a PMOS and an NMOS device region with an isolation layer on a semiconductor substrate interposed therebetween; Forming a gate oxide film and a gate electrode of the PMOS and NMOS devices on a P-well, and simultaneously connecting the gate and the pickup terminals of the two devices to which voltages of the same polarity are applied to measure the GOI characteristics of the gate oxide film. Forming a first pad, and forming second and third pads connected to a pick-up terminal or a gate of each device for measuring current by a voltage applied to the first pad. .

또한, 본 발명은 반도체 소자 제조 시 GOI 측정을 위한 테스트 패턴 구조로서, 소자 분리막을 사이에 두고 인접하게 형성된 PMOS와 NMOS 소자 영역에 각각 형성되는 게이트와, 상기 게이트 하부의 게이트 옥사이드막의 GOI 측정을 위해 같은 극성의 전압이 인가되는 상기 두 소자의 게이트와 픽업단을 동시에 연결하는 제1 패드와, 상기 제1 패드로 인가되는 전압에 의한 전류 측정을 위한 각 소자의 픽업 또는 게이트에 연결되는 제2, 제3 패드를 포함하는 것을 특징으로 한다.In addition, the present invention is a test pattern structure for GOI measurement in the manufacture of semiconductor devices, the gate formed in the PMOS and NMOS device regions formed adjacent to each other with the device isolation layer therebetween, and for the GOI measurement of the gate oxide film under the gate A first pad connecting the gate and the pick-up terminal of the two devices to which voltages of the same polarity are simultaneously applied; a second pad connected to the pick-up or gate of each device for current measurement by the voltage applied to the first pad; And a third pad.

본 발명에서는 반도체 소자 제조시 GOI 테스트를 위한 테스트 패턴 형성 및 테스트 방법에 있어서, 종래 PMOS, NMOS에서 각 소자의 GOI특성 테스트를 위한 테스트 패턴 패드를 각각 형성시킨 후, 각각 GOI 특성을 측정하여야 하는 것과는 달리, PMOS와 NMOS의 GOI 특성 테스트를 위해 같은 극성의 전압이 인가되는 테스트 패턴 패드를 하나로 형성함으로써, PMOS와 NMOS의 GOI 특성 테스트를 동시에 수행하는 것이 가능하도록 하여 GOI 특성 테스트를 위해 소요되는 비용과 테스트 시간 을 감소시킬 수 있는 이점이 있다.In the present invention, in the test pattern formation and test method for GOI testing in the manufacture of semiconductor devices, after forming test pattern pads for testing the GOI characteristics of each device in the conventional PMOS and NMOS, and then GOI characteristics should be measured respectively Alternatively, by forming a test pattern pad that is applied with the same polarity voltage for testing GOI characteristics of PMOS and NMOS, it is possible to simultaneously perform GOI characteristics testing of PMOS and NMOS, thereby reducing the cost required for testing GOI characteristics. This has the advantage of reducing test time.

이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. Hereinafter, with reference to the accompanying drawings will be described in detail the operating principle of the present invention. In the following description of the present invention, when it is determined that a detailed description of a known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. Terms to be described later are terms defined in consideration of functions in the present invention, and may be changed according to intentions or customs of users or operators. Therefore, the definition should be made based on the contents throughout the specification.

본 발명의 구체적인 핵심 기술요지를 살펴보면, 반도체 소자 제조시 GOI 테스트를 위한 테스트 패턴 형성 및 테스트 방법에 있어서, 종래 PMOS, NMOS에서 각 소자의 GOI특성 테스트를 위한 테스트 패턴 패드를 각각 형성시킨 후, 각각 GOI 특성을 측정하여야 하는 것과는 달리, PMOS와 NMOS의 GOI 특성 테스트를 위해 같은 극성의 전압이 인가되는 테스트 패턴 패드를 하나로 형성함으로써, PMOS와 NMOS의 GOI 특성 테스트를 동시에 수행하는 것이 가능하도록 하는 기술을 통해 본 발명에서 이루고자 하는 바를 쉽게 달성할 수 있다.Looking at the specific core technical gist of the present invention, in the test pattern formation and test method for the GOI test in semiconductor device manufacturing, after forming a test pattern pad for testing the GOI characteristics of each device in the conventional PMOS, NMOS, respectively Unlike the GOI characteristic to be measured, a test pattern pad that is applied with the same polarity voltage for testing the GOI characteristic of the PMOS and the NMOS is formed in one, so that it is possible to simultaneously perform the GOI characteristic test of the PMOS and the NMOS. Through this, it is possible to easily achieve the purpose of the present invention.

도 2는 본 발명의 실시 예에 따른 반도체 소자 제조시 게이트 옥사이드막의 GOI 특성을 테스트하기 위한 테스트 패턴 및 테스트 방법을 도시한 것이다. FIG. 2 illustrates a test pattern and a test method for testing GOI characteristics of a gate oxide layer in manufacturing a semiconductor device according to an embodiment of the present invention.

이하, 상기 도 2를 참조하여 본 발명의 따른 GOI 테스트 패턴과 이를 이용한 GOI 특성 테스트 동작을 상세히 설명하기로 한다.Hereinafter, the GOI test pattern and the GOI characteristic test operation using the same according to the present invention will be described in detail with reference to FIG. 2.

먼저 본 발명의 GOI 테스트 패턴의 형성에 있어서는 위 도 2에서 보여지는 바와 같이, 반도체 기판상 소자 분리막(STI)(206)을 형성한 후, 소자 분리막을 사이에 두고 PMOS와 NMOS 소자 영역을 위한 N-well과 P-well을 이온 주입(implant)을 통해 형성시킨다.First, in the formation of the GOI test pattern of the present invention, as shown in FIG. 2 above, after forming the device isolation film (STI) 206 on the semiconductor substrate, the N for the PMOS and NMOS device regions with the device isolation film therebetween. -well and P-well are formed by ion implantation.

이어, 상기 N-well과 P-well상 PMOS와 NMOS 소자의 게이트 옥사이드막(209, 211)과 게이트(208, 210)를 각각 형성시킨 후, 상기 게이트(206, 210) 하부에 증착된 게이트 옥사이드막(209, 211)의 GOI 특성 측정을 위해 같은 극성의 전압이 인가되는 상기 PMOS의 게이트(208)와 NMOS의 픽업단(pick-up)이 하나의 테스트 패턴 제2패드(200)로 연결되도록 패드를 형성한다. Subsequently, gate oxide films 209 and 211 and gates 208 and 210 of the N-well and P-well PMOS and NMOS devices are formed, respectively, and then gate oxide deposited under the gates 206 and 210. In order to measure GOI characteristics of the films 209 and 211, the gate 208 of the PMOS and the pick-up of the NMOS are connected to one test pattern second pad 200. Form a pad.

또한 PMOS 게이트 옥사이드막(209)의 브레이크 다운이 발생될 때 N-well을 통해 흐르는 전류를 픽업하는 PMOS 픽업단에 연결되는 테스트 패턴 제1패드(202)를 형성하며, NMOS 게이트 옥사이드막(209)이 브레이크 다운될때까지 음의 전압이 인가되는 NMOS 게이트 테스트 패턴 제3패드(204)를 형성한다. 이때 NMOS 게이트 옥사이드막(209)의 브레이크 다운시에는 상기 제3패드(204) 및 제2패드(202)에는 전류가 통하게 된다. In addition, when the breakdown of the PMOS gate oxide layer 209 occurs, a test pattern first pad 202 connected to the PMOS pickup terminal for picking up a current flowing through the N-well is formed, and the NMOS gate oxide layer 209 is formed. The NMOS gate test pattern third pad 204 is formed to which a negative voltage is applied until the breakdown is performed. At this time, when the NMOS gate oxide layer 209 breaks down, current flows through the third pad 204 and the second pad 202.

다음으로, GOI 특성 테스트 동작을 살펴보면, 종래 PMOS, NMOS에서 각각 GOI 특성을 측정하여야 하는 것과는 달리, 본 발명의 위 도 2에서와 같이 테스트 패턴 패드의 디자인이 변경되는 경우 PMOS와 NMOS를 동시에 측정하는 것이 가능하게 된 다.Next, referring to the GOI characteristic test operation, unlike the conventional PMOS and NMOS to measure the GOI characteristics, respectively, as shown in FIG. 2 of the present invention, when the design of the test pattern pad is changed, the PMOS and NMOS are simultaneously measured. It becomes possible.

즉, 위 도 2에서 PMOS 게이트(208)에 양(+)의 전압을 인가(forcing)하는 경우 PMOS에 전압이 인가됨과 더불어 NMOS P-well에도 양(+)의 전압이 가해지게 되며, 위와 같이 NMOS P-well에 양(+)의 전압이 가해지는 것은 NMOS 게이트(210)에도 음(-)의 전압이 가해지는 것과 동일한 효과를 줄 수 있게 된다. 이에 따라 PMOS 게이트(208)와 NMOS 게이트(210)에 동시에 전압을 인가한 것과 같게 되어 PMOS와 NMOS의 게이트 옥사이드막(209, 211)에 대한 GOI 특성 테스트를 동시에 수행할 수 있게 되는 것이다.That is, when a positive voltage is applied to the PMOS gate 208 in FIG. 2, a voltage is applied to the PMOS and a positive voltage is also applied to the NMOS P-well. Applying a positive voltage to the NMOS P-well may have the same effect as applying a negative voltage to the NMOS gate 210. Accordingly, the voltage is applied to the PMOS gate 208 and the NMOS gate 210 at the same time, so that the GOI characteristic tests on the PMOS and NMOS gate oxide films 209 and 211 can be simultaneously performed.

따라서, 위와 같이 PMOS의 게이트(208)와 NMOS의 픽업단에 동시에 연결되는 테스트 패턴 제2패드(200)로 인가되는 전압을 점차적으로 높이면서 PMOS 게이트(208)의 게이트 옥사이드막(209)과 NMOS 게이트(210)의 게이트 옥사이드막(211)이 브레이크 다운될 때의 전압을 측정함으로써 GOI 특성을 테스트하게 된다.Accordingly, the gate oxide layer 209 and the NMOS of the PMOS gate 208 are gradually increased while the voltage applied to the test pattern second pad 200 connected to the gate 208 of the PMOS and the pick-up terminal of the NMOS is gradually increased. The GOI characteristic is tested by measuring a voltage when the gate oxide layer 211 of the gate 210 is broken down.

즉, 위와 같이 PMOS의 게이트(208)와 NMOS의 픽업단에 동시에 연결되는 테스트 패턴 제2패드(200)로 인가되는 전압을 점차적으로 높여주게 되면 PMOS 또는 NMOS 어느 한쪽의 게이트 옥사이드막(209, 211)에서 인가 전압을 이기지 못하고 절연특성이 깨어지는 브레이크 다운이 발생하게 되는데, 이때 전류는 PMOS 또는 NMOS 중 먼저 절연특성이 깨어진 소자로 흐르게 된다. 따라서 테스트 패턴 제1패드(200) 또는 제3패드(204)에서 측정된 전류를 통하여 GOI 특성을 알 수 있게 되고 어느 쪽 트랜지스터의 게이트 옥사이드막이 문제인지를 확인할 수 있다.That is, when the voltage applied to the test pattern second pad 200 connected to the gate 208 of the PMOS and the pick-up terminal of the NMOS is gradually increased as described above, the gate oxide films 209 and 211 of either the PMOS or the NMOS are gradually increased. In this case, breakdown occurs because the insulation characteristic is not overcome, and the current flows to the PMOS or NMOS device whose insulation characteristic is broken first. Therefore, the GOI characteristics can be known through the current measured by the test pads of the first pad 200 or the third pad 204, and it can be confirmed whether the gate oxide layer of the transistor is a problem.

상기한 바와 같이, 본 발명에서는 반도체 소자 제조시 GOI 테스트를 위한 테 스트 패턴 형성 및 테스트 방법에 있어서, 종래 PMOS, NMOS에서 각 소자의 GOI특성 테스트를 위한 테스트 패턴 패드를 각각 형성시킨 후, 각각 GOI 특성을 측정하여야 하는 것과는 달리, PMOS와 NMOS의 GOI 특성 테스트를 위해 같은 극성의 전압이 인가되는 테스트 패턴 패드를 하나로 형성함으로써, PMOS와 NMOS의 GOI 특성 테스트를 동시에 수행하는 것이 가능하도록 하여 GOI 특성 테스트를 위해 소요되는 비용과 테스트 시간을 감소시킬 수 있게 된다.As described above, in the present invention, in the test pattern formation and test method for GOI testing during semiconductor device manufacturing, after forming test pattern pads for testing GOI characteristics of each device in conventional PMOS and NMOS, respectively, GOI Unlike the characteristic to be measured, the GOI characteristic test can be performed simultaneously by forming a test pattern pad to which the same polarity voltage is applied to test the GOI characteristic of the PMOS and the NMOS. This reduces the cost and test time required for the system.

한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.Meanwhile, in the above description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the invention should be determined by the claims rather than by the described embodiments.

도 1은 종래 반도체 제조시 GOI 특성 테스트를 위한 테스트 패턴 예시도,1 is an exemplary test pattern for testing GOI characteristics in the conventional semiconductor manufacturing;

도 2는 본 발명의 실시 예에 따른 GOI 특성 테스트를 위한 테스트 패턴 예시도.2 is an exemplary test pattern for testing GOI characteristics according to an embodiment of the present invention.

<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>

200 : 제1패드 202 : 제2패드200: first pad 202: second pad

204 : 제3패드 206 : 소자 분리막204: third pad 206: device isolation film

208 : PMOS 게이트 209 : PMOS 게이트 옥사이드막208 PMOS gate 209 PMOS gate oxide film

210 : NMOS 게이트 211 : NMOS 게이트 옥사이드막210: NMOS gate 211: NMOS gate oxide film

Claims

As a method of forming a GOI test pattern in manufacturing a semiconductor device,

Forming N-wells and P-wells for PMOS and NMOS device regions with device isolation layers therebetween on a semiconductor substrate,

Forming a gate oxide film and a gate electrode of the PMOS and NMOS devices on the N-well and the P-well;

A first pad connected to a gate of one of the two devices to which a voltage of the same polarity is applied and a pickup of the other device and a pickup of the one device at the same time for measuring the GOI characteristic of the gate oxide film Forming a second pad and a third pad connected to the gate of the other device

GOI test pattern formation method comprising a.

The method of claim 1,

The first pad,

And a pickup terminal of the PMOS to which the same polarity voltage is applied and a gate of the NMOS, or a gate of the PMOS to the pickup terminal of the NMOS.

The method of claim 2,

The second and third pads,

And pads connecting the gate of the PMOS and the pick-up terminal of the NMOS or the gate of the NMOS and the pick-up terminal of the PMOS, respectively.

As a test pattern structure for GOI measurement in semiconductor device manufacturing,

Gates respectively formed in adjacent PMOS and NMOS device regions with device isolation layers therebetween;

A first pad simultaneously connecting the gate and the pick-up terminal of the two devices to which the same polarity voltage is applied for the GOI measurement of the gate oxide film under the gate;

Second and third pads connected to pickups or gates of respective devices for measuring current when breakdown of the gate oxide film by the voltage applied to the first pad

GOI test pattern structure comprising a.

The method of claim 4, wherein

The first pad,

And a pickup terminal of the PMOS to which the same polarity voltage is applied and a gate of the NMOS, or a gate of the PMOS to the pick-up terminal of the NMOS.

The method of claim 5, wherein

The second and third pads,

And a pad connecting the gate of the PMOS and the pick-up terminal of the NMOS or the gate of the NMOS and the pick-up terminal of the PMOS, respectively.