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KR100867363B1 - Semiconductor device and process for fabricating the same - Google Patents

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KR100867363B1
KR100867363B1 KR1020067021170A KR20067021170A KR100867363B1 KR 100867363 B1 KR100867363 B1 KR 100867363B1 KR 1020067021170 A KR1020067021170 A KR 1020067021170A KR 20067021170 A KR20067021170 A KR 20067021170A KR 100867363 B1 KR100867363 B1 KR 100867363B1
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upper electrode
hole
film
ferroelectric
insulating film
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고우이치 나가이
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

강유전체 커패시터를 덮는 층간절연막(14)이 형성되고, 층간절연막(14)에 상부 전극(11a)까지 도달하는 컨택트 홀(19)이 형성된다. 그리고, 컨택트 홀(19)을 통하여 상부 전극(11a)에 접속된 Al 배선(17)이 층간절연막(14) 위에 형성되어 있다. 컨택트 홀(19)의 평면 형상은 타원형이다.An interlayer insulating film 14 covering the ferroelectric capacitor is formed, and a contact hole 19 reaching the upper electrode 11a is formed in the interlayer insulating film 14. An Al wiring 17 connected to the upper electrode 11a through the contact hole 19 is formed on the interlayer insulating film 14. The planar shape of the contact hole 19 is elliptical.

강유전체 커패시터, 층간절연막, 상부 전극, 컨택트 홀 Ferroelectric Capacitors, Interlayer Insulators, Top Electrodes, Contact Holes

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING THE SAME}

본 발명은 강유전체 커패시터를 구비한 불휘발성 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device suitable for a nonvolatile memory having a ferroelectric capacitor and a method of manufacturing the same.

강유전체 메모리 등에 설치되는 강유전체 커패시터는 하부 전극과 상부 전극 사이에 강유전체막이 삽입되어 구성되어 있다.In a ferroelectric capacitor installed in a ferroelectric memory or the like, a ferroelectric film is inserted between a lower electrode and an upper electrode.

그러나, 강유전체막과 상부 전극의 밀착성이 낮고, 도 6에 나타낸 바와 같이, 상부 전극이 강유전체막으로부터 박리되어 이들 사이에 틈이 생기는 경우가 있다. 이러한 틈이 생기면, 이 강유전체 커패시터는 정상적으로 동작하지 않게 된다.However, the adhesion between the ferroelectric film and the upper electrode is low, and as shown in FIG. 6, the upper electrode may be peeled from the ferroelectric film and a gap may occur between them. If such a gap occurs, the ferroelectric capacitor will not operate normally.

[특허문헌 1] 일본국 공개특허2001-351920호 공보[Patent Document 1] Japanese Unexamined Patent Publication No. 2001-351920

본 발명은 강유전체막으로부터의 상부 전극의 박리를 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a semiconductor device capable of suppressing peeling of an upper electrode from a ferroelectric film and a manufacturing method thereof.

본원 발명자는 상기 과제를 해결하기 위해 예의(銳意) 검토를 거듭한 결과, 이하에 나타낸 발명의 모든 형태에 상도(想到)했다.MEANS TO SOLVE THE PROBLEM As a result of earnestly examining in order to solve the said subject, this inventor coated to all the aspects of the invention shown below.

본 발명에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 상방(上方)에 형성된 강유전체 커패시터와, 상기 강유전체 커패시터를 덮고, 상기 강유전체 커패시터의 상부 전극까지 도달하는 구멍이 형성된 층간절연막과, 상기 층간절연막 위에 형성되고, 상기 구멍을 통하여 상기 상부 전극에 접속된 배선을 갖는 반도체 장치를 대상으로 한다. 그리고, 본 발명에 따른 반도체 장치는, 상기 구멍의 평면 형상은 서로 직교하는 2축의 길이가 상이한 것으로 되어 있는 것을 특징으로 한다.A semiconductor device according to the present invention includes a semiconductor substrate, a ferroelectric capacitor formed above the semiconductor substrate, an interlayer insulating film formed with a hole covering the ferroelectric capacitor and reaching an upper electrode of the ferroelectric capacitor, and the interlayer. A semiconductor device is formed on an insulating film, and has a wiring connected to the upper electrode through the hole. The semiconductor device according to the present invention is characterized in that the planar shape of the hole is different in length of two axes perpendicular to each other.

본 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 상방에 강유전체 커패시터를 형성한 후, 상기 강유전체 커패시터를 덮는 층간절연막을 형성한다. 다음으로, 상기 층간절연막에 상기 강유전체 커패시터의 상부 전극까지 도달하는 구멍을 형성한다. 그 후, 상기 층간절연막 위에 상기 구멍을 통하여 상기 상부 전극에 접속되는 배선을 형성한다. 그리고, 상기 구멍을 형성하는 공정에서, 상기 구멍의 평면 형상을 서로 직교하는 2축의 길이가 상이한 것으로 한다.In the method of manufacturing a semiconductor device according to the present invention, after forming a ferroelectric capacitor above the semiconductor substrate, an interlayer insulating film covering the ferroelectric capacitor is formed. Next, a hole reaching the upper electrode of the ferroelectric capacitor is formed in the interlayer insulating film. Thereafter, a wiring is formed on the interlayer insulating film to be connected to the upper electrode through the hole. And in the process of forming the said hole, it is assumed that the lengths of the two axes which orthogonally cross the plane shape of the said hole differ.

도 1은 본 발명의 실시예에 따른 방법에 의해 제조되는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도.1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.

도 2a는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.2A is a cross-sectional view illustrating a method of manufacturing a ferroelectric memory according to an embodiment of the present invention in the order of process.

도 2b는, 도 2a에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2B is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2A; FIG.

도 2c는, 도 2b에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2C is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2B. FIG.

도 2d는, 도 2c에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2D is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2C. FIG.

도 2e는, 도 2d에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2E is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2D. FIG.

도 2f는, 도 2e에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2F is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2E. FIG.

도 2g는, 도 2f에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2G is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2F. FIG.

도 2h는, 도 2g에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2H is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2G. FIG.

도 2i는, 도 2h에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2I is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2H. FIG.

도 2j는, 도 2i에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2J is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2I. FIG.

도 2k는, 도 2j에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2K is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2J. FIG.

도 2l은, 도 2k에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2L is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2K. FIG.

도 2m은, 도 2l에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2M is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2L. FIG.

도 2n은, 도 2m에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.FIG. 2N is a sectional view of the ferroelectric memory according to the embodiment of the present invention, in order of process, following FIG. 2M; FIG.

도 3a는 본 발명의 실시예에서의 배선(17)의 평면 형상을 나타낸 모식도.Fig. 3A is a schematic diagram showing the planar shape of the wiring 17 in the embodiment of the present invention.

도 3b는 종래의 강유전체 메모리에서의 배선(117)의 평면 형상을 나타낸 모식도.3B is a schematic diagram showing the planar shape of the wiring 117 in the conventional ferroelectric memory.

도 4a는 본 발명의 실시예에서의 배선(17)의 형상을 나타낸 모식도.4A is a schematic diagram showing the shape of the wiring 17 in the embodiment of the present invention.

도 4b는 종래의 강유전체 메모리에서의 배선(117)의 형상을 나타낸 모식도.4B is a schematic diagram showing the shape of the wiring 117 in the conventional ferroelectric memory.

도 5a는 컨택트 홀의 평면 형상의 예를 나타낸 도면.5A illustrates an example of a planar shape of a contact hole.

도 5b는 컨택트 홀의 평면 형상의 다른 예를 나타낸 도면.5B illustrates another example of the planar shape of the contact hole.

도 6은 상부 전극의 박리 상태를 나타낸 SEM 사진.6 is a SEM photograph showing the peeling state of the upper electrode.

도 7은 컨택트 홀(20)을 나타낸 단면도.7 is a sectional view of the contact hole 20.

도 8은 플러그(31)를 나타낸 단면도.8 is a cross-sectional view showing the plug 31.

도 9는 배선(17)의 평면 형상의 다른 예를 나타낸 모식도.9 is a schematic diagram illustrating another example of the planar shape of the wiring 17.

도 10은 배선(17)의 형상의 다른 예를 나타낸 모식도.10 is a schematic diagram illustrating another example of the shape of the wiring 17.

이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도이다.Best Modes for Carrying Out the Invention Embodiments of the present invention will now be described in detail with reference to the accompanying drawings. 1 is a circuit diagram showing the configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by the method according to the embodiment of the present invention.

이 메모리 셀 어레이에는 일 방향으로 연장되는 복수개의 비트선(103), 비트선(103)이 연장되는 방향에 대하여 수직인 방향으로 연장되는 복수개의 워드선(104) 및 플레이트선(105)이 설치되어 있다. 또한, 이들 비트선(103), 워드선(104) 및 플레이트선(105)이 구성하는 격자(格子)와 정합(整合)하도록 하여 본 실시예에 따른 강유전체 메모리의 복수개의 메모리 셀이 어레이 형상으로 배치되어 있다. 각 메모리 셀에는 강유전체 커패시터(101) 및 MOS 트랜지스터(102)가 설치되어 있다.The memory cell array includes a plurality of bit lines 103 extending in one direction, a plurality of word lines 104 and a plate line 105 extending in a direction perpendicular to the direction in which the bit lines 103 extend. It is. In addition, the plurality of memory cells of the ferroelectric memory according to the present embodiment are arranged in an array so that the bit lines 103, the word lines 104, and the plate lines 105 are matched with the lattice. It is arranged. Each memory cell is provided with a ferroelectric capacitor 101 and a MOS transistor 102.

MOS 트랜지스터(102)의 게이트는 워드선(104)에 접속되어 있다. 또한, MOS 트랜지스터(102)의 한쪽 소스·드레인은 비트선(103)에 접속되고, 다른쪽 소스·드레인은 강유전체 커패시터(101)의 한쪽 전극에 접속된다. 그리고, 강유전체 커패시터(101)의 다른쪽 전극이 플레이트선(105)에 접속되어 있다. 또한, 각 워드선(104) 및 플레이트선(105)은 그들이 연장되는 방향과 동일한 방향으로 나열되는 복수개의 MOS 트랜지스터(102)에 의해 공유된다. 동일하게, 각 비트선(103)은 그것이 연장되는 방향과 동일한 방향으로 나열되는 복수개의 MOS 트랜지스터(102)에 의해 공유된다. 워드선(104) 및 플레이트선(105)이 연장되는 방향, 비트선(103)이 연장되는 방향은 각각 행방향, 열방향이라고 불리는 경우가 있다. 다만, 비트선(103), 워드선(104) 및 플레이트선(105)의 배치는 상술한 것에 한정되지 않는다.The gate of the MOS transistor 102 is connected to the word line 104. One source / drain of the MOS transistor 102 is connected to the bit line 103, and the other source / drain is connected to one electrode of the ferroelectric capacitor 101. The other electrode of the ferroelectric capacitor 101 is connected to the plate line 105. Further, each word line 104 and plate line 105 are shared by a plurality of MOS transistors 102 arranged in the same direction as the direction in which they extend. Equally, each bit line 103 is shared by a plurality of MOS transistors 102 arranged in the same direction as the direction in which it extends. The direction in which the word line 104 and the plate line 105 extend, and the direction in which the bit line 103 extends may be called a row direction and a column direction, respectively. However, the arrangement of the bit line 103, the word line 104 and the plate line 105 is not limited to the above.

이렇게 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(101)에 설치된 강유전체막의 분극(分極) 상태에 따라 데이터가 기억된다.In the memory cell array of the ferroelectric memory configured as described above, data is stored in accordance with the polarization state of the ferroelectric film provided in the ferroelectric capacitor 101.

다음으로, 본 발명의 실시예에 대해서 설명한다. 다만, 여기서는, 편의상 강유전체 메모리의 각 메모리 셀의 단면(斷面) 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 2a 내지 도 2n은 본 발명의 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타낸 단면도이다. 또한, 도 3은 도 2d와 동일한 공정을 나타낸 평면도이다. 또한, 이하의 설명에서는 평면에서 보아 어느 부분의 면적의 웨이퍼(반도체 기판) 면적을 기준으로 한 비율을 상기 부분의 면적율이라고 한다. 또한, 도 7은 도 2l에 나타낸 단면과 직교하는 단면을 나타낸 도면이다.Next, the Example of this invention is described. Here, for the sake of convenience, the cross-sectional structure of each memory cell of the ferroelectric memory will be described together with the manufacturing method thereof. 2A to 2N are cross-sectional views showing the manufacturing method of the ferroelectric memory (semiconductor device) according to the embodiment of the present invention in the order of process. 3 is a plan view showing the same process as that of FIG. 2D. In addition, in the following description, the ratio based on the area of the wafer (semiconductor substrate) of the area of a certain part in plan view is called the area ratio of the said part. 7 is a figure which shows the cross section orthogonal to the cross section shown in FIG. 2L.

본 실시예에서는, 우선 도 2a에 나타낸 바와 같이, Si 기판 등의 반도체 기판(1) 표면에 소자 활성 영역을 구획하는 소자 분리 절연막(2)을 예를 들어 로코스(LOCOS: Local Oxidation of Silicon)법에 의해 형성한다. 다음으로, 소자 분리 절연막(2)에 의해 구획된 소자 활성 영역 내에 게이트 절연막(3), 게이트 전극(4), 실리사이드층(5), 측벽(6), 저농도 확산층(21) 및 고농도 확산층(22)으로 이루어지는 소스·드레인 확산층을 구비한 트랜지스터(MOSFET)를 형성한다. 이어서, 전면(全面)에 실리콘 산질화막(7)을 MOSFET를 덮도록 하여 형성하고, 다시 전면에 실리콘 산화막(8)을 형성한다. 실리콘 산질화막(7)은 실리콘 산화막(8)을 형성할 때의 게이트 절연막(3) 등의 수소 열화(劣化)를 방지하기 위해 형성되어 있다.In the present embodiment, first, as shown in FIG. 2A, an element isolation insulating film 2 for partitioning an element active region on the surface of a semiconductor substrate 1 such as a Si substrate is, for example, LOCOS (Local Oxidation of Silicon). Form by law. Next, the gate insulating film 3, the gate electrode 4, the silicide layer 5, the sidewalls 6, the low concentration diffusion layer 21 and the high concentration diffusion layer 22 are formed in the device active region partitioned by the element isolation insulating film 2. A transistor (MOSFET) having a source / drain diffusion layer made of a layer is formed. Subsequently, the silicon oxynitride film 7 is formed so as to cover the MOSFET on the entire surface, and the silicon oxide film 8 is formed on the entire surface again. The silicon oxynitride film 7 is formed to prevent hydrogen deterioration of the gate insulating film 3 and the like when the silicon oxide film 8 is formed.

그 후, 실리콘 산화막(8a) 위에 TEOS를 사용하여 다시 실리콘 산화막(8b)을 형성한다. 실리콘 산화막(8b)의 두께는 예를 들어 100㎚ 정도로 한다. 이어서, 실리콘 산화막(8b) 위에 하부 전극막(9)을 형성한다. 하부 전극막(9)은 예를 들어 Ti막 및 그 위에 형성된 Pt막으로 구성된다. Ti막 및 Pt막의 두께는 예를 들어 20 ㎚, 180㎚로 한다.After that, the silicon oxide film 8b is again formed on the silicon oxide film 8a using TEOS. The thickness of the silicon oxide film 8b is, for example, about 100 nm. Subsequently, the lower electrode film 9 is formed on the silicon oxide film 8b. The lower electrode film 9 is composed of, for example, a Ti film and a Pt film formed thereon. The thicknesses of the Ti film and the Pt film are, for example, 20 nm and 180 nm.

다음으로, 도 2b에 나타낸 바와 같이, 하부 전극막(9) 위에 강유전체막(10)을 비정질 상태로 형성한다. 강유전체막(10)으로서는, 예를 들어 PZT(Pb(Zr, Ti)O3)막을 형성한다. 강유전체막(10)의 두께는 예를 들어 200㎚ 정도로 한다. 이어서, Ar 및 O2를 함유하는 분위기 중에서 600℃∼700℃ 정도에서의 열처리를 행한다. 그 결과, 강유전체막(10)이 결정화된다.Next, as shown in FIG. 2B, the ferroelectric film 10 is formed on the lower electrode film 9 in an amorphous state. As the ferroelectric film 10, for example, a PZT (Pb (Zr, Ti) O 3 ) film is formed. The thickness of the ferroelectric film 10 is, for example, about 200 nm. Subsequently, heat treatment at about 600 ° C. to 700 ° C. is performed in an atmosphere containing Ar and O 2 . As a result, the ferroelectric film 10 is crystallized.

그 후, 도 2c에 나타낸 바와 같이, 강유전체막(10) 위에 상부 전극막(11)을 형성한다. 상부 전극막(11)으로서는, 예를 들어 IrO1 .4막 및 IrO2막 등의 IrOx막(산화이리듐막)을 형성한다.Thereafter, as shown in FIG. 2C, the upper electrode film 11 is formed on the ferroelectric film 10. As the upper electrode film 11, for example, to form the IrO 1 .4 film and the IrOx film IrO (iridium oxide film) such as a second film.

이어서, 상부 전극막(11)을 패터닝함으로써, 도 2d에 나타낸 바와 같이, 상부 전극(11a)을 형성한다. 다음으로, 패터닝에 의한 손상 등을 회복시키기 위한 산소를 함유하는 분위기 중에서의 열처리를 행한다.Subsequently, by patterning the upper electrode film 11, as shown in Fig. 2D, the upper electrode 11a is formed. Next, heat treatment is performed in an atmosphere containing oxygen for recovering damage due to patterning or the like.

그 후, 도 2e에 나타낸 바와 같이, 강유전체막(10)의 패터닝을 행함으로써, 용량 절연막(10a)을 형성한다. 이어서, 나중에 형성하는 Al2O3막의 박리 방지용 산소 어닐링을 행한다.Thereafter, as shown in Fig. 2E, the ferroelectric film 10 is patterned to form the capacitor insulating film 10a. Subsequently, the peeling prevention oxygen annealing Al 2 O 3 film is formed later.

다음으로, 도 2f에 나타낸 바와 같이, 보호막으로서 Al2O3막(12)을 스퍼터링법에 의해 전면(全面)에 형성한다. 이어서, 스퍼터링에 의한 손상을 완화하기 위해, 산소 어닐링을 행한다. 보호막(Al2O3막(12))에 의해, 강유전체 커패시터에 대 한 외부로부터의 수소 침입이 방지된다.Next, as shown in FIG. 2F, the Al 2 O 3 film 12 is formed on the entire surface by the sputtering method as a protective film. Next, oxygen annealing is performed to alleviate the damage caused by sputtering. By the protective film (Al 2 O 3 film 12), hydrogen intrusion from the outside to the ferroelectric capacitor is prevented.

그 후, 도 2g에 나타낸 바와 같이, Al2O3막(12) 및 하부 전극막(9)의 패터닝을 행함으로써, 하부 전극(9a)을 형성한다. 이어서, 나중에 형성하는 Al2O3막의 박리 방지용 산소 어닐링을 행한다.Thereafter, as shown in Fig. 2G, the Al 2 O 3 film 12 and the lower electrode film 9 are patterned to form the lower electrode 9a. Subsequently, the peeling prevention oxygen annealing Al 2 O 3 film is formed later.

다음으로, 도 2h에 나타낸 바와 같이, 보호막으로서 Al2O3막(13)을 스퍼터링법에 의해 전면에 형성한다. 이어서, 커패시터 누설을 저감시키기 위해, 산소 어닐링을 행한다.Next, as shown in FIG. 2H, an Al 2 O 3 film 13 is formed on the entire surface as a protective film by the sputtering method. Next, oxygen annealing is performed to reduce capacitor leakage.

그 후, 도 2i에 나타낸 바와 같이, 층간절연막(14)을 고밀도 플라스마법에 의해 전면에 형성한다. 층간절연막(14)의 두께는 예를 들어 1.5㎛ 정도로 한다.Thereafter, as shown in FIG. 2I, the interlayer insulating film 14 is formed on the entire surface by a high density plasma method. The thickness of the interlayer insulating film 14 is, for example, about 1.5 mu m.

이어서, 도 2j에 나타낸 바와 같이, CMP(화학 기계적 연마)법에 의해, 층간절연막(14)의 평탄화를 행한다. 다음으로, N2O 가스를 사용한 플라즈마 처리를 행한다. 그 결과, 층간절연막(14)의 표층부가 약간 질화되어, 그 내부에 수분이 침입하기 어려워진다. 또한, 이 플라즈마 처리는 N 또는 O 중 적어도 한쪽이 함유된 가스를 사용하고 있으면 효과적이다. 이어서, 트랜지스터의 고농도 확산층(22)까지 도달하는 구멍을 층간절연막(14), Al2O3막(13), 실리콘 산화막(8b), 실리콘 산화막(8a) 및 실리콘 산질화막(7)에 형성한다. 그 후, 스퍼터링법에 의해, Ti막 및 TiN막을 연속적으로 구멍 내에 형성함으로써, 배리어 메탈막(도시 생략)을 형성한다. 이어서, 구멍 내에 CVD(화학 기상 성장)법에 의해 W막을 매립하고, CMP법에 의해 W막의 평탄화를 행함으로써, W 플러그(15)를 형성한다.Next, as shown in FIG. 2J, the interlayer insulating film 14 is planarized by the CMP (chemical mechanical polishing) method. Next, plasma processing using N 2 O gas is performed. As a result, the surface layer portion of the interlayer insulating film 14 is slightly nitrided, and moisture is less likely to penetrate therein. This plasma treatment is effective if a gas containing at least one of N or O is used. Subsequently, holes reaching the high concentration diffusion layer 22 of the transistor are formed in the interlayer insulating film 14, the Al 2 O 3 film 13, the silicon oxide film 8b, the silicon oxide film 8a, and the silicon oxynitride film 7. . Thereafter, the Ti film and the TiN film are continuously formed in the holes by the sputtering method to form a barrier metal film (not shown). Subsequently, the W film 15 is embedded in the hole by CVD (chemical vapor deposition) method and the W film is planarized by the CMP method to form the W plug 15.

다음으로, 도 2k에 나타낸 바와 같이, W 플러그(15)의 산화 방지막으로서 SiON막(16)을 예를 들어 플라스마 증속(增速) CVD법에 의해 형성한다.Next, as shown in FIG. 2K, the SiON film 16 is formed by, for example, a plasma CVD method as an anti-oxidation film of the W plug 15.

이어서, 도 2l 및 도 7에 나타낸 바와 같이, 상부 전극(11a)까지 도달하는 컨택트 홀(19) 및 하부 전극(9a)까지 도달하는 컨택트 홀(20)을 SiON막(16), 층간절연막(14), Al2O3막(13) 및 Al2O3막(12)에 형성한다. 그 후, 손상을 회복시키기 위해, 산소 어닐링을 행한다.Subsequently, as shown in FIGS. 2L and 7, the contact hole 19 reaching the upper electrode 11a and the contact hole 20 reaching the lower electrode 9a are formed of the SiON film 16 and the interlayer insulating film 14. ), Al 2 O 3 film 13 and Al 2 O 3 film 12. After that, oxygen annealing is performed to recover the damage.

또한, 본 실시예에서는, 도 3a 및 도 4a에 나타낸 바와 같이, 컨택트 홀(19)의 평면 형상을 타원형으로 한다. 이 때, 타원의 장축(長軸)이 연장되는 방향을 상부 전극(11a)의 장축이 연장되는 방향과 일치시킨다. 또한, 장축 및 단축(短軸)의 길이는 각각 상부 전극(11a) 에지(edge)와의 사이의 간격을 소정량 확보할 수 있는 범위 내에서 최대한 길게 하는 것이 바람직하다. 즉, 상부 전극(11a)에 대하여 설정된 위치 어긋남 마진의 범위 내에서 장축 및 단축 양쪽의 길이를 최대한 길게 하는 것이 바람직하고, 특히 위치 어긋남 마진의 범위와 일치시키는 것이 보다 바람직하다.In addition, in this embodiment, as shown to FIG. 3A and 4A, the planar shape of the contact hole 19 is made elliptical. At this time, the direction in which the long axis of the ellipse extends coincides with the direction in which the long axis of the upper electrode 11a extends. In addition, it is preferable that the length of the long axis and the short axis be as long as possible within the range in which a predetermined amount of space between the edges of the upper electrode 11a can be secured. That is, it is preferable to make the length of both a long axis and a short axis as long as possible within the range of the position shift margin set with respect to the upper electrode 11a, and it is more preferable to match with the range of a position shift margin especially.

이어서, 도 2m에 나타낸 바와 같이, SiON막(16)을 에치백(etch-back)에 의해 전면에 걸쳐 제거함으로써, W 플러그(15)의 표면을 노출시킨다. 다음으로, 도 2n에 나타낸 바와 같이, 상부 전극(11a) 표면의 일부, 하부 전극(9a) 표면의 일부, 및 W 플러그(15)의 표면이 노출된 상태에서 Al막을 형성하고, 이 Al막의 패터닝을 행함으로써, Al 배선(17)을 형성한다. 이 때, 예를 들어 W 플러그(15)와 상부 전극(11a)을 Al 배선(17)의 일부에서 서로 접속한다.Next, as shown in FIG. 2M, the surface of the W plug 15 is exposed by removing the SiON film 16 over the entire surface by etch-back. Next, as shown in FIG. 2N, an Al film is formed in a state where a part of the surface of the upper electrode 11a, a part of the surface of the lower electrode 9a, and the surface of the W plug 15 are exposed, thereby patterning the Al film. By doing this, the Al wiring 17 is formed. At this time, for example, the W plug 15 and the upper electrode 11a are connected to each other in part of the Al wiring 17.

그 후, 층간절연막의 형성, 컨택트 플러그의 형성 및 아래로부터 제 2 층째 이후의 배선 형성 등을 더 행한다. 그리고, 예를 들어 TEOS 산화막 및 SiN막으로 이루어지는 커버막을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.Thereafter, the interlayer insulating film is formed, the contact plug is formed, and the wiring after the second layer is formed from below. Then, for example, a cover film made of a TEOS oxide film and a SiN film is formed to complete a ferroelectric memory having a ferroelectric capacitor.

이러한 본 실시예에서는, 상술한 바와 같이, 상부 전극(11a)까지 도달하는 컨택트 홀(19)의 평면 형상을 장축이 연장되는 방향이 상부 전극(11a)의 방향과 일치하는 타원형으로 하고 있다. 따라서, 상부 전극(11a) 에지와의 사이의 간격을 소정량 확보할 수 있는 범위 내에서 단축의 길이를 최대한 길게 하면서, 장축의 길이도 길게 할 수 있다. 즉, 컨택트 홀(19)의 면적은 상부 전극(11a)의 단축 길이뿐만 아니라 장축 길이도 고려하여 결정할 수 있다. 따라서, 컨택트 홀(19)의 면적을 종래의 것보다도 크게 하는 것이 가능해진다. 따라서, Al 배선(17)과 상부 전극(11a)의 접촉 면적을 크게 하는 것이 가능하여, Al 배선(17)과 상부 전극(11a)의 접촉면에 작용하는 응력(應力)(단위면적당 외력(外力)) 및 상부 전극(11a)과 강유전체막(10a)의 접촉면에 작용하는 응력을 저감시킬 수 있다. 그 결과, 상부 전극(11a)의 강유전체막(10a)으로부터의 박리를 억제할 수 있다.In this embodiment, as described above, the planar shape of the contact hole 19 reaching the upper electrode 11a is an ellipse in which the direction in which the major axis extends coincides with the direction of the upper electrode 11a. Accordingly, the length of the major axis can be increased while the length of the minor axis is as long as possible within the range in which a predetermined amount of space between the edges of the upper electrode 11a can be secured. That is, the area of the contact hole 19 may be determined in consideration of the major axis length as well as the minor axis length of the upper electrode 11a. Therefore, the area of the contact hole 19 can be made larger than the conventional one. Therefore, it is possible to increase the contact area between the Al wiring 17 and the upper electrode 11a, and the stress (external force per unit area) acting on the contact surface of the Al wiring 17 and the upper electrode 11a. ) And the stress acting on the contact surface between the upper electrode 11a and the ferroelectric film 10a can be reduced. As a result, peeling from the ferroelectric film 10a of the upper electrode 11a can be suppressed.

이것에 대하여, 종래의 강유전체 메모리의 제조 방법에서는, DRAM 등의 다른 반도체 장치의 제조 방법과 동일하게, 도 3b 및 도 4b에 나타낸 바와 같이, 컨택트 홀의 평면 형상을 원으로 하고 있기 때문에, Al 배선(117)과 상부 전극(111)의 접 촉 면적 최대값은 상부 전극(111)의 단축 길이에만 의거하여 결정된다. 따라서, Al 배선(117)과 상부 전극(111)의 접촉면에 작용하는 응력 및 상부 전극(111)과 강유전체막(110)의 접촉면에 작용하는 응력이 커지기 쉬워, 상부 전극(111)의 박리가 생기기 쉽다.On the other hand, in the conventional ferroelectric memory manufacturing method, as in the manufacturing method of other semiconductor devices such as DRAM, as shown in Figs. 3B and 4B, since the planar shape of the contact hole is circular, Al wiring ( The maximum contact area between the 117 and the upper electrode 111 is determined based only on the short axis length of the upper electrode 111. Therefore, the stress acting on the contact surface of the Al wiring 117 and the upper electrode 111 and the stress acting on the contact surface of the upper electrode 111 and the ferroelectric film 110 tend to be large, resulting in peeling of the upper electrode 111. easy.

또한, 상부 전극까지 도달하는 컨택트 홀의 평면 형상은 타원형에 한정되는 것이 아니라, 서로 직교하는 2축의 길이가 상이하면, 도 5a 및 도 5b에 나타낸 바와 같이, 예를 들어 직사각형, 육상경기용 트랙과 같은 형상(직사각형의 4개의 모서리에 모따기가 실시된 형상) 등일 수도 있다.In addition, the planar shape of the contact hole reaching the upper electrode is not limited to an ellipse, but if the lengths of the two axes perpendicular to each other are different, as shown in Figs. 5A and 5B, for example, such as a rectangular track track, It may be a shape (a shape in which the four corners of the rectangle are chamfered).

또한, 본 발명은 스택형 구조의 강유전체 커패시터 및 플래너형 구조의 강유전체 커패시터 모두에 적용할 수 있다.Further, the present invention can be applied to both the ferroelectric capacitor of the stacked structure and the ferroelectric capacitor of the planar structure.

또한, 상부 전극, 강유전체막 및 상부 전극의 재료는 상술한 실시예의 것에 한정되지 않는다.In addition, the material of an upper electrode, a ferroelectric film, and an upper electrode is not limited to the thing of the above-mentioned embodiment.

또한, 상술한 실시예에서는 컨택트 홀(19) 내에 Al 배선(17)이 매립되어 있지만, 예를 들어 도 8에 나타낸 바와 같이, 컨택트 홀(19) 내에 W 또는 Al-Cu 합금 등으로 이루어지는 플러그(31)를 매립한 후, W 플러그(15)와 플러그(31)를 접속하도록 Al 배선(17)을 형성할 수도 있다. 다만, Pt을 포함하는 하부 전극(9a)까지 도달하는 컨택트 홀(20) 내에 W을 매립할 경우에는, W을 매립하기 전에, TiN막 등의 배리어 메탈막을 형성함으로써, 플러그(31)와 하부 전극(9a)의 반응을 억제하는 것이 바람직하다.In addition, although the Al wiring 17 is embedded in the contact hole 19 in the above-mentioned embodiment, as shown in FIG. 8, for example, the plug which consists of W, Al-Cu alloy, etc. in the contact hole 19 ( After the 31 is buried, the Al wiring 17 may be formed so as to connect the W plug 15 and the plug 31. In the case where W is embedded in the contact hole 20 reaching the lower electrode 9a including Pt, the plug 31 and the lower electrode are formed by forming a barrier metal film such as a TiN film before embedding W. It is preferable to suppress the reaction of (9a).

또한, 배선(17)이 연장되는 방향도 특별히 한정되지 않아, 예를 들어 도 9 및 도 10에 나타낸 바와 같이, 컨택트 홀의 장축과 평행한 방향으로 연장되도록 할 수도 있다.In addition, the direction in which the wiring 17 extends is not particularly limited, and for example, as shown in FIGS. 9 and 10, the wiring 17 may be extended in a direction parallel to the long axis of the contact hole.

이상 상세하게 설명한 바와 같이, 본 발명에 의하면, 배선과 상부 전극의 접촉 면적을 크게 확보할 수 있기 때문에, 상부 전극과 강유전체막의 접촉면에 작용하는 응력을 저감시켜 상부 전극의 강유전체막으로부터의 박리를 억제할 수 있다.As described in detail above, according to the present invention, since the contact area between the wiring and the upper electrode can be largely secured, the stress acting on the contact surface between the upper electrode and the ferroelectric film is reduced to suppress peeling from the ferroelectric film of the upper electrode. can do.

Claims (13)

반도체 기판과,A semiconductor substrate, 상기 반도체 기판의 상방(上方)에 형성되며, 상부 전극의 단축의 길이와 장축의 길이가 상이한 강유전체 커패시터와,A ferroelectric capacitor formed above the semiconductor substrate, the ferroelectric capacitors having different lengths of the short axis and the long axis of the upper electrode; 상기 강유전체 커패시터를 덮고, 상기 강유전체 커패시터의 상부 전극까지 도달하는 구멍이 형성된 층간절연막과,An interlayer insulating film covering the ferroelectric capacitor and having a hole reaching the upper electrode of the ferroelectric capacitor; 상기 층간절연막 위에 형성되고, 상기 구멍을 통하여 상기 상부 전극에 접속된 배선을 가지며,A wiring formed on the interlayer insulating film and connected to the upper electrode through the hole; 상기 구멍의 평면 형상은, 상기 상부 전극의 단축의 길이와 장축의 길이의 상이에 대응하도록, 서로 직교하는 2축의 길이가 상이한 것으로 되어 있는 것을 특징으로 하는 반도체 장치.The planar shape of the hole is such that the lengths of the two axes perpendicular to each other are different so as to correspond to the difference between the length of the short axis of the upper electrode and the length of the major axis. 제 1 항에 있어서,The method of claim 1, 상기 구멍의 평면 형상은 타원형인 것을 특징으로 하는 반도체 장치.And the planar shape of the hole is elliptical. 제 1 항에 있어서,The method of claim 1, 상기 구멍의 평면 형상은 직사각형인 것을 특징으로 하는 반도체 장치.And the planar shape of the hole is rectangular. 제 1 항에 있어서,The method of claim 1, 상기 구멍의 평면 형상은 직사각형의 4개의 모서리에 모따기가 실시된 형상으로 되어 있는 것을 특징으로 하는 반도체 장치.The planar shape of the hole has a shape in which four corners of the rectangle are chamfered. 제 1 항에 있어서,The method of claim 1, 상기 구멍의 장축(長軸)이 연장되는 방향은 상기 상부 전극의 장축이 연장되는 방향과 일치하고 있는 것을 특징으로 하는 반도체 장치.The direction in which the long axis of the hole extends coincides with the direction in which the long axis of the upper electrode extends. 삭제delete 반도체 기판의 상방에, 상부 전극의 단축의 길이와 장축의 길이가 상이한 강유전체 커패시터를 형성하는 공정과,Forming a ferroelectric capacitor different from the length of the short axis of the upper electrode and the length of the long axis above the semiconductor substrate; 상기 강유전체 커패시터를 덮는 층간절연막을 형성하는 공정과,Forming an interlayer insulating film covering the ferroelectric capacitor; 상기 층간절연막에 상기 강유전체 커패시터의 상부 전극까지 도달하는 구멍을 형성하는 공정과,Forming a hole reaching the upper electrode of the ferroelectric capacitor in the interlayer insulating film; 상기 층간절연막 위에 상기 구멍을 통하여 상기 상부 전극에 접속되는 배선을 형성하는 공정을 갖고,Forming a wiring connected to said upper electrode through said hole on said interlayer insulating film, 상기 구멍을 형성하는 공정에서, 상기 구멍의 평면 형상을, 상기 상부 전극의 단축의 길이와 장축의 길이의 상이에 대응하도록, 서로 직교하는 2축의 길이가 상이한 것으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.In the step of forming the hole, the plane shape of the hole is such that the lengths of the two axes perpendicular to each other are different so as to correspond to the difference between the length of the short axis of the upper electrode and the length of the major axis. Way. 제 7 항에 있어서,The method of claim 7, wherein 상기 구멍의 평면 형상을 타원형으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.The planar shape of the said hole is made elliptical, The manufacturing method of the semiconductor device characterized by the above-mentioned. 제 7 항에 있어서,The method of claim 7, wherein 상기 구멍의 평면 형상을 직사각형으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.The planar shape of the said hole is made into the rectangle, The manufacturing method of the semiconductor device characterized by the above-mentioned. 제 7 항에 있어서,The method of claim 7, wherein 상기 구멍의 평면 형상을 직사각형의 4개의 모서리에 모따기가 실시된 형상으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.The planar shape of the said hole is made into the shape which chamfered in four rectangular corners, The manufacturing method of the semiconductor device characterized by the above-mentioned. 제 7 항에 있어서,The method of claim 7, wherein 상기 구멍의 장축이 연장되는 방향을 상기 상부 전극의 장축이 연장되는 방향과 일치시키는 것을 특징으로 하는 반도체 장치의 제조 방법.And the direction in which the long axis of the hole extends coincides with the direction in which the long axis of the upper electrode extends. 삭제delete 삭제delete
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