KR100859256B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 원자층 증착(Atomic Layer Deposition; ALD) 방법 또는 플라즈마 원자층 증착(Plasma Atomic Layer Deposition; plasma ALD) 방법을 이용하여 금속 실리케이트막과 그 사이에 어느 하나 또는 적어도 둘 이상의 고유전 물질이 혼합된 혼합막의 고유전절연막을 적층하여 고유전체막을 형성함으로써, 고유전체막의 막질 및 스텝 커버리지(Step Coverage) 특성을 향상시키고, 충전용량의 증가와 절연 파괴 전압(Breakdown Voltage; BV)을 상승시키고, 등가 산화막 두께(Equivalent Oxide Thickness; EOT)에서 누설 전류(leakage current) 특성 및 및 전하 보존(charge retention) 특성 등을 향상시킬 수 있다.
고유전절연막, 금속 실리케이트막, 원자층 증착, 플라즈마 원자층 증착
Description
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 절연막
104 : 제1 도전막 106 : 제1 금속 실리케이트막
108 : 고유전절연막 110 : 제2 금속 실리케이트막
112 : 고유전체막 114 : 제2 도전막
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고유전체막의 막질 및 스텝 커버리지(Step Coverage) 특성을 향상시키고, 고유전체막의 열화 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자들은 전원 공급이 차단될지라도 저장된 데이터들을 유지한다. 이러한 비휘발성 메모리 소자의 단위 셀은 반도체 기판의 활성 영역 상에 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 순차적으로 적층되어 형성되며, 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링 되면서 데이터를 저장할 수 있다. 따라서, 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(coupling ratio)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간절연막의 정전 용량의 합에 대한 게이트 층간절연막의 정전 용량의 비로 표현될 수 있다.
최근 메모리 소자에서 ONO(Oxide-Nitride-Oxide) 구조로 적층된 유전체막은 플로팅 게이트와 컨트롤 게이트가 상, 하부에 적층된 게이트 구조를 갖는 셀 트랜지스터에서 프로그램, 소거 및 리드 동작에 절대적인 영향을 미친다. 유전체막에서 제1 및 제2 산화막은 DCS(dichlorosilane) 또는 MS(Mono Silane)를 기초로 하는 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법으로 증착되는데, 이러한 화학 기상 반응에 의해 형성된 산화막은 건식 및 습식 산화에 의해 형성된 산화막에 비해 막질이 떨어지며 85%이하의 낮은 스텝 커버리지(step coverage)를 갖는 문제점이 발생한다. 그리고 소자의 고집적화로 인하여 유전체막의 두께가 감소되어 누설 전류 및 신뢰성 특성이 열화 된다.
상기의 문제점을 해결하기 위해 최근 유전체막을 대체할 수 있는 새로운 물 질로 SiO2 또는 Si3N4에 비해 상대적으로 유전율이 높은 금속 산화물인 고유전막(high-k)의 개발이 활발히 진행되고 있다. 즉, 유전율이 높으면 동일한 캐패시턴스(capacitance)를 내는데 필요한 물리적인 두께를 늘릴 수 있기 때문에 균일한 등가 산화막 두께(Equivalent Oxide Thickness; EOT)에서 SiO2보다 누설 전류 특성 및 전하 보존 특성을 향상시킬 수 있다.
한편, 고유전막은 물리기상증착(Physical Vapor Deposition; PVD) 방법 또는 화학기상증착(CVD) 방법 등으로 증착하여 형성하였는데, 스퍼터(Sputter) 방식과 같은 PVD 방법은 고체 소스(Source)가 한정되어 있고, 박막의 단차 피복성(Step Coverage)이 나쁘므로 높은 종횡비(Aspect Ratio)를 가지는 반도체 소자 제조 공정에 더 이상 적용할 수 없게 되었다.
이러한 단점을 보완하기 위해 무기물 소스나 유기 금속 소스를 이용하여 CVD 방법으로 산화막을 증착하는 연구가 진행되었는데, 이 경우에는 소스와 환원가스와의 화학반응에 의해 박막을 형성하므로 박막 내 불순물의 함유량이 많고 기상 반응에 의한 입자(Particle) 오염이 매우 크며 증착 균일도 및 재현성이 떨어지고 박막의 화학 조성 조절이 용이하지 않다.
본 발명은 원자층 증착 방법 또는 플라즈마 원자층 증착 방법으로 고유전절연막과 그 상부 및 하부에 금속 실리케이트막을 증착하여 고유전체막을 형성함으로 써, 막질 및 스텝 커버리지 특성을 향상시키고, 충전용량의 증가 및 절연 파괴 전압을 상승시키고, 등가 산화막 두께에서 누설 전류 특성 및 전하 보존 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 절연막, 상기 절연막 상에 형성된 제1 도전막, 제1 도전막 상에 형성된 제1 금속 실리케이트막과 제1 금속 실리게이트막 상에 형성된 고유전절연막을 포함하는 고유전체막, 및 고유전체막 상에 형성된 제2 도전막을 포함한다.
상기에서, 고유전체막은 고유전절연막 및 제2 도전막 사이에 형성된 제2 금속 실리케이트막을 더 포함한다. 제1 및 제2 금속 실리케이트막 각각은 Hf-silicate, Zr-silicate, Al-silicate, La-silicate, Ce-silicate, Y-silicate, Ta-silicate 및 Ti-silicate 중에서 선택되는 어느 하나로 형성된다.
고유전절연막은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST((Ba, Sr)TiO3) 및 PZT(PbZrTiO) 중에서 선택되는 어느 하나로 형성된다. 고유전절연막은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST((Ba, Sr)TiO3) 및 PZT(PbZrTiO) 중에서 선택되는 적어도 둘 이상의 물질이 혼합된 혼합막을 포함한다.
또한, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은, 절연막 및 제1 도전막이 형성된 반도체 기판이 제공되는 단계, 상기 제1 도전막 상에 제1 금속 실리케이트막을 형성하는 단계, 상기 제1 금속 실리케이트막 상에 고유전절연막을 형성하는 단계, 상기 고유전절연막 상에 제2 금속 실리케이트막을 형성하는 단계, 및 상기 제2 금속 실리케이트막 상에 제2 도전막을 형성하는 단계를 포함한다.
상기에서, 제1 금속 실리케이트막, 제2 금속 실리케이트막 및 고유전절연막 각각은 원자층 증착 방법 또는 플라즈마 원자층 증착 방법으로 형성한다. 제1 및 제2 금속 실리케이트막 각각은 Hf-silicate, Zr-silicate, Al-silicate, La-silicate, Ce-silicate, Y-silicate, Ta-silicate 및 Ti-silicate 중에서 선택되는 어느 하나로 형성한다.
제1 및 제2 금속 실리게이트막 각각은 금속 소스 공급 단계, 퍼지 단계, 반응 가스 공급 단계, 퍼지 단계, 실리콘 소스 공급 단계, 퍼지 단계, 반응 가스 공급 단계 및 퍼지 단계를 한 싸이클로 반복 실시하여 형성한다. 금속 소스 공급 단계는 Hf, Zr, Al, Ce, La, Y, Ta 및 Ti 중 어느 하나의 금속 유기 소스 또는 할로겐 화합물 소스가 소스 가스로 공급된다. 반응 가스 공급 단계는 O2, H2O, O3 또는 O2 플라즈마가 반응 가스로 공급된다.
실리콘 소스 공급 단계는 TEMASi[Tetrakis(ethylmethylamino) Silicon], TDMASi[Tetrakis(dilmethylamino) silicon], Tris-DMASiH[Tris(dimethylamino) silane], Tris-EMASiH[Tris(ethylmethylamino) silane], TEOS[Tetrakis(ethoxy) Silane], HCDS[Hexchloro Disilane], TMDSO[1,1,3,3-Tetramethyl Disiloxane], TMS[Tetramethyl Silane] 및 DCS[Dichloro Silane] 중 어느 하나의 금속 유기 소스가 소스 가스로 공급된다. 제1 금속 실리케이트막, 제2 금속 실리케이트막 및 고유전절연막 각각은 200℃ 내지 500℃의 온도에서 형성한다.
고유전절연막은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST((Ba, Sr)TiO3) 및 PZT(PbZrTiO) 중에서 선택되는 어느 하나로 형성한다. 고유전절연막은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST((Ba, Sr)TiO3) 및 PZT(PbZrTiO) 중에서 선택되는 적어도 둘 이상의 물질이 혼합된 혼합막으로 형성한다.
고유전절연막은 소스 공급 단계, 퍼지 단계, 반응 가스 공급 단계 및 퍼지 단계를 한 싸이클로 반복 실시하여 형성한다. 소스 공급 단계는 Hf, Zr, Al, Ce, La, Y, Ta 및 Ti 중 어느 하나의 금속 유기 소스 또는 할로겐 화합물 소스가 소스 가스로 공급된다. 반응 가스 공급 단계는 O2, H2O, O3 또는 O2 플라즈마가 반응 가스로 공급된다.
플라즈마 원자층 증착 방법은 다이렉트 플라즈마 원자층 증착 방법 및 리모트 플라즈마 원자층 증착 방법 중 어느 하나로 실시한다. 플라즈마 원자층 증착 방법은 매 싸이클마다 반응 가스로 O2 플라즈마를 발생시키거나 일정 싸이클마다 플마즈마를 발생시킨다. 열처리 공정은 급속 열처리 공정을 이용하여 700℃ 내지 1000℃의 온도 및 N2 가스 분위기에서 5초 내지 10초 동안 실시한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시 예를 보다 상세히 설명한다. 그러나, 본 발명의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 1a를 참조하면, 절연막(102) 및 제1 도전막(104)이 형성된 반도체 기판(100)이 제공된다. 절연막(102)은 NAND의 터널 절연막, 커패시터 제조 공정에서는 하부 층간절연막으로 사용하기 위하여 형성되며 실리콘 산화막(SiO2)으로 형성될 수 있으며, 이 경우 산화(Oxidation) 공정으로 형성될 수 있다. 제1 도전막(104)은 NAND 플래시 소자의 플로팅 게이트로 사용되거나 커패시터의 하부 전극으로 사용하기 위하여 형성되며, 폴리실리콘막 또는 금속막으로 형성될 수 있다. 바람직하게, 제1 도전막(104)은 폴리실리콘막으로 형성된다.
도 1b를 참조하면, 제1 도전막(104) 상에 금속(metal), 실리콘(silicon) 및 산소(oxygen)가 결합된 실리케이트(silicate) 물질((xM1 2OySiO2(M은 1가의 금속))로 이루어지는 제1 금속 실리케이트막(metal silicate layer; 106)을 형성한다. 제1 금속 실리케이트막(106)은 Hf-silicate, Zr-silicate, Al-silicate, La-silicate, Ce-silicate, Y-silicate, Ta-silicate 및 Ti-silicate 중에서 선택되는 어느 하나로 형성하며, 비정질 구조를 갖는다.
이때, 제1 금속 실리케이트막(106)은 원자층 증착(Atomic Layer Deposition; ALD) 방법 또는 플라즈마 원자층 증착(Plasma Atomic Layer Deposition; plasma ALD) 방법으로 형성한다. 원자층 증착 방법은 소스와 반응 가스를 동시에 주입하지 않고 각각 주입하고 그 사이에 퍼지(Purge) 공정을 삽입함으로써 흡착과 탈착반응을 이용한다. 한편, 플라즈마 원자층 증착 방법은 원자층 증착 방법에 플라즈마를 적용함으로써 플라즈마에 의해 발생된 이온의 충돌효과(ion bombardment)와 반응성 라디칼(radical)을 이용한다. 이때, 플라즈마 원자층 증착 방법은 다이렉트 플라즈마 원자층 증착(direct plasma ALD) 방법 또는 리모트 플라즈마 원자층 증착(remote plasma ALD) 방법일 수 있다.
구체적으로, 원자층 증착 방법 또는 플라즈마 원자층 증착 방법을 이용한 제1 금속 실리케이트막(106)은 금속 소스 공급 단계, 퍼지 단계, 반응 가스 공급 단계, 퍼지 단계, 실리콘 소스 공급 단계, 퍼지 단계, 반응 가스 공급 단계 및 퍼지 단계의 한 싸이클(cycle)로 반복 실시하여 형성한다. 제1 금속 실리케이트막(106)은 금속 소스로 Hf, Zr, Al, Ce, La, Y, Ta 및 Ti 등의 유기 금속 소스(metal organic source) 또는 할로겐 화합물 소스(halide source)를 소스 가스로 사용하고, O2, H2O, O3 또는 O2 플라즈마를 반응 가스로 사용하여 200 내지 500℃의 온도에서 형성한다. 또한, 퍼지 가스로는 N2 및 Ar를 사용한다. 한편, 플라즈마 원자층 증 착 방법을 이용할 경우 매 싸이클마다 반응 가스로 O2 플라즈마를 발생시키거나 일정 싸이클마다 플마즈마를 발생시킬 수 있다.
이러한, 원자층 증착 방법 또는 플라즈마 원자층 증착 방법은 싸이클 수를 조절함에 따라 박막의 조성 및 두께 조절이 가능하며, 조성 조절에 따라 유전율, 누설 전류(leakage current), 절연 파괴 전압(breakdown voltage; BV), 평탄대역 전압(flatband voltage) 값 등을 조절할 수 있을 뿐만 아니라 누설 전류에 민감한 박막의 결정화 온도를 조절할 수 있어 필요에 맞는 박막을 증착할 수 있다.
더욱이, 플라즈마 원자층 증착 방법을 이용할 경우 높은 밀도의 박막을 얻을 수 있고, 탄소나 산소와 같은 불순물을 줄이고 활성화 에너지를 낮추어 저온에서도 증착이 가능해진 넓어진 공정조건(process window)과 높은 증착속도로 생산성과 열효율을 높일 수 있다.
도 1c를 참조하면, 제1 금속 실리케이트막(106) 상에 고유전절연막(high-k; 108)을 형성한다. 고유전절연막(108)은 SiO2의 유전 상수, 즉 3.9보다 높은 유전 상수를 갖는 물질로 형성되며, Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST((Ba, Sr)TiO3) 및 PZT(PbZrTiO) 중 어느 하나 또는 적어도 둘 이상의 물질이 혼합된 혼합막으로 형성한다. 바람직하게는, 둘 이상의 물질이 혼합된 혼합막으로 형성하며, 예를 들어 Al2O3와 Hf02를 혼합하거나 Al2O3와 ZrO2를 혼합한 혼합막으로 형성한다.
여기서, 고유전절연막(108)은 원자층 증착 방법 또는 플라즈마 원자층 증착 방법으로 형성할 수 있다. 이때, 플라즈마 원자층 증착 방법은 다이렉트 플라즈마 원자층 증착 방법 및 리모트 플라즈마 원자층 증착 방법 중 어느 하나로 실시한다.
고유전절연막(108)은 소스 공급 단계, 퍼지 단계, 반응 가스 공급 단계 및 퍼지 단계를 한 싸이클로 반복 실시하여 형성한다. 특히, 고유전절연막(108)을 적어도 둘 이상의 물질이 혼합된 혼합막으로 형성할 경우, 각각의 박막에 대해 원하는 박막의 조성을 얻기 위하여 증착 시 각각의 박막에 대해 싸이클 횟수를 조절하여 형성한다.
이때, 고유전절연막(108)은 Hf, Zr, Al, Ce, La, Y, Ta 또는 Ti 등의 유기 금속 소스 또는 할로겐 화합물 소스를 소스 가스로 사용하고, O2, H2O, O3 또는 O2 플라즈마를 반응 가스로 사용하여 200 내지 500℃의 온도에서 형성한다. 또한, 퍼지 가스로는 N2 및 Ar을 이용한다.
한편, 플라즈마 원자층 증착 방법을 이용할 경우 전체 공정에서 매 싸이클 마다 반응 가스로 O2 플라즈마를 공급하거나, 일정 싸이클마다 반응 가스로 O2 플라즈마를 공급한다.
상기와 같이, 원자층 증착(ALD) 방법에서 싸이클 횟수를 조절하여 Hf, Al, Zr, Si, O 및 N의 조성을 쉽게 조절할 수 있으며, 다양한 조성을 얻음에 따라 고유전절연막(108)의 유전율, 누설 전류(leakage current), 파괴 전압(breakdown voltage), 평탄대역 전압(flatband voltage) 값 등을 조절할 수 있다. 또한, 누설 전류에 민감한 박막의 결정화 온도를 조절할 수 있어 원하는 박막을 형성할 수 있다.
더욱이, 고유전절연막(108)이 200℃ 내지 500℃의 저온에서 형성되므로 하부에 위치한 절연막(102)에 대한 써멀 버짓(Thermal budget)을 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있다.
도 1d를 참조하면, 고유전절연막(108) 상에 제2 금속 실리케이트막(110)을 형성한다. 제2 금속 실리케이트막(110)은 Hf-silicate, Zr-silicate, Al-silicate, La-silicate, Ce-silicate, Y-silicate, Ta-silicate 및 Ti-silicate 중에서 선택되는 어느 하나로 형성하며, 비정질 구조를 갖는다.
이때, 제2 금속 실리케이트막(110)은 원자층 증착 방법 또는 플라즈마 원자층 증착 방법으로 형성한다. 이때, 플라즈마 원자층 증착 방법은 다이렉트 플라즈마 원자층 증착 방법과 리모트 플라즈마 원자층 증착 방법을 포함한다.
제2 금속 실리케이트막(1110)은 금속 소스로 Hf, Zr, Al, Ce, La, Y, Ta 및 Ti 등의 유기 금속 소스(metal organic source) 또는 할로겐 화합물 소스(halide source)를 소스 가스로 사용하고, O2, H2O, O3 또는 O2 플라즈마를 반응 가스로 사용하여 200 내지 500℃의 온도에서 형성한다. 또한, 퍼지 가스로는 N2 및 Ar를 사용한다. 한편, 플라즈마 원자층 증착 방법으로 증착 시 전체 공정에서 매 싸이클마다 반응가스로 O2 플라즈마를 공급하거나, 일정 싸이클마다 반응 가스로 O2 플라즈마를 공급한다.
이로써, 제1 금속 실리케이트막(106), 고유전절연막(108) 및 제2 금속 실리케이트막(110)으로 이루어지는 고유전체막(112)이 형성된다. 이렇게, 고유전체막(112)은 고유전절연막(108)의 상부 및 하부에 제1 및 제2 금속 실리케이트막(106 및 110)을 형성함으로써, 기존의 고유전 물질과 산화막이나 폴리실리콘막이 반응하여 상부 및 하부 계면에서 유전율을 저하시키고, 표면이 고르지 못해 박막 특성을 저하시키던 기생 실리케이트막의 생성을 근본적으로 억제시킬 수 있다.
본 발명은 제1 및 제2 금속 실리게이트막(106 및 110) 및 고유전절연막(108)을 원자층 증착 방법 또는 플라즈마 원자층 증착 방법을 이용하여 형성함으로써 고유전체막(112)의 막질이 우수할 뿐만 아니라 100%에 가까운 스텝 커버리지를 가질 수 있으며, 막 전체에 균일한 두께를 유지하고 두께 조절이 용이하다.
특히, 본 발명에서는 비정질 구조의 제1 및 제2 금속 실리케이트막(106 및 110)과 높은 유전 상수를 갖는 어느 하나 또는 적어도 둘 이상의 고유전 물질이 혼합된 혼합막의 고유전절연막(108)을 적층함으로써 충전용량의 증가와 절연 파괴 전압의 상승을 구현할 수 있다. 특히, 어느 하나 또는 적어도 둘 이상의 고유전 물질이 혼합된 혼합막을 이용함으로써 등가 산화막 두께(Equivalent Oxide Thickness; EOT)에서 누설 전류(leakage current) 특성 및 전하 보존(charge retention) 특성을 향상시킬 수 있다.
도 1e를 참조하면, 반도체 기판(100)에 열처리 공정을 실시한다. 열처리 공정은 200℃ 내지 500℃의 저온에서 증착된 고유전체막(112)을 어느 정도 경화시키고 막 내 불순물을 제거하여 소자의 전기적 특성을 향상시키기 위해 실시하며, 급 속 열처리 공정(Rapid Thermal Process; RTP)을 이용하여 700 내지 1000℃의 온도 및 N2 분위기에서 5초 내지 10초 동안 실시한다.
이후, 제2 금속 실리케이트(110) 상에 제2 도전막(114)을 형성한다. 제2 도전막(114)은 NAND 플래시 소자의 컨트롤 게이트로 사용되거나 커패시터의 상부 전극으로 사용하기 위하여 형성하며, 폴리실리콘막 또는 금속막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.
그런 다음, 통상적인 식각 공정으로 제2 도전막(114), 유전체막(112) 및 제1 도전막(104)을 순차적으로 패터닝한다. 이로써, NAND 플래시 소자에서의 제1 도전막(104)으로 이루어지는 플로팅 게이트(미도시) 및 제2 도전막(114)으로 이루어지는 컨트롤 게이트(미도시)를 포함하는 게이트(미도시)가 형성된다. 커패시터의 제조 공정에서는 제1 금속실리사이드 형성 전에 제1 도전막이 먼저 패터닝을 위해 식각된다.
본 발명은 상기에서 서술한 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 고유전절연막 상부 및 하부에 금속 실리케이트막을 형성함으로써 고유전 물질과 상, 하부 막의 반응에 의해 상부 및 하부에 기생 실리케이트의 생성을 억제하여 고유전절연막의 유전율 및 박막 특성이 저하되는 것을 방지할 수 있다.
둘째, 원자층 증착 방법 또는 플라즈마 원자층 증착 방법으로 금속 실리케이트막과 그 사이에 고유전절연막을 증착하여 고유전체막을 형성함으로써 싸이클 횟수 조절을 통해 박막의 조성을 조절하여 충전용량의 증가와 절연 파괴 전압 상승을 구현할 수 있고, 막질 및 스텝 커버리지 특성을 향상시킬 수 있다.
셋째, 어느 하나 또는 적어도 둘 이상의 고유전 물질이 혼합된 혼합막으로 고유전절연막을 형성함으로써 등가 산화막 두께(EOT)에서 누설 전류 특성 및 전하 보존 특성을 향상시킬 수 있다.
넷째, 고유전체막을 200℃ 내지 500℃의 저온에서 증착함으로써 하부 절연막에 대한 써멀 버짓(Thermal budget)을 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있다.
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- 반도체 기판 상에 형성된 절연막;상기 절연막 상에 형성된 제1 도전막;상기 제1 도전막 상에 형성된 제1 금속 실리케이트막과, 상기 제1 금속 실리게이트막 상에 형성되며 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST((Ba, Sr)TiO3) 및 PZT(PbZrTiO) 중에서 선택되는 어느 하나로 형성되는 고유전절연막을 포함하는 고유전체막; 및상기 고유전체막 상에 형성된 제2 도전막을 포함하는 반도체 소자.
- 반도체 기판 상에 형성된 절연막;상기 절연막 상에 형성된 제1 도전막;상기 제1 도전막 상에 형성된 제1 금속 실리케이트막과, 상기 제1 금속 실리게이트막 상에 형성되며 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST((Ba, Sr)TiO3) 및 PZT(PbZrTiO) 중에서 선택되는 적어도 둘 이상의 물질이 혼합된 혼합막으로 형성되는 고유전절연막을 포함하는 고유전체막; 및상기 고유전체막 상에 형성된 제2 도전막을 포함하는 반도체 소자.
- 절연막 및 제1 도전막이 형성된 반도체 기판이 제공되는 단계;상기 제1 도전막 상에 제1 금속 실리케이트막을 형성하는 단계;상기 제1 금속 실리케이트막 상에 고유전절연막을 형성하는 단계;상기 고유전절연막 상에 제2 금속 실리케이트막을 형성하는 단계; 및상기 제2 금속 실리케이트막 상에 제2 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 제2 금속 실리케이트막을 형성하는 단계 이후에 상기 반도체 기판을 열처리하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 제1 금속 실리케이트막, 상기 제2 금속 실리케이트막 및 상기 고유전절연막 각각은 원자층 증착 방법 또는 플라즈마 원자층 증착 방법으로 형성하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 제1 및 제2 금속 실리케이트막 각각은 Hf-silicate, Zr-silicate, Al-silicate, La-silicate, Ce-silicate, Y-silicate, Ta-silicate 및 Ti-silicate 중에서 선택되는 어느 하나로 형성하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 제1 및 제2 금속 실리게이트막 각각은 금속 소스 공급 단계, 퍼지 단계, 반응 가스 공급 단계, 퍼지 단계, 실리콘 소스 공급 단계, 퍼지 단계, 반응 가스 공급 단계 및 퍼지 단계를 한 싸이클로 반복 실시하여 형성하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 금속 소스 공급 단계는 Hf, Zr, Al, Ce, La, Y, Ta 및 Ti 중 어느 하나의 금속 유기 소스 또는 할로겐 화합물 소스가 소스 가스로 공급되는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 반응 가스 공급 단계는 O2, H2O, O3 또는 O2 플라즈마가 반응 가스로 공급되는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 실리콘 소스 공급 단계는 TEMASi[Tetrakis(ethylmethylamino) Silicon], TDMASi[Tetrakis(dilmethylamino) silicon], Tris-DMASiH[Tris(dimethylamino) silane], Tris-EMASiH[Tris(ethylmethylamino) silane], TEOS[Tetrakis(ethoxy) Silane], HCDS[Hexchloro Disilane], TMDSO[1,1,3,3-Tetramethyl Disiloxane], TMS[Tetramethyl Silane] 및 DCS[Dichloro Silane] 중 어느 하나의 금속 유기 소스가 소스 가스로 공급되는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 제1 금속 실리케이트막, 상기 제2 금속 실리케이트막 및 상기 고유전절연막 각각은 200℃ 내지 500℃의 온도에서 형성하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 고유전절연막은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST((Ba, Sr)TiO3) 및 PZT(PbZrTiO) 중에서 선택되는 어느 하나로 형성하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 고유전절연막은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST((Ba, Sr)TiO3) 및 PZT(PbZrTiO) 중에서 선택되는 적어도 둘 이상의 물질이 혼합된 혼합막으로 형성하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 고유전절연막은 소스 공급 단계, 퍼지 단계, 반응 가스 공급 단계 및 퍼지 단계를 한 싸이클로 반복 실시하여 형성하는 반도체 소자의 제조 방법.
- 제 17 항에 있어서,상기 소스 공급 단계는 Hf, Zr, Al, Ce, La, Y, Ta 및 Ti 중 어느 하나의 금속 유기 소스 또는 할로겐 화합물 소스가 소스 가스로 공급되는 반도체 소자의 제조 방법.
- 제 17 항에 있어서,상기 반응 가스 공급 단계는 O2, H2O, O3 또는 O2 플라즈마가 반응 가스로 공급되는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 플라즈마 원자층 증착 방법은 다이렉트 플라즈마 원자층 증착 방법 및 리모트 플라즈마 원자층 증착 방법 중 어느 하나인 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 플라즈마 원자층 증착 방법은 매 싸이클마다 반응 가스로 O2 플라즈마를 발생시키거나 일정 싸이클마다 플마즈마를 발생시키는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 열처리 공정은 급속 열처리 공정을 이용하여 700℃ 내지 1000℃의 온도 및 N2 가스 분위기에서 5초 내지 10초 동안 실시하는 반도체 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |