KR100843550B1 - 비휘발성 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 장치를 제공한다. 상기 비휘발성 메모리 장치는 셀 영역 및 주변회로 영역을 구비하는 반도체 기판, 상기 셀 영역의 셀 게이트, 및 상기 주변회로 영역의 주변회로 게이트를 포함할 수 있다. 상기 셀 게이트는 상기 반도체 기판 상의 전하저장절연막, 상기 전하저장절연막 상의 게이트 전극, 및 상기 게이트 전극 상의 도전막을 포함할 수 있다. 상기 주변회로 게이트는 상기 반도체 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 반도체막, 상기 반도체막 상의 오믹막, 및 상기 오믹막 상의 상기 도전막을 포함할 수 있다.
NAND, Flash 메모리, 오믹막, RC 지연, 게이트
Description
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 평면도이다.
도 2는 도 1의 A-A'선, B-B'선 및 C-C'선에 따라 취한 단면도이다.
도 3은 도 2의 I-I'선, II-II'선 및 III-III'선에 따라 취한 단면도이다.
도 4 내지 도 10은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 1의 A-A', B-B'선 및 C-C'선에 따른 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 대한 것으로, 보다 상세하게는, 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도의 증가에 따라, 상기 반도체 장치를 구성하는 패턴들의 선폭이 감소한다. 상기 패턴들은 게이트 패턴들 및 배선들을 포함하는 도전 패턴들일 수 있다. 상기 도전 패턴들의 선폭의 감소는 전기적 저항(electrical resistance)의 증가 및 이에 따른 RC(Resistance-capacitance) 지연(delay) 문제를 초래한다. 이에 따라, 최근에는, 상기 게이트 패턴들을 비저항(specific resistance)이 낮은 금속 물질로 형성하는 기술들이 제안되고 있다. 예를 들면, 상기 게이트 패턴들을 형성하는 물질로서, 비저항이 5.5×10-8Ωm인 텅스텐(W)이 있다. 상기 텅스텐을 사용하는 텅스텐 실리사이드(Wsix)는 그 비저항이 3×10-7Ωm 내지 7×10-7Ωm이다. 상기 텅스텐 실리사이드(Wsix)는, 다결정 실리콘의 비저항이 10-5Ωm을 감안하면, 수십 배 적은 비저항을 갖는다.
상기 텅스텐이 낮은 비저항을 가짐에도 불구하고, 상기 텅스텐이 게이트 절연막과 직접 접촉할 경우, 상기 게이트 절연막의 신뢰성 저하를 초래한다. 따라서, 상기 텅스텐과 상기 게이트 절연막의 사이에, 반도체막이 개재할 수 있다. 상기 반도체막은 다결정 실리콘막일 수 있다. 나아가, 상기 텅스텐과 상기 반도체막 사이에 배리어 금속막(barrier material)을 포함할 수 있다. 상기 배리어 금속막은 상기 반도체막과 상기 텅스텐막 사이의 계면반응(interfacial reaction) 및 상호 확산을 방지하는 역할을 할 수 있다. 통상적으로, 상기 배리어 금속막은 텅스텐 질화막(WN) 또는 티타늄 질화막(TiN)을 포함하는 금속 질화막일 수 있다. 하지만, 상기 금속 질화막이 상기 반도체막과 직접 접촉하면, 접촉저항(contact resistance)이 증가할 수 있으며, 이에 따라 반도체 소자의 동작 특성에 상당한 문제가 유발될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 고안된 것으로, 동작 특성 저하를 극복할 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공하는데 있다.
본 발명은 비휘발성 메모리 장치를 제공한다. 상기 비휘발성 메모리 장치는 셀 영역 및 주변회로 영역을 구비하는 반도체 기판, 상기 셀 영역의 셀 게이트, 및 상기 주변회로 영역의 주변회로 게이트를 포함할 수 있다. 상기 셀 게이트는 상기 반도체 기판 상의 전하저장절연막, 상기 전하저장절연막 상의 게이트 전극, 및 상기 게이트 전극 상의 도전막을 포함할 수 있다. 상기 주변회로 게이트는 상기 반도체 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 반도체막, 상기 반도체막 상의 오믹막, 및 상기 오믹막 상의 상기 도전막을 포함할 수 있다.
본 발명은 비휘발성 메모리 장치 제조방법을 제공한다. 상기 비휘발성 메모리 장치 제조방법은 셀 영역 및 주변회로 영역을 구비한 반도체 기판을 제공하는 단계; 상기 주변회로 영역에 제 1 절연 패턴, 상기 제 1 절연 패턴 상의 반도체 패턴, 상기 반도체 패턴 상의 오믹 패턴, 상기 오믹 패턴 상의 제 1 마스크 패턴을 포함하는 예비 주변회로 게이트 패턴을 형성하는 단계; 및 상기 셀 영역에 예비 전하저장절연 패턴, 상기 예비 전하저장절연 패턴 상의 게이트 패턴, 및 상기 게이트 패턴 상의 제 2 마스크 패턴을 포함하는 예비 셀 게이트 패턴을 형성하는 단계를 포함할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가 장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이다.
도 1 내지 도 3을 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 설명된다.
도 1 내지 도 3을 참조하면, 상기 비휘발성 메모리 장치는 셀 영역과 주변 회로 영역을 구비하는 반도체 기판(100)을 포함한다. 상기 반도체 기판(100)은 소자분리막(102)에 의하여 정의되는 활성영역(110)을 갖는다. 상기 주변회로 영역은 고전압 동작을 하는 고전압 영역과 저전압 동작을 하는 저전압 영역을 포함할 수 있다.
상기 주변회로 영역에는 주변회로 게이트(120L, 120H)가, 상기 셀 영역에는 셀 게이트(130)가 제공된다. 상기 저전압 영역의 저전압 트랜지스터와 상기 고전압 영역의 고전압 트랜지스터는 각각의 기능에 적합한 특성을 가질 수 있다. 때문에, 이들의 게이트 구조 예를 들면, 절연막의 두께 및 소오스 드레인의 구조가 다를 수 있다.
상기 주변회로 게이트는 상기 저전압 트랜지스터를 위한 저전압 게이트(120L)와 상기 고전압 트랜지스터를 위한 고전압 게이트(120H)를 포함할 수 있다. 상기 저전압 게이트(120L)는 상기 반도체 기판(100) 상의 저전압 게이트 절연막(122L), 상기 저전압 게이트 절연막 상의 반도체막(124L), 상기 반도체막 상의 오믹막(126L), 및 상기 오믹막 상의 도전막(128L)을 포함할 수 있다. 상기 고전압 게이트(120H)는 상기 반도체 기판(100) 상의 고전압 게이트 절연막(122H), 상기 고전압 게이트 절연막 상의 반도체막(124H), 상기 반도체막 상의 오믹막(126H), 및 상기 오믹막 상의 도전막(128H)을 포함할 수 있다.
상기 저전압 게이트의 상기 반도체막(124L)과 상기 고전압 게이트의 상기 반도체막(124H)은 동일한 것일 수 있다. 상기 저전압 게이트의 상기 오믹막(126L)과 상기 고전압 게이트의 상기 오믹막(126H)은 동일한 것일 수 있다. 상기 저전압 게이트의 상기 도전막(128L)과 상기 고전압 게이트의 상기 도전막(128H)은 동일한 것일 수 있다. 상기 저전압 게이트 절연막(122L)은 상기 고전압 게이트 절연막(122H) 보다 얇은 두께를 가질 수 있다. 상기 저전압 및 고전압 게이트 절연막들(122L, 122H)은 열산화막일 수 있다.
상기 셀 게이트(130)는 상기 반도체 기판(100) 상의 전하저장절연막(132), 상기 전하저장절연막 상의 게이트 전극(134), 및 상기 게이트 전극 상의 도전막(136)을 포함할 수 있다. 상기 셀 게이트(130)은 메모리 셀 게이트, 접지 선택 게이트 및 소오스 선택 게이트를 포함할 수 있다. 도시된 바와 같이, 상기 메모리 셀 게이트와, 상기 접지 선택 게이트 및 상기 소오스 선택 게이트는 동일한 구조를 가질 수 있다. 그러나, 상기 메모리 셀 게이트 구조는 이에 한정되지 않고, 다른 구조를 가질 수 있다.
상기 반도체 기판(100)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상의 실리콘막, 절연막 상의 실리콘 단결정막, 및 절연막 상의 폴리실리콘막을 구비하는 그룹에서 선택된 하나를 포함할 수 있다.
상기 전하저장절연막(132)은 터널절연막(132a), 전하저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다. 상기 터널절연막(132a) 및 블로킹 절연막(132c)은 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트(HfAlO), HfAlON, 하프늄 실리케이트(HfSiO), 또는 HfSiON을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 블로킹 절연막(132c)은 상기 터널 절연막(132a)에서 가장 높은 유전율을 가지는 절연막보다 높은 유전율을 가지는 절연막을 포함할 수 있다. 또는, 상기 블로킹 절연막(132c)은 상기 터널 절연막(132a)에서 가장 높은 유전율을 가지는 절연막의 두께보다 두꺼울 수 있다. 상기 전하저장막(132b)은 폴리실리콘막, 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 전극(134)은 일함수가 4eV보다 큰 물질을 포함할 수 있다. 상기 게이트 전극(134)과 상기 전하저장절연막(132) 사이의 전위 장벽을 높일 수 있다. 서로 접촉하는 상기 블로킹 절연막(132c)와 상기 게이트 전극(134)사이의 전위장벽이 높을수록, 상기 게이트 전극(134)와 상기 전하저장막(132b) 사이의 전하의 터널링 확률을 감소할 수 있다. 상기 게이트 전극(134)은 예를 들면, p형으로 도핑된 반도체막, 탄탈륨나이트라이드(TaN), 탄탈륨(Ta), 루테늄(Ru), 텅스텐나이트라이 드(WN), 텅스텐(W), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈륨티타늄(TaTi), 탄탈륨플래티넘(TaPt), 탄탈륨실리콘나이트라이드(TaSiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상기 셀 게이트의 상기 도전막(136)은 하부 도전막 및 상부 도전막을 포함할 수 있다. 상기 하부 도전막은 금속질화물(metallic nitride), 도전성 금속산화물(conductive metallic oxide), 및 실리콘 또는 알루미늄을 포함하는 금속질화물(metallic nitride having Si or Al)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 금속질화물은 TaN, TiN, 또는 WN을 포함할 수 있다. 상기 금속산화물은 IrO2 또는 RuO2을 포함할 수 있다. 상기 실리콘 또는 알루미늄을 포함하는 금속질화물은 TiSiN, TaSiN, TaAlN 또는 TiAlN을 포함할 수 있다. 상기 상부 도전막은 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt) 및 팔라듐(Pd)으로 구성된 그룹중 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 상기 도전막(136)의 상기 하부 도전막 및 상기 상부 도전막은 각각 텅스텐 질화막 및 텅스텐막일 수 있다.
상기 주변회로 게이트의 상기 반도체막(124L, 124H)은 다결정 실리콘막일 수 있다. 상기 오믹막(126L, 126H)은 금속 실리사이드막(metallic silicide)일 수 있다. 상기 오믹막(126L, 126H)은, 예를 들어, WSi, TiSi, TaSi 또는 CoSi을 포함할 수 있다. 상기 오믹막(126L, 126H)상의 상기 도전막(128L, 128H)은 상기 셀 게이트의 상기 도전막(136)과 동일한 물질일 수 있다.
한편, 상기 비휘발성 메모리 장치는 상기 주변회로 게이트(120L, 120H) 가장자리의 측벽에, 측벽 절연막(140)을 더 포함할 수 있다. 상기 측벽 절연막은 예를 들면, 실리콘 산화막(142) 및/또는 실리콘 질화막(144)을 포함할 수 있다. 도 1은 상기 측벽 절연막(140)이 상기 저전압 게이트(120L) 가장자리의 측벽에 제공되는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니다. 상기 측벽 절연막(140)은 셀 영역과 주변회로 영역의 사이에 형성될 수 있다. 예를 들면, 상기 측벽 절연막(140)은 상기 고전압 게이트(120H) 가장자리의 측벽에 제공될 수 있다.
도 1 및 도 3을 재차 참조하면, 스트링 선택라인(SSL) 및 그라운드 선택라인(GSL)이 상기 활성 영역(110)을 가로질러 서로 평행하게 배열된다. 복수개의 워드라인들(WL)이 상기 스트링 선택라인(SSL) 및 상기 그라운드 선택라인(GSL) 사이에, 상기 활성 영역(110)을 가로질러 서로 평행하게 배열된다. 서로 인접하는 스트링 선택라인들(SSL) 사이에, 비트라인(미도시)과 전기적으로 연결되는 콘택 플러그(DC)가 제공될 수 있다. 서로 인접하는 그라운드 선택라인들(GSL) 사이에, 공통 소오스라인(CSL)이 있다. 상기 스트링 선택 라인(SSL), 상기 복수개의 워드라인들(WL) 및 상기 그라운드 선택 라인(GSL) 사이에, 소오스/드레인 영역의 불순물 영역들(112)이 제공될 수 있다. 상기 스트링 선택 라인(SSL), 상기 복수개의 워드라인들(WL) 및 상기 그라운드 선택 라인(GSL)의 게이트들 측벽에는 측벽 스페이서들(114)이 제공될 수 있다. 상기 주변회로 영역의 게이트들 측벽에, 측벽 스페이서들(116)이 제공될 수 있고, 상기 주변회로 영역의 게이트 양측의 반도체 기판에 소오스/드레인 영역의 불순물 영역들(112)이 제공될 수 있다. 상기 불순물 영역 들(112)은 상기 셀 영역, 상기 저전압 영역 및 상기 고전압 영역에서 각각 서로 다른 구조를 가질 수 있다.
도 4 내지 도 8을 참조하여, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조방법을 설명한다.
도 4를 참조하면, 반도체 기판(100)에 셀 영역 및 주변회로 영역이 정의된다. 상기 셀 영역 및 상기 주변회로 영역은, 상기 비휘발성 메모리 장치의 디자인에 따라, 정의될 수 있다. 상기 주변회로 영역은 저전압 영역과 고전압 영역을 가질 수 있다. 상기 반도체 기판(100)에 소자분리막(102)이 형성되어, 활성영역들(110)을 한정한다. 상기 반도체 기판 상에 절연막(121)이 형성된다. 상기 절연막(121)은 상기 저전압 영역의 저전압 절연막(121L)과 상기 고전압 영역의 고전압 절연막(121H)을 포함할 수 있다. 필요에 따라, 상기 저전압 절연막(121L)과 상기 고전압 절연막(121H)은 상기 절연막(121)으로 표현될 수 있다. 상기 저전압 절연막(121L)은 상기 고전압 절연막(121H) 보다 얇을 수 있다. 서로 다른 두께를 갖는 상기 저전압 절연막(121L)과 상기 고전압 절연막(121H)은 잘 알려진 일반적인 공정으로 형성될 수 있다. 예를 들면, 상기 반도체 기판에 고전압 절연막을 형성하고 상기 저전압 영역의 상기 고전압 절연막을 식각하여, 상기 저전압 영역의 상기 반도체 기판을 노출할 수 있다. 상기 노출된 저전압 영역의 상기 반도체 기판에 저전압 절연막이 형성된다.
상기 절연막(121)이 형성된 기판 상에, 예비 반도체막(123), 및 상기 예비 반도체막 상의 예비 오믹막(125)이 차례로 형성된다. 상기 예비 반도체막(123)은 다결정 실리콘막일 수 있다. 상기 예비 오믹막(125)은 금속 실리사이드막(metallic silicide)일 수 있다. 상기 예비 오믹막(125)은, 예를 들어, WSi, TiSi, TaSi 또는 CoSi을 포함할 수 있다.
도 5를 참조하면, 상기 예비 오믹막 상에 제 1 마스크막이 형성된다. 상기 제 1 마스크막은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 상기 셀 영역의 상기 제 1 마스크막을 제거하는 패터닝으로, 제 1 마스크 패턴(127)이 형성된다. 상기 제 1 마스크 패턴(127)을 식각 마스크로 이용하여, 상기 셀 영역의 상기 예비 오믹막(125), 상기 예비 반도체막(123) 및 상기 절연막(121)을 제거하는 것에 의하여, 오믹 패턴(125p), 반도체 패턴(123p) 및 절연 패턴(121p)이 형성된다. 상기 셀 영역의 상기 반도체 기판이 노출될 수 있다. 이로써, 상기 주변회로 영역에, 예비 주변회로 게이트 패턴(120p)이 형성된다. 상기 예비 주변회로 게이트 패턴(120p)은 절연 패턴(121p), 상기 절연 패턴 상의 반도체 패턴(123p), 상기 반도체 패턴 상의 오믹 패턴(125p), 상기 오믹 패턴 상의 상기 제 1 마스크 패턴(127)을 포함할 수 있다.
도 6을 참조하여, 상기 주변회로 영역과 상기 셀 영역 사이의, 상기 예비 주변회로 게이트 패턴(120p) 가장자리의 측벽에, 측벽 절연막(140)이 형성될 수 있다. 상기 측벽 절연막은 상기 예비 주변회로 게이트 패턴(120p)으로 산소가 침투하는 것을 방지하는 산소 침투 방지막을 포함할 수 있다. 상기 측벽 절연막(140)은 다음과 같이 형성될 수 있다. 상기 막들이 제거된 셀 영역 및 상기 예비 주변회로 게이트 패턴(120p) 상에, 실리콘 산화막이 형성된다. 상기 실리콘 산화막 상에 실 리콘 질화막이 형성된다. 상기 실리콘 산화막 및 상기 실리콘 질화막을 이방성 식각하는 것에 의하여, 상기 측벽 절연막(140)이 형성된다. 상기 측벽 절연막(140)은 실리콘 산화막 패턴(142) 및 실리콘 질화막 패턴(144)을 포함할 수 있다.
도 7을 참조하여, 상기 반도체 기판(100)에 예비 전하저장 절연막(131), 및 상기 예비 전하저장 절연막 상에 게이트 도전막(133)이 형성된다. 상기 예비 전하저장 절연막(131)은 예비 터널절연막(131a), 예비 전하저장막(131b) 및 예비 블로킹 절연막(131c)을 포함할 수 있다. 상기 예비 터널절연막(131a) 및 상기 예비 블로킹 절연막(131c)은 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트(HfAlO), HfAlON, 하프늄 실리케이트(HfSiO), 또는 HfSiON을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 예비 블로킹 절연막(131c)은 상기 예비 터널 절연막(131a)에서 가장 높은 유전율을 가지는 절연막보다 높은 유전율을 가지는 절연막을 포함할 수 있다. 또는, 상기 예비 블로킹 절연막(131c)은 상기 예비 터널절연막(131a)에서 가장 높은 유전율을 가지는 절연막의 두께보다 두꺼울 수 있다. 상기 예비 전하저장막(131b)은 폴리실리콘막, 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 도전막(133)은 일함수가 4eV보다 큰 물질을 포함할 수 있다. 상 기 게이트 도전막(133)과 상기 예비 전하저장절연막(131) 사이의 전위 장벽을 높일 수 있다. 상기 게이트 도전막(133)은 예를 들면, p형으로 도핑된 반도체막, 탄탈륨나이트라이드(TaN), 탄탈륨(Ta), 루테늄(Ru), 텅스텐나이트라이드(WN), 텅스텐(W), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈륨티타늄(TaTi), 탄탈륨플래티넘(TaPt), 탄탈륨실리콘나이트라이드(TaSiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다.
도 8을 참조하여, 상기 게이트 도전막(133) 상에 상기 셀 영역을 덮는 상기 제 2 마스크 패턴(137)이 형성된다. 상기 제 2 마스크 패턴(137)을 식각 마스크로, 상기 게이트 도전막(133), 및 상기 예비 전하저장절연막(131)을 패터닝하는 것에 의하여, 상기 예비 주변회로 게이트 패턴(120p)이 노출될 수 있다. 상기 셀 영역에 예비 전하저장절연 패턴(131p) 및 상기 예비 전하저장절연 패턴 상의 게이트 패턴(133p)이 형성된다. 이로써, 상기 셀 영역에, 예비 셀 게이트 패턴(130p)이 형성된다. 상기 예비 셀 게이트 패턴(130p)은 상기 예비 전하저장절연 패턴(131p), 상기 예비 전하저장절연 패턴 상의 게이트 패턴(133p), 및 상기 게이트 패턴 상의 상기 제 2 마스크 패턴(137)을 포함할 수 있다.
도 9를 참조하여, 상기 제 1 마스크 패턴(127) 및 상기 제 2 마스크 패턴(137)이 제거되어, 상기 오믹 패턴(125p) 및 상기 게이트 패턴(133p)을 노출한다. 상기 노출된 오믹 패턴 및 상기 게이트 패턴 상에, 예비 도전막(129)이 형성된다. 상기 예비 도전막(129)은 하부 예비 도전막 및 상부 예비 도전막을 포함할 수 있다. 상기 하부 예비 도전막은 금속질화물(metallic nitride), 도전성 금속산화물(conductive metallic oxide) 및 실리콘 또는 알루미늄을 포함하는 금속질화물(metallic nitride having Si or Al)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 금속질화물은 TaN, TiN, 또는 WN을 포함할 수 있다. 상기 금속산화물은 IrO2 또는 RuO2을 포함할 수 있다. 상기 실리콘 또는 알루미늄을 포함하는 금속질화물은 TiSiN, TaSiN, TaAlN 또는 TiAlN을 포함할 수 있다. 상기 상부 예비 도전막은 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt) 및 팔라듐(Pd)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 예비 도전막(129)은 텡스텐 질화막, 및 상기 텅스텐 질화막 상의 텅스텐막을 포함할 수 있다.
도 9 및 도 3을 재차 참조하여, 상기 예비 주변회로 게이트 패턴(120p), 상기 예비 셀 게이트 패턴(130p), 및 상기 예비 도전막(129)을 패터닝하는 것에 의하여, 상기 주변회로 영역 상에 주변회로 게이트 패턴(120)을 형성하고, 상기 셀 영영 상에 셀 게이트 패턴(130)을 형성한다. 상기 주변회로 영역에, 게이트 절연막(122L, 122H), 상기 게이트 절연막 상의 반도체막(124L, 124H), 상기 반도체막 상의 오믹막(126L, 126H), 상기 오믹막 상의 도전막(128L, 128H)이 형성된다. 상기 셀 영역에, 전하저장절연막(132), 상기 전하저장절연막 상의 게이트 전극(134), 상기 게이트 전극 상의 상기 도전막(136)이 형성된다. . 상기 주변회로 게이트(120)은 상기 게이트 절연막(122L, 122H), 상기 반도체막(124L, 124H), 상기 오믹막(126L, 126H), 및 상기 도전막(128L, 128H)을 포함할 수 있다. 상기 셀 게이 트(130)은 상기 전하저장절연막(132), 상기 게이트 전극(134), 및 상기 도전막(136)을 포함할 수 있다.
상기 셀 게이트의 측벽에 측벽 스페이서(114)가 형성될 수 있다. 상기 주변회로 게이트의 측벽에 측벽 스페이서(116)가 형성될 수 있다. 상기 측벽 스페이서들(114, 116)은 중온 산화막과 실리콘 질화막을 포함할 수 있다. 상기 게이트들 양측의 반도체 기판에 소오스/드레인 영역의 불순물 영역들(112)이 제공될 수 있다.
상기 상술한 바와 같이 본 발명에 의하면, 셀 영역의 셀 게이트와 주변회로 영역의 주변회로 게이트를 서로 다른 단계에서 형성하여, 셀 게이트와 주변회로 게이트의 구성 물질을 다르게 할 수 있다. 따라서, 오믹막을 주변 회로 영역에만 형성하여 비오믹 접촉에 의한 계면저항 증가를 극복할 수 있음과 동시에, 셀 영역의 셀 게이트에는 오믹막이 존재하지 않기 때문에 셀 게이트의 특성 저하를 극복할 수 있다.
Claims (22)
- 삭제
- 셀 영역 및 주변회로 영역을 구비하는 반도체 기판;상기 셀 영역의 셀 게이트; 및상기 주변회로 영역의 주변회로 게이트를 포함하되,상기 셀 게이트는 상기 반도체 기판 상의 전하저장절연막, 상기 전하저장절연막 상의 게이트 전극, 및 상기 게이트 전극 상의 금속질화물막을 포함하는 도전막을 포함하고,상기 주변회로 게이트는 상기 반도체 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 반도체막, 상기 반도체막 상의 오믹막, 및 상기 오믹막 상의 상기 금속질화물막을 포함하는 도전막을 포함하는 비휘발성 메모리 장치.
- 제2항에 있어서, 상기 도전막은 텅스텐 질화막 및 상기 텅스텐 질화막 상의 텅스텐을 포함하는 비휘발성 메모리 장치.
- 제2항에 있어서, 상기 전하저장절연막은 터널절연막, 전하저장막 및 블로킹절연막을 포함하는 비휘발성 메모리 장치.
- 제4항에 있어서, 상기 전하저장막은 실리콘 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택된 하나를 포함하는 비휘발성 메모리 장치.
- 제4항에 있어서, 상기 블로킹절연막은 상기 터널절연막 보다 유전상수가 큰 물질을 포함하는 비휘발성 메모리 장치.
- 제2항에 있어서, 상기 게이트 전극은 일함수가 4eV보다 큰 금속을 포함하는 비휘발성 메모리 장치.
- 제7항에 있어서, 상기 게이트 전극은 탄탈륨나이트라이드(TaN), 탄탈륨(Ta), 루테늄(Ru), 텅스텐나이트라이드(WN), 텅스텐(W), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈륨티타늄(TaTi), 탄탈륨플래티넘(TaPt), 탄탈륨실리콘나이트라이드(TaSiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo), 플래티넘(Pt)으로 구성된 그룹에서 선택된 하나를 포함하는 비휘발성 메모리 장치.
- 제2항에 있어서, 상기 반도체막은 폴리실리콘막인 비휘발성 메모리 장치.
- 제2항에 있어서, 상기 오믹막은 금속 실리사이드막인 비휘발성 메모리 장치.
- 제2항에 있어서, 상기 주변회로 게이트 가장자리의 측벽에, 측벽 스페이서를 더 포함하는 비휘발성 메모리 장치.
- 제11항에 있어서, 상기 측벽 스페이서는 실리콘 산화막 및 실리콘 질화막 중 적어도 어느 하나를 포함하는 비휘발성 메모리 장치.
- 셀 영역 및 주변회로 영역을 구비한 반도체 기판을 제공하는 단계;상기 주변회로 영역에 절연 패턴, 상기 절연 패턴 상의 반도체 패턴, 상기 반도체 패턴 상의 오믹 패턴, 상기 오믹 패턴 상의 제 1 마스크 패턴을 포함하는 예비 주변회로 게이트 패턴을 형성하는 단계; 및상기 셀 영역에 예비 전하저장절연 패턴, 상기 예비 전하저장절연 패턴 상의 게이트 패턴, 및 상기 게이트 패턴 상의 제 2 마스크 패턴을 포함하는 예비 셀 게이트 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
- 제13항에 있어서, 상기 예비 주변회로 게이트 패턴을 형성하는 단계는:상기 예비 주변회로 게이트 패턴 가장자리의 측벽에 측벽 스페이서를 형성하는 것을 포함하는 비휘발성 메모리 장치 제조방법.
- 제14항에 있어서, 상기 측벽 스페이서는 상기 예비 주변회로 게이트 패턴으로 산소가 침투하는 것을 방지하는 산소 침투 방지막을 포함하는 비휘발성 메모리 장치 제조방법.
- 제15항에 있어서, 상기 측벽 스페이서를 형성하는 단계는:상기 셀 영역 및 상기 예비 주변회로 게이트 패턴 상에, 실리콘 산화막을 형성하는 단계;상기 실리콘 산화막 상에 실리콘 질화막을 형성하는 단계; 및상기 실리콘 산화막 및 상기 실리콘 질화막을 이방성 식각하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
- 제13항에 있어서, 상기 예비 주변회로 게이트 패턴을 형성하는 단계는:상기 반도체 기판 상에, 절연막, 상기 절연막 상의 예비 반도체막, 상기 예비 반도체막 상의 예비 오믹막을 형성하는 단계;상기 예비 오믹막 상에 상기 제 1 마스크 패턴을 형성하는 단계; 및상기 제 1 마스크 패턴을 식각 마스크로, 상기 셀 영역의 상기 예비 오믹막, 상기 예비 반도체막, 및 상기 절연막을 제거하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
- 제17항에 있어서, 상기 예비 셀 게이트 패턴을 형성하는 단계는:상기 막들이 제거된 셀 영역 및 상기 예비 주변회로 게이트 패턴 상에, 예비 전하저장절연막, 및 상기 예비 전하저장절연막 상의 게이트 도전막을 형성하는 단계;상기 게이트 도전막 상에 상기 셀 영역을 덮는 상기 제 2 마스크 패턴을 형성하는 단계; 및상기 제 2 마스크 패턴을 식각 마스크로, 상기 게이트 도전막, 및 상기 예비 전하저장절연막을 패터닝하여, 상기 예비 주변회로 게이트 패턴을 노출하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
- 제18항에 있어서, 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 제거하여, 상기 오믹 패턴 및 상기 게이트 패턴을 노출하는 단계; 및상기 노출된 오믹 패턴 및 상기 게이트 패턴 상에, 예비 도전막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치 제조방법.
- 제19항에 있어서, 상기 예비 도전막은 텡스텐 질화막, 및 상기 텅스텐 질화막 상의 텅스텐막을 포함하는 비휘발성 메모리 장치 제조방법.
- 제19항에 있어서, 상기 게이트 도전막은 일함수가 4eV보다 큰 금속을 포함하는 비휘발성 메모리 장치 제조방법.
- 제13항에 있어서, 상기 예비 주변회로 게이트 패턴, 상기 예비 셀 게이트 패턴, 및 상기 예비 도전막을 패터닝하여,상기 주변회로 영역 상에, 게이트 절연막, 상기 게이트 절연막 상의 반도체막, 상기 반도체막 상의 오믹막, 및 상기 오믹막 상의 도전막을 포함하는 주변회로 게이트 패턴을 형성하고,상기 셀 영영 상에, 전하저장절연막, 상기 전하저장절연막 상의 게이트 전극, 및 상기 게이트 전극 상의 상기 도전막을 포함하는 셀 게이트 패턴을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치 제조방법.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
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