Nothing Special   »   [go: up one dir, main page]

KR100843550B1 - 비휘발성 메모리 장치 및 그 제조방법 - Google Patents

비휘발성 메모리 장치 및 그 제조방법 Download PDF

Info

Publication number
KR100843550B1
KR100843550B1 KR1020060109128A KR20060109128A KR100843550B1 KR 100843550 B1 KR100843550 B1 KR 100843550B1 KR 1020060109128 A KR1020060109128 A KR 1020060109128A KR 20060109128 A KR20060109128 A KR 20060109128A KR 100843550 B1 KR100843550 B1 KR 100843550B1
Authority
KR
South Korea
Prior art keywords
film
gate
pattern
preliminary
layer
Prior art date
Application number
KR1020060109128A
Other languages
English (en)
Other versions
KR20080041041A (ko
Inventor
전상훈
강창석
최정달
박진택
손웅희
정원석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060109128A priority Critical patent/KR100843550B1/ko
Priority to US11/709,816 priority patent/US7547942B2/en
Priority to TW096141651A priority patent/TW200822298A/zh
Priority to JP2007288752A priority patent/JP2008118144A/ja
Priority to CN2007101657256A priority patent/CN101179077B/zh
Publication of KR20080041041A publication Critical patent/KR20080041041A/ko
Application granted granted Critical
Publication of KR100843550B1 publication Critical patent/KR100843550B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42Simultaneous manufacture of periphery and memory cells
    • H10B41/49Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 비휘발성 메모리 장치를 제공한다. 상기 비휘발성 메모리 장치는 셀 영역 및 주변회로 영역을 구비하는 반도체 기판, 상기 셀 영역의 셀 게이트, 및 상기 주변회로 영역의 주변회로 게이트를 포함할 수 있다. 상기 셀 게이트는 상기 반도체 기판 상의 전하저장절연막, 상기 전하저장절연막 상의 게이트 전극, 및 상기 게이트 전극 상의 도전막을 포함할 수 있다. 상기 주변회로 게이트는 상기 반도체 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 반도체막, 상기 반도체막 상의 오믹막, 및 상기 오믹막 상의 상기 도전막을 포함할 수 있다.
Figure R1020060109128
NAND, Flash 메모리, 오믹막, RC 지연, 게이트

Description

비휘발성 메모리 장치 및 그 제조방법{Nonvolatile memory devices and Method of fabricating the same}
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 평면도이다.
도 2는 도 1의 A-A'선, B-B'선 및 C-C'선에 따라 취한 단면도이다.
도 3은 도 2의 I-I'선, II-II'선 및 III-III'선에 따라 취한 단면도이다.
도 4 내지 도 10은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 1의 A-A', B-B'선 및 C-C'선에 따른 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 대한 것으로, 보다 상세하게는, 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도의 증가에 따라, 상기 반도체 장치를 구성하는 패턴들의 선폭이 감소한다. 상기 패턴들은 게이트 패턴들 및 배선들을 포함하는 도전 패턴들일 수 있다. 상기 도전 패턴들의 선폭의 감소는 전기적 저항(electrical resistance)의 증가 및 이에 따른 RC(Resistance-capacitance) 지연(delay) 문제를 초래한다. 이에 따라, 최근에는, 상기 게이트 패턴들을 비저항(specific resistance)이 낮은 금속 물질로 형성하는 기술들이 제안되고 있다. 예를 들면, 상기 게이트 패턴들을 형성하는 물질로서, 비저항이 5.5×10-8Ωm인 텅스텐(W)이 있다. 상기 텅스텐을 사용하는 텅스텐 실리사이드(Wsix)는 그 비저항이 3×10-7Ωm 내지 7×10-7Ωm이다. 상기 텅스텐 실리사이드(Wsix)는, 다결정 실리콘의 비저항이 10-5Ωm을 감안하면, 수십 배 적은 비저항을 갖는다.
상기 텅스텐이 낮은 비저항을 가짐에도 불구하고, 상기 텅스텐이 게이트 절연막과 직접 접촉할 경우, 상기 게이트 절연막의 신뢰성 저하를 초래한다. 따라서, 상기 텅스텐과 상기 게이트 절연막의 사이에, 반도체막이 개재할 수 있다. 상기 반도체막은 다결정 실리콘막일 수 있다. 나아가, 상기 텅스텐과 상기 반도체막 사이에 배리어 금속막(barrier material)을 포함할 수 있다. 상기 배리어 금속막은 상기 반도체막과 상기 텅스텐막 사이의 계면반응(interfacial reaction) 및 상호 확산을 방지하는 역할을 할 수 있다. 통상적으로, 상기 배리어 금속막은 텅스텐 질화막(WN) 또는 티타늄 질화막(TiN)을 포함하는 금속 질화막일 수 있다. 하지만, 상기 금속 질화막이 상기 반도체막과 직접 접촉하면, 접촉저항(contact resistance)이 증가할 수 있으며, 이에 따라 반도체 소자의 동작 특성에 상당한 문제가 유발될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 고안된 것으로, 동작 특성 저하를 극복할 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공하는데 있다.
본 발명은 비휘발성 메모리 장치를 제공한다. 상기 비휘발성 메모리 장치는 셀 영역 및 주변회로 영역을 구비하는 반도체 기판, 상기 셀 영역의 셀 게이트, 및 상기 주변회로 영역의 주변회로 게이트를 포함할 수 있다. 상기 셀 게이트는 상기 반도체 기판 상의 전하저장절연막, 상기 전하저장절연막 상의 게이트 전극, 및 상기 게이트 전극 상의 도전막을 포함할 수 있다. 상기 주변회로 게이트는 상기 반도체 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 반도체막, 상기 반도체막 상의 오믹막, 및 상기 오믹막 상의 상기 도전막을 포함할 수 있다.
본 발명은 비휘발성 메모리 장치 제조방법을 제공한다. 상기 비휘발성 메모리 장치 제조방법은 셀 영역 및 주변회로 영역을 구비한 반도체 기판을 제공하는 단계; 상기 주변회로 영역에 제 1 절연 패턴, 상기 제 1 절연 패턴 상의 반도체 패턴, 상기 반도체 패턴 상의 오믹 패턴, 상기 오믹 패턴 상의 제 1 마스크 패턴을 포함하는 예비 주변회로 게이트 패턴을 형성하는 단계; 및 상기 셀 영역에 예비 전하저장절연 패턴, 상기 예비 전하저장절연 패턴 상의 게이트 패턴, 및 상기 게이트 패턴 상의 제 2 마스크 패턴을 포함하는 예비 셀 게이트 패턴을 형성하는 단계를 포함할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가 장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이다.
도 1 내지 도 3을 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 설명된다.
도 1 내지 도 3을 참조하면, 상기 비휘발성 메모리 장치는 셀 영역과 주변 회로 영역을 구비하는 반도체 기판(100)을 포함한다. 상기 반도체 기판(100)은 소자분리막(102)에 의하여 정의되는 활성영역(110)을 갖는다. 상기 주변회로 영역은 고전압 동작을 하는 고전압 영역과 저전압 동작을 하는 저전압 영역을 포함할 수 있다.
상기 주변회로 영역에는 주변회로 게이트(120L, 120H)가, 상기 셀 영역에는 셀 게이트(130)가 제공된다. 상기 저전압 영역의 저전압 트랜지스터와 상기 고전압 영역의 고전압 트랜지스터는 각각의 기능에 적합한 특성을 가질 수 있다. 때문에, 이들의 게이트 구조 예를 들면, 절연막의 두께 및 소오스 드레인의 구조가 다를 수 있다.
상기 주변회로 게이트는 상기 저전압 트랜지스터를 위한 저전압 게이트(120L)와 상기 고전압 트랜지스터를 위한 고전압 게이트(120H)를 포함할 수 있다. 상기 저전압 게이트(120L)는 상기 반도체 기판(100) 상의 저전압 게이트 절연막(122L), 상기 저전압 게이트 절연막 상의 반도체막(124L), 상기 반도체막 상의 오믹막(126L), 및 상기 오믹막 상의 도전막(128L)을 포함할 수 있다. 상기 고전압 게이트(120H)는 상기 반도체 기판(100) 상의 고전압 게이트 절연막(122H), 상기 고전압 게이트 절연막 상의 반도체막(124H), 상기 반도체막 상의 오믹막(126H), 및 상기 오믹막 상의 도전막(128H)을 포함할 수 있다.
상기 저전압 게이트의 상기 반도체막(124L)과 상기 고전압 게이트의 상기 반도체막(124H)은 동일한 것일 수 있다. 상기 저전압 게이트의 상기 오믹막(126L)과 상기 고전압 게이트의 상기 오믹막(126H)은 동일한 것일 수 있다. 상기 저전압 게이트의 상기 도전막(128L)과 상기 고전압 게이트의 상기 도전막(128H)은 동일한 것일 수 있다. 상기 저전압 게이트 절연막(122L)은 상기 고전압 게이트 절연막(122H) 보다 얇은 두께를 가질 수 있다. 상기 저전압 및 고전압 게이트 절연막들(122L, 122H)은 열산화막일 수 있다.
상기 셀 게이트(130)는 상기 반도체 기판(100) 상의 전하저장절연막(132), 상기 전하저장절연막 상의 게이트 전극(134), 및 상기 게이트 전극 상의 도전막(136)을 포함할 수 있다. 상기 셀 게이트(130)은 메모리 셀 게이트, 접지 선택 게이트 및 소오스 선택 게이트를 포함할 수 있다. 도시된 바와 같이, 상기 메모리 셀 게이트와, 상기 접지 선택 게이트 및 상기 소오스 선택 게이트는 동일한 구조를 가질 수 있다. 그러나, 상기 메모리 셀 게이트 구조는 이에 한정되지 않고, 다른 구조를 가질 수 있다.
상기 반도체 기판(100)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상의 실리콘막, 절연막 상의 실리콘 단결정막, 및 절연막 상의 폴리실리콘막을 구비하는 그룹에서 선택된 하나를 포함할 수 있다.
상기 전하저장절연막(132)은 터널절연막(132a), 전하저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다. 상기 터널절연막(132a) 및 블로킹 절연막(132c)은 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트(HfAlO), HfAlON, 하프늄 실리케이트(HfSiO), 또는 HfSiON을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 블로킹 절연막(132c)은 상기 터널 절연막(132a)에서 가장 높은 유전율을 가지는 절연막보다 높은 유전율을 가지는 절연막을 포함할 수 있다. 또는, 상기 블로킹 절연막(132c)은 상기 터널 절연막(132a)에서 가장 높은 유전율을 가지는 절연막의 두께보다 두꺼울 수 있다. 상기 전하저장막(132b)은 폴리실리콘막, 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 전극(134)은 일함수가 4eV보다 큰 물질을 포함할 수 있다. 상기 게이트 전극(134)과 상기 전하저장절연막(132) 사이의 전위 장벽을 높일 수 있다. 서로 접촉하는 상기 블로킹 절연막(132c)와 상기 게이트 전극(134)사이의 전위장벽이 높을수록, 상기 게이트 전극(134)와 상기 전하저장막(132b) 사이의 전하의 터널링 확률을 감소할 수 있다. 상기 게이트 전극(134)은 예를 들면, p형으로 도핑된 반도체막, 탄탈륨나이트라이드(TaN), 탄탈륨(Ta), 루테늄(Ru), 텅스텐나이트라이 드(WN), 텅스텐(W), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈륨티타늄(TaTi), 탄탈륨플래티넘(TaPt), 탄탈륨실리콘나이트라이드(TaSiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상기 셀 게이트의 상기 도전막(136)은 하부 도전막 및 상부 도전막을 포함할 수 있다. 상기 하부 도전막은 금속질화물(metallic nitride), 도전성 금속산화물(conductive metallic oxide), 및 실리콘 또는 알루미늄을 포함하는 금속질화물(metallic nitride having Si or Al)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 금속질화물은 TaN, TiN, 또는 WN을 포함할 수 있다. 상기 금속산화물은 IrO2 또는 RuO2을 포함할 수 있다. 상기 실리콘 또는 알루미늄을 포함하는 금속질화물은 TiSiN, TaSiN, TaAlN 또는 TiAlN을 포함할 수 있다. 상기 상부 도전막은 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt) 및 팔라듐(Pd)으로 구성된 그룹중 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 상기 도전막(136)의 상기 하부 도전막 및 상기 상부 도전막은 각각 텅스텐 질화막 및 텅스텐막일 수 있다.
상기 주변회로 게이트의 상기 반도체막(124L, 124H)은 다결정 실리콘막일 수 있다. 상기 오믹막(126L, 126H)은 금속 실리사이드막(metallic silicide)일 수 있다. 상기 오믹막(126L, 126H)은, 예를 들어, WSi, TiSi, TaSi 또는 CoSi을 포함할 수 있다. 상기 오믹막(126L, 126H)상의 상기 도전막(128L, 128H)은 상기 셀 게이트의 상기 도전막(136)과 동일한 물질일 수 있다.
한편, 상기 비휘발성 메모리 장치는 상기 주변회로 게이트(120L, 120H) 가장자리의 측벽에, 측벽 절연막(140)을 더 포함할 수 있다. 상기 측벽 절연막은 예를 들면, 실리콘 산화막(142) 및/또는 실리콘 질화막(144)을 포함할 수 있다. 도 1은 상기 측벽 절연막(140)이 상기 저전압 게이트(120L) 가장자리의 측벽에 제공되는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니다. 상기 측벽 절연막(140)은 셀 영역과 주변회로 영역의 사이에 형성될 수 있다. 예를 들면, 상기 측벽 절연막(140)은 상기 고전압 게이트(120H) 가장자리의 측벽에 제공될 수 있다.
도 1 및 도 3을 재차 참조하면, 스트링 선택라인(SSL) 및 그라운드 선택라인(GSL)이 상기 활성 영역(110)을 가로질러 서로 평행하게 배열된다. 복수개의 워드라인들(WL)이 상기 스트링 선택라인(SSL) 및 상기 그라운드 선택라인(GSL) 사이에, 상기 활성 영역(110)을 가로질러 서로 평행하게 배열된다. 서로 인접하는 스트링 선택라인들(SSL) 사이에, 비트라인(미도시)과 전기적으로 연결되는 콘택 플러그(DC)가 제공될 수 있다. 서로 인접하는 그라운드 선택라인들(GSL) 사이에, 공통 소오스라인(CSL)이 있다. 상기 스트링 선택 라인(SSL), 상기 복수개의 워드라인들(WL) 및 상기 그라운드 선택 라인(GSL) 사이에, 소오스/드레인 영역의 불순물 영역들(112)이 제공될 수 있다. 상기 스트링 선택 라인(SSL), 상기 복수개의 워드라인들(WL) 및 상기 그라운드 선택 라인(GSL)의 게이트들 측벽에는 측벽 스페이서들(114)이 제공될 수 있다. 상기 주변회로 영역의 게이트들 측벽에, 측벽 스페이서들(116)이 제공될 수 있고, 상기 주변회로 영역의 게이트 양측의 반도체 기판에 소오스/드레인 영역의 불순물 영역들(112)이 제공될 수 있다. 상기 불순물 영역 들(112)은 상기 셀 영역, 상기 저전압 영역 및 상기 고전압 영역에서 각각 서로 다른 구조를 가질 수 있다.
도 4 내지 도 8을 참조하여, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조방법을 설명한다.
도 4를 참조하면, 반도체 기판(100)에 셀 영역 및 주변회로 영역이 정의된다. 상기 셀 영역 및 상기 주변회로 영역은, 상기 비휘발성 메모리 장치의 디자인에 따라, 정의될 수 있다. 상기 주변회로 영역은 저전압 영역과 고전압 영역을 가질 수 있다. 상기 반도체 기판(100)에 소자분리막(102)이 형성되어, 활성영역들(110)을 한정한다. 상기 반도체 기판 상에 절연막(121)이 형성된다. 상기 절연막(121)은 상기 저전압 영역의 저전압 절연막(121L)과 상기 고전압 영역의 고전압 절연막(121H)을 포함할 수 있다. 필요에 따라, 상기 저전압 절연막(121L)과 상기 고전압 절연막(121H)은 상기 절연막(121)으로 표현될 수 있다. 상기 저전압 절연막(121L)은 상기 고전압 절연막(121H) 보다 얇을 수 있다. 서로 다른 두께를 갖는 상기 저전압 절연막(121L)과 상기 고전압 절연막(121H)은 잘 알려진 일반적인 공정으로 형성될 수 있다. 예를 들면, 상기 반도체 기판에 고전압 절연막을 형성하고 상기 저전압 영역의 상기 고전압 절연막을 식각하여, 상기 저전압 영역의 상기 반도체 기판을 노출할 수 있다. 상기 노출된 저전압 영역의 상기 반도체 기판에 저전압 절연막이 형성된다.
상기 절연막(121)이 형성된 기판 상에, 예비 반도체막(123), 및 상기 예비 반도체막 상의 예비 오믹막(125)이 차례로 형성된다. 상기 예비 반도체막(123)은 다결정 실리콘막일 수 있다. 상기 예비 오믹막(125)은 금속 실리사이드막(metallic silicide)일 수 있다. 상기 예비 오믹막(125)은, 예를 들어, WSi, TiSi, TaSi 또는 CoSi을 포함할 수 있다.
도 5를 참조하면, 상기 예비 오믹막 상에 제 1 마스크막이 형성된다. 상기 제 1 마스크막은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 상기 셀 영역의 상기 제 1 마스크막을 제거하는 패터닝으로, 제 1 마스크 패턴(127)이 형성된다. 상기 제 1 마스크 패턴(127)을 식각 마스크로 이용하여, 상기 셀 영역의 상기 예비 오믹막(125), 상기 예비 반도체막(123) 및 상기 절연막(121)을 제거하는 것에 의하여, 오믹 패턴(125p), 반도체 패턴(123p) 및 절연 패턴(121p)이 형성된다. 상기 셀 영역의 상기 반도체 기판이 노출될 수 있다. 이로써, 상기 주변회로 영역에, 예비 주변회로 게이트 패턴(120p)이 형성된다. 상기 예비 주변회로 게이트 패턴(120p)은 절연 패턴(121p), 상기 절연 패턴 상의 반도체 패턴(123p), 상기 반도체 패턴 상의 오믹 패턴(125p), 상기 오믹 패턴 상의 상기 제 1 마스크 패턴(127)을 포함할 수 있다.
도 6을 참조하여, 상기 주변회로 영역과 상기 셀 영역 사이의, 상기 예비 주변회로 게이트 패턴(120p) 가장자리의 측벽에, 측벽 절연막(140)이 형성될 수 있다. 상기 측벽 절연막은 상기 예비 주변회로 게이트 패턴(120p)으로 산소가 침투하는 것을 방지하는 산소 침투 방지막을 포함할 수 있다. 상기 측벽 절연막(140)은 다음과 같이 형성될 수 있다. 상기 막들이 제거된 셀 영역 및 상기 예비 주변회로 게이트 패턴(120p) 상에, 실리콘 산화막이 형성된다. 상기 실리콘 산화막 상에 실 리콘 질화막이 형성된다. 상기 실리콘 산화막 및 상기 실리콘 질화막을 이방성 식각하는 것에 의하여, 상기 측벽 절연막(140)이 형성된다. 상기 측벽 절연막(140)은 실리콘 산화막 패턴(142) 및 실리콘 질화막 패턴(144)을 포함할 수 있다.
도 7을 참조하여, 상기 반도체 기판(100)에 예비 전하저장 절연막(131), 및 상기 예비 전하저장 절연막 상에 게이트 도전막(133)이 형성된다. 상기 예비 전하저장 절연막(131)은 예비 터널절연막(131a), 예비 전하저장막(131b) 및 예비 블로킹 절연막(131c)을 포함할 수 있다. 상기 예비 터널절연막(131a) 및 상기 예비 블로킹 절연막(131c)은 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트(HfAlO), HfAlON, 하프늄 실리케이트(HfSiO), 또는 HfSiON을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 예비 블로킹 절연막(131c)은 상기 예비 터널 절연막(131a)에서 가장 높은 유전율을 가지는 절연막보다 높은 유전율을 가지는 절연막을 포함할 수 있다. 또는, 상기 예비 블로킹 절연막(131c)은 상기 예비 터널절연막(131a)에서 가장 높은 유전율을 가지는 절연막의 두께보다 두꺼울 수 있다. 상기 예비 전하저장막(131b)은 폴리실리콘막, 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 도전막(133)은 일함수가 4eV보다 큰 물질을 포함할 수 있다. 상 기 게이트 도전막(133)과 상기 예비 전하저장절연막(131) 사이의 전위 장벽을 높일 수 있다. 상기 게이트 도전막(133)은 예를 들면, p형으로 도핑된 반도체막, 탄탈륨나이트라이드(TaN), 탄탈륨(Ta), 루테늄(Ru), 텅스텐나이트라이드(WN), 텅스텐(W), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈륨티타늄(TaTi), 탄탈륨플래티넘(TaPt), 탄탈륨실리콘나이트라이드(TaSiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다.
도 8을 참조하여, 상기 게이트 도전막(133) 상에 상기 셀 영역을 덮는 상기 제 2 마스크 패턴(137)이 형성된다. 상기 제 2 마스크 패턴(137)을 식각 마스크로, 상기 게이트 도전막(133), 및 상기 예비 전하저장절연막(131)을 패터닝하는 것에 의하여, 상기 예비 주변회로 게이트 패턴(120p)이 노출될 수 있다. 상기 셀 영역에 예비 전하저장절연 패턴(131p) 및 상기 예비 전하저장절연 패턴 상의 게이트 패턴(133p)이 형성된다. 이로써, 상기 셀 영역에, 예비 셀 게이트 패턴(130p)이 형성된다. 상기 예비 셀 게이트 패턴(130p)은 상기 예비 전하저장절연 패턴(131p), 상기 예비 전하저장절연 패턴 상의 게이트 패턴(133p), 및 상기 게이트 패턴 상의 상기 제 2 마스크 패턴(137)을 포함할 수 있다.
도 9를 참조하여, 상기 제 1 마스크 패턴(127) 및 상기 제 2 마스크 패턴(137)이 제거되어, 상기 오믹 패턴(125p) 및 상기 게이트 패턴(133p)을 노출한다. 상기 노출된 오믹 패턴 및 상기 게이트 패턴 상에, 예비 도전막(129)이 형성된다. 상기 예비 도전막(129)은 하부 예비 도전막 및 상부 예비 도전막을 포함할 수 있다. 상기 하부 예비 도전막은 금속질화물(metallic nitride), 도전성 금속산화물(conductive metallic oxide) 및 실리콘 또는 알루미늄을 포함하는 금속질화물(metallic nitride having Si or Al)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 금속질화물은 TaN, TiN, 또는 WN을 포함할 수 있다. 상기 금속산화물은 IrO2 또는 RuO2을 포함할 수 있다. 상기 실리콘 또는 알루미늄을 포함하는 금속질화물은 TiSiN, TaSiN, TaAlN 또는 TiAlN을 포함할 수 있다. 상기 상부 예비 도전막은 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt) 및 팔라듐(Pd)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 예비 도전막(129)은 텡스텐 질화막, 및 상기 텅스텐 질화막 상의 텅스텐막을 포함할 수 있다.
도 9 및 도 3을 재차 참조하여, 상기 예비 주변회로 게이트 패턴(120p), 상기 예비 셀 게이트 패턴(130p), 및 상기 예비 도전막(129)을 패터닝하는 것에 의하여, 상기 주변회로 영역 상에 주변회로 게이트 패턴(120)을 형성하고, 상기 셀 영영 상에 셀 게이트 패턴(130)을 형성한다. 상기 주변회로 영역에, 게이트 절연막(122L, 122H), 상기 게이트 절연막 상의 반도체막(124L, 124H), 상기 반도체막 상의 오믹막(126L, 126H), 상기 오믹막 상의 도전막(128L, 128H)이 형성된다. 상기 셀 영역에, 전하저장절연막(132), 상기 전하저장절연막 상의 게이트 전극(134), 상기 게이트 전극 상의 상기 도전막(136)이 형성된다. . 상기 주변회로 게이트(120)은 상기 게이트 절연막(122L, 122H), 상기 반도체막(124L, 124H), 상기 오믹막(126L, 126H), 및 상기 도전막(128L, 128H)을 포함할 수 있다. 상기 셀 게이 트(130)은 상기 전하저장절연막(132), 상기 게이트 전극(134), 및 상기 도전막(136)을 포함할 수 있다.
상기 셀 게이트의 측벽에 측벽 스페이서(114)가 형성될 수 있다. 상기 주변회로 게이트의 측벽에 측벽 스페이서(116)가 형성될 수 있다. 상기 측벽 스페이서들(114, 116)은 중온 산화막과 실리콘 질화막을 포함할 수 있다. 상기 게이트들 양측의 반도체 기판에 소오스/드레인 영역의 불순물 영역들(112)이 제공될 수 있다.
상기 상술한 바와 같이 본 발명에 의하면, 셀 영역의 셀 게이트와 주변회로 영역의 주변회로 게이트를 서로 다른 단계에서 형성하여, 셀 게이트와 주변회로 게이트의 구성 물질을 다르게 할 수 있다. 따라서, 오믹막을 주변 회로 영역에만 형성하여 비오믹 접촉에 의한 계면저항 증가를 극복할 수 있음과 동시에, 셀 영역의 셀 게이트에는 오믹막이 존재하지 않기 때문에 셀 게이트의 특성 저하를 극복할 수 있다.

Claims (22)

  1. 삭제
  2. 셀 영역 및 주변회로 영역을 구비하는 반도체 기판;
    상기 셀 영역의 셀 게이트; 및
    상기 주변회로 영역의 주변회로 게이트를 포함하되,
    상기 셀 게이트는 상기 반도체 기판 상의 전하저장절연막, 상기 전하저장절연막 상의 게이트 전극, 및 상기 게이트 전극 상의 금속질화물막을 포함하는 도전막을 포함하고,
    상기 주변회로 게이트는 상기 반도체 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 반도체막, 상기 반도체막 상의 오믹막, 및 상기 오믹막 상의 상기 금속질화물막을 포함하는 도전막을 포함하는 비휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 도전막은 텅스텐 질화막 및 상기 텅스텐 질화막 상의 텅스텐을 포함하는 비휘발성 메모리 장치.
  4. 제2항에 있어서, 상기 전하저장절연막은 터널절연막, 전하저장막 및 블로킹절연막을 포함하는 비휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 전하저장막은 실리콘 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택된 하나를 포함하는 비휘발성 메모리 장치.
  6. 제4항에 있어서, 상기 블로킹절연막은 상기 터널절연막 보다 유전상수가 큰 물질을 포함하는 비휘발성 메모리 장치.
  7. 제2항에 있어서, 상기 게이트 전극은 일함수가 4eV보다 큰 금속을 포함하는 비휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 게이트 전극은 탄탈륨나이트라이드(TaN), 탄탈륨(Ta), 루테늄(Ru), 텅스텐나이트라이드(WN), 텅스텐(W), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈륨티타늄(TaTi), 탄탈륨플래티넘(TaPt), 탄탈륨실리콘나이트라이드(TaSiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo), 플래티넘(Pt)으로 구성된 그룹에서 선택된 하나를 포함하는 비휘발성 메모리 장치.
  9. 제2항에 있어서, 상기 반도체막은 폴리실리콘막인 비휘발성 메모리 장치.
  10. 제2항에 있어서, 상기 오믹막은 금속 실리사이드막인 비휘발성 메모리 장치.
  11. 제2항에 있어서, 상기 주변회로 게이트 가장자리의 측벽에, 측벽 스페이서를 더 포함하는 비휘발성 메모리 장치.
  12. 제11항에 있어서, 상기 측벽 스페이서는 실리콘 산화막 및 실리콘 질화막 중 적어도 어느 하나를 포함하는 비휘발성 메모리 장치.
  13. 셀 영역 및 주변회로 영역을 구비한 반도체 기판을 제공하는 단계;
    상기 주변회로 영역에 절연 패턴, 상기 절연 패턴 상의 반도체 패턴, 상기 반도체 패턴 상의 오믹 패턴, 상기 오믹 패턴 상의 제 1 마스크 패턴을 포함하는 예비 주변회로 게이트 패턴을 형성하는 단계; 및
    상기 셀 영역에 예비 전하저장절연 패턴, 상기 예비 전하저장절연 패턴 상의 게이트 패턴, 및 상기 게이트 패턴 상의 제 2 마스크 패턴을 포함하는 예비 셀 게이트 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
  14. 제13항에 있어서, 상기 예비 주변회로 게이트 패턴을 형성하는 단계는:
    상기 예비 주변회로 게이트 패턴 가장자리의 측벽에 측벽 스페이서를 형성하는 것을 포함하는 비휘발성 메모리 장치 제조방법.
  15. 제14항에 있어서, 상기 측벽 스페이서는 상기 예비 주변회로 게이트 패턴으로 산소가 침투하는 것을 방지하는 산소 침투 방지막을 포함하는 비휘발성 메모리 장치 제조방법.
  16. 제15항에 있어서, 상기 측벽 스페이서를 형성하는 단계는:
    상기 셀 영역 및 상기 예비 주변회로 게이트 패턴 상에, 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막 상에 실리콘 질화막을 형성하는 단계; 및
    상기 실리콘 산화막 및 상기 실리콘 질화막을 이방성 식각하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
  17. 제13항에 있어서, 상기 예비 주변회로 게이트 패턴을 형성하는 단계는:
    상기 반도체 기판 상에, 절연막, 상기 절연막 상의 예비 반도체막, 상기 예비 반도체막 상의 예비 오믹막을 형성하는 단계;
    상기 예비 오믹막 상에 상기 제 1 마스크 패턴을 형성하는 단계; 및
    상기 제 1 마스크 패턴을 식각 마스크로, 상기 셀 영역의 상기 예비 오믹막, 상기 예비 반도체막, 및 상기 절연막을 제거하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
  18. 제17항에 있어서, 상기 예비 셀 게이트 패턴을 형성하는 단계는:
    상기 막들이 제거된 셀 영역 및 상기 예비 주변회로 게이트 패턴 상에, 예비 전하저장절연막, 및 상기 예비 전하저장절연막 상의 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 상기 셀 영역을 덮는 상기 제 2 마스크 패턴을 형성하는 단계; 및
    상기 제 2 마스크 패턴을 식각 마스크로, 상기 게이트 도전막, 및 상기 예비 전하저장절연막을 패터닝하여, 상기 예비 주변회로 게이트 패턴을 노출하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
  19. 제18항에 있어서, 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 제거하여, 상기 오믹 패턴 및 상기 게이트 패턴을 노출하는 단계; 및
    상기 노출된 오믹 패턴 및 상기 게이트 패턴 상에, 예비 도전막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치 제조방법.
  20. 제19항에 있어서, 상기 예비 도전막은 텡스텐 질화막, 및 상기 텅스텐 질화막 상의 텅스텐막을 포함하는 비휘발성 메모리 장치 제조방법.
  21. 제19항에 있어서, 상기 게이트 도전막은 일함수가 4eV보다 큰 금속을 포함하는 비휘발성 메모리 장치 제조방법.
  22. 제13항에 있어서, 상기 예비 주변회로 게이트 패턴, 상기 예비 셀 게이트 패턴, 및 상기 예비 도전막을 패터닝하여,
    상기 주변회로 영역 상에, 게이트 절연막, 상기 게이트 절연막 상의 반도체막, 상기 반도체막 상의 오믹막, 및 상기 오믹막 상의 도전막을 포함하는 주변회로 게이트 패턴을 형성하고,
    상기 셀 영영 상에, 전하저장절연막, 상기 전하저장절연막 상의 게이트 전극, 및 상기 게이트 전극 상의 상기 도전막을 포함하는 셀 게이트 패턴을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치 제조방법.
KR1020060109128A 2006-11-06 2006-11-06 비휘발성 메모리 장치 및 그 제조방법 KR100843550B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020060109128A KR100843550B1 (ko) 2006-11-06 2006-11-06 비휘발성 메모리 장치 및 그 제조방법
US11/709,816 US7547942B2 (en) 2006-11-06 2007-02-23 Nonvolatile memory devices and methods of fabricating the same
TW096141651A TW200822298A (en) 2006-11-06 2007-11-05 Nonvolatile memory devices and methods of fabricating the same
JP2007288752A JP2008118144A (ja) 2006-11-06 2007-11-06 不揮発性メモリ装置及びその製造方法
CN2007101657256A CN101179077B (zh) 2006-11-06 2007-11-06 非易失性存储器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060109128A KR100843550B1 (ko) 2006-11-06 2006-11-06 비휘발성 메모리 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20080041041A KR20080041041A (ko) 2008-05-09
KR100843550B1 true KR100843550B1 (ko) 2008-07-04

Family

ID=39359004

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060109128A KR100843550B1 (ko) 2006-11-06 2006-11-06 비휘발성 메모리 장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US7547942B2 (ko)
JP (1) JP2008118144A (ko)
KR (1) KR100843550B1 (ko)
CN (1) CN101179077B (ko)
TW (1) TW200822298A (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843550B1 (ko) * 2006-11-06 2008-07-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조방법
KR100877100B1 (ko) * 2007-04-16 2009-01-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조 방법
JP2009283827A (ja) * 2008-05-26 2009-12-03 Toshiba Corp 半導体記憶装置およびその製造方法
US8008707B2 (en) 2007-12-14 2011-08-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device provided with charge storage layer in memory cell
JP2009206355A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 不揮発性半導体メモリ及び不揮発性半導体メモリの製造方法
JP2010010566A (ja) * 2008-06-30 2010-01-14 Canon Anelva Corp 金属酸化物絶縁膜の成膜方法
JP4494525B1 (ja) * 2008-10-31 2010-06-30 キヤノンアネルバ株式会社 誘電体膜の製造方法、半導体装置の製造方法、誘電体膜、およびコンピュータ読み取り可能な記録媒体
JP2010161301A (ja) 2009-01-09 2010-07-22 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010219099A (ja) * 2009-03-13 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011060989A (ja) * 2009-09-10 2011-03-24 Toshiba Corp 半導体装置の製造方法
US8114739B2 (en) * 2009-09-28 2012-02-14 Freescale Semiconductor, Inc. Semiconductor device with oxygen-diffusion barrier layer and method for fabricating same
US9147613B2 (en) * 2010-05-07 2015-09-29 Intersil Americas LLC Method of forming an insulator layer in a semiconductor structure and structures resulting therefrom
JP5702227B2 (ja) * 2011-05-27 2015-04-15 東京エレクトロン株式会社 選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法
US9312136B2 (en) 2014-03-06 2016-04-12 International Business Machines Corporation Replacement metal gate stack for diffusion prevention
KR102720158B1 (ko) * 2016-10-31 2024-10-23 삼성전자주식회사 반도체 메모리 장치의 제조 방법
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2023272578A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2023272555A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN115735424A (zh) 2021-06-30 2023-03-03 长江存储科技有限责任公司 三维存储器器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110824A (ja) 2000-09-29 2002-04-12 Fujitsu Ltd 半導体装置およびその製造方法
KR20030042678A (ko) * 2001-11-23 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR20030092997A (ko) * 2002-06-01 2003-12-06 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR20050102487A (ko) * 2004-04-22 2005-10-26 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197649A (ja) * 1997-09-25 1999-04-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100249159B1 (ko) * 1997-09-26 2000-03-15 김영환 반도체 소자의 제조방법
JP3149937B2 (ja) * 1997-12-08 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
US6133096A (en) * 1998-12-10 2000-10-17 Su; Hung-Der Process for simultaneously fabricating a stack gate flash memory cell and salicided periphereral devices
JP3743189B2 (ja) 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
JP3911585B2 (ja) * 1999-05-18 2007-05-09 富士通株式会社 半導体装置およびその製造方法
JP4969748B2 (ja) * 1999-08-27 2012-07-04 マクロニックス・アメリカ・インコーポレーテッド 不揮発性半導体記憶装置デバイス及び不揮発性記憶装置セルの製造方法
US6268255B1 (en) * 2000-01-06 2001-07-31 Advanced Micro Devices, Inc. Method of forming a semiconductor device with metal silicide regions
KR100467023B1 (ko) * 2002-10-31 2005-01-24 삼성전자주식회사 자기 정렬 접촉 구조 및 그 형성 방법
DE10260185B4 (de) 2002-12-20 2007-04-12 Infineon Technologies Ag Halbleiterspeicher mit vertikalen Charge-trapping-Speicherzellen und Verfahren zu seiner Herstellung
JP3845073B2 (ja) * 2003-05-27 2006-11-15 株式会社東芝 半導体装置
KR100534104B1 (ko) 2003-08-05 2005-12-06 삼성전자주식회사 삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그제조방법
KR100553712B1 (ko) 2004-05-04 2006-02-24 삼성전자주식회사 리세스 채널을 가지는 선택 트랜지스터가 구비된 비휘발성메모리 소자 및 그 제조방법
KR100684899B1 (ko) * 2005-05-18 2007-02-20 삼성전자주식회사 비휘발성 기억 장치
KR100654000B1 (ko) * 2005-10-31 2006-12-06 주식회사 하이닉스반도체 금속실리사이드막을 갖는 반도체소자의 제조방법
KR100757323B1 (ko) * 2006-09-29 2007-09-11 삼성전자주식회사 전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법
KR100843550B1 (ko) * 2006-11-06 2008-07-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조방법
KR100851552B1 (ko) * 2007-03-28 2008-08-11 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110824A (ja) 2000-09-29 2002-04-12 Fujitsu Ltd 半導体装置およびその製造方法
KR20030042678A (ko) * 2001-11-23 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR20030092997A (ko) * 2002-06-01 2003-12-06 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR20050102487A (ko) * 2004-04-22 2005-10-26 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법

Also Published As

Publication number Publication date
KR20080041041A (ko) 2008-05-09
TW200822298A (en) 2008-05-16
JP2008118144A (ja) 2008-05-22
US20080105918A1 (en) 2008-05-08
CN101179077A (zh) 2008-05-14
US7547942B2 (en) 2009-06-16
CN101179077B (zh) 2011-02-23

Similar Documents

Publication Publication Date Title
KR100843550B1 (ko) 비휘발성 메모리 장치 및 그 제조방법
KR100851552B1 (ko) 비휘발성 기억 소자 및 그 형성 방법
US8188532B2 (en) Semiconductor device having a gate contact structure capable of reducing interfacial resistance
KR100684899B1 (ko) 비휘발성 기억 장치
US9324725B2 (en) Semiconductor device and a manufacturing method thereof
JP4149644B2 (ja) 不揮発性半導体記憶装置
US8557658B2 (en) Multi-transistor non-volatile memory element
US7399672B2 (en) Methods of forming nonvolatile memory devices
US9780232B2 (en) Memory semiconductor device with peripheral circuit multi-layer conductive film gate electrode and method of manufacture
KR101516157B1 (ko) 게이트 구조물 및 그 형성 방법
US8981454B2 (en) Non-volatile memory device using finfet and method for manufacturing the same
US10438968B2 (en) Memory arrays and methods of fabricating integrated structures
US9905429B2 (en) Semiconductor device and a manufacturing method thereof
US7847335B2 (en) Non-volatile memory device having a generally L-shaped cross-section sidewall SONOS
US9831092B2 (en) Semiconductor device and method for manufacturing the same
KR20090097687A (ko) 반도체 소자 및 그 형성 방법
US7986001B2 (en) Semiconductor memory device and method of manufacturing the same
CN107452875B (zh) 电阻式存储器元件及其制作方法与应用
US20080093663A1 (en) Nonvolatile memory device and method for forming the same
US20230328961A1 (en) Semiconductor device
US20240023311A1 (en) Semiconductor device
JP4818241B2 (ja) 不揮発性半導体記憶装置
US10424591B2 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 12