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KR100831405B1 - 웨이퍼 본딩 패키징 방법 - Google Patents

웨이퍼 본딩 패키징 방법 Download PDF

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KR100831405B1
KR100831405B1 KR1020060097218A KR20060097218A KR100831405B1 KR 100831405 B1 KR100831405 B1 KR 100831405B1 KR 1020060097218 A KR1020060097218 A KR 1020060097218A KR 20060097218 A KR20060097218 A KR 20060097218A KR 100831405 B1 KR100831405 B1 KR 100831405B1
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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 웨이퍼 레벨의 패키징 기술 분야에 관한 것이며, 더 자세히는 소자 웨이퍼의 상부에 본딩되는 뚜껑 웨이퍼를 이용한 웨이퍼 본딩 패키징 방법에 관한 것이다. 본 발명은 실리콘의 깊은 반응성이온식각 공정을 배제하면서 인터커넥션 과정이 단순한 웨이퍼 본딩용 뚜껑 웨이퍼를 제조할 수 있는 웨이퍼 본딩 패키징 방법을 제공하는데 그 목적이 있다. 또한, 본 발명은 상기의 뚜껑 웨이퍼와 소자용 웨이퍼의 인터커넥션을 이용하여 소자를 밀봉할 수 있는 웨이퍼 본딩 패키징 방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 뚜껑 실리콘 웨이퍼의 전면 및 후면에 식각방지막을 형성하는 단계; 상기 식각방지막을 패터닝하여 상기 뚜껑 실리콘 웨이퍼의 후면에 캐비티 식각창을 형성하고, 상기 뚜껑 실리콘 웨이퍼의 전면에 비아홀 식각창 - 상기 캐비티 식각창에 오버랩됨 - 을 형성하는 단계; 상기 캐비티 식각창 및 상기 비아홀 식각창에 의해 노출된 상기 뚜껑 실리콘 웨이퍼를 습식식각하여 캐비티 및 비아홀을 형성하되, 상기 캐비티와 상기 비아홀 사이에 일정 두께의 실리콘 격막이 잔류하도록 하는 단계; 상기 캐비티가 형성된 상기 뚜껑 실리콘 웨이퍼의 후면에 캐비티 인터커넥션 및 웨이퍼 본딩 패드를 형성하는 단계; 상기 비아홀을 추가적으로 식각하여 상기 캐비티 인터커넥션을 노출시키는 관통 비아홀을 형성하는 단계; 상기 관통 비아홀이 형성된 상기 뚜껑 실리콘 웨이퍼의 전면에 상기 캐비티 인터커넥션에 접촉되는 비아홀 인터커넥션을 형성하는 단계; 금속접착물질을 이용하여, 상 기 캐비티의 외곽에 위치하는 상기 캐비티 인터커넥션 상에 소자접촉 패드를 형성하고, 상기 웨이퍼 본딩 패드 상에 밀봉링을 형성하는 단계; 및 상기 뚜껑 실리콘 웨이퍼와 소자가 형성된 소자용 웨이퍼를 본딩하는 단계를 포함하는 웨이퍼 본딩 패키징 방법이 제공된다.
웨이퍼 본딩, 패키징, 밀봉, 인터커넥션, 쓰루홀

Description

웨이퍼 본딩 패키징 방법{WAFER BONDING PACKAGING METHOD}
도 1은 종래의 쓰루홀 인터커넥션 방식에 따라 제조된 패키지의 단면도.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 웨이퍼 본딩 패키징 공정을 나타낸 단면도.
도 3은 상기 도 2g에 대응하는 레이아웃을 나타낸 도면.
도 4는 상기 도 2j에 대응하는 레이아웃을 나타낸 도면.
도 5는 상기 도 2k에 대응하는 레이아웃을 나타낸 도면.
도 6은 1차 패키징이 완료된 상태를 나타낸 도면.
도 7a 내지 도 7c는 상기 도 2h 및 도 2i에 도시된 관통 비아홀 형성을 위한 다른 실시예를 나타낸 도면.
* 도면의 주요 부분에 대한 부호 설명
200: 두껑 실리콘 웨이퍼
300: 소자용 웨이퍼
본 발명은 반도체 제조 기술에 관한 것으로, 특히 웨이퍼 레벨의 패키징 기술 분야에 관한 것이며, 더 자세히는 소자 웨이퍼의 상부에 본딩되는 뚜껑 웨이퍼를 이용한 웨이퍼 본딩 패키징 방법에 관한 것이다.
웨이퍼 본딩에 의한 반도체 소자의 패키징은 수 백 내지 수 천의 소자의 패키징이 동시에 이루어지는 일괄, 대량 생산방식으로서 패키징 코스트를 크게 낮출 수 있는 이점을 가지고 있다. 웨이퍼 본딩을 이용하는 웨이퍼 레벨 패키징은 크게 메모리 등 일반 반도체 소자용과, 소자의 표면에 센서 또는 기계적 구동체를 가진 센서/MEMS(Microelectromechanical Systems)용의 두 가지로 구분할 수 있다.
일반 IC 분야에서 웨이퍼 본딩 기술은 웨이퍼를 3차원적으로 적층하기 위한 것이 주된 목적으로서, 집적도를 증가시키거나 이종의 IC를 통합한 복합칩의 제조에 주로 사용된다. 반면에 센서/MEMS 분야에서 웨이퍼 본딩 기술은 다이어프램(diaphragm)과 같은 기계적으로 매우 취약한 구조체와 센서 등 외부 환경으로부터의 오염에 민감한 소자를 보호할 목적으로 주로 이용된다. 따라서 소자의 밀봉을 제공하는 수단이 추가적으로 요구되는 경우가 많다.
웨이퍼 본딩에 의한 패키징에 있어서, 소자를 구동하고 반응을 추출하기 위한 전극을 본딩된 웨이퍼의 본딩면으로부터 본딩 웨이퍼의 반대편으로 연결하는 수단은 일반 IC용과 센서/MEMS용에 공통적으로 요구된다. 단지 일반 IC에서는 필요한 전극의 수가 많은 반면에 센서/MEMS에서는 필요한 전극의 수가 적은 경우가 많다.
웨이퍼 본딩에 의한 패키지 웨이퍼에서 웨이퍼의 본딩면으로부터 반대편으로의 인터커넥션의 연결을 위한 방안으로, 깊은 반응성 이온식각(deep reactive ion etching) 방식으로 웨이퍼를 관통하는 비아홀을 형성하고, 비아홀을 구리(Cu) 등의 전도성 금속으로 채워 전기적인 연결을 달성하는 방법이 가장 널리 사용되고 있다. 이 방법은 비아홀이 차지하는 면적이 적고, 웨이퍼의 본딩 이후에 웨이퍼의 뒷면을 추가적으로 절삭하여 패키징 웨이퍼의 두께를 보다 얇게 할 수 있는 이점을 가지고 있다. 반면 일반적으로 비아홀을 형성하는데 사용되는 깊은 반응성 이온식각 공정은 비용이 고가일 뿐만 아니라, 통상적으로 도금에 의해 이루어지는 구리 채움 공정 역시 많은 시간과 비용이 소요되는 단점이 있다.
도 1은 종래의 쓰루홀 인터커넥션 방식에 따라 제조된 패키지의 단면도이다[미국특허공보 US 6,429,511 참조].
이 쓰루홀 인터커넥션 방식은 깊은 반응성 이온식각과 Cu 채움 방식을 사용하지 않고 피드쓰루(feed-through) 금속층의 형성과 밀봉(hermetic sealing)을 동시에 제공하는 방법으로서, 도 1을 참조하면, 피드쓰루 금속층(7), 와이어 본딩 패드(4), 그리고 소자용 웨이퍼(도시되지 않음)와의 본딩을 위한 솔더재료(8)를 구비하여 광소자용 웨이퍼레벨 패키징 장치에 적합한 구조, 보다 구체적으로는 광전집적회로(optoelectronic integrated circuit) 서브어셈블리(subassembly)의 뚜껑(cap)으로 사용되는 반도체 뚜껑 웨이퍼가 도시되어 있다.
실리콘 웨이퍼(1)의 중간층에 매몰 실리콘산화막(2)을 구비한 SOI(Silicon On Insulator) 웨이퍼를 사용하여 웨이퍼의 상면과 하면에서 순서에 관계없이 상호 대응되는 한 개 혹은 복수 개의 상면쓰루홀(6) 및 하면쓰루홀(5)을 실리콘의 이방성 습식식각을 이용하여 형성한다. 이때 SOI 웨이퍼의 매몰 실리콘산화막(2)이 하면쓰루홀(5) 및 상면쓰루홀(6) 식각시에 식각정지층으로 작용하며, 웨이퍼의 상면과 하면에 하면쓰루홀(5) 및 상면쓰루홀(6)이 형성된 다음에는 상면쓰루홀(6) 영역의 매몰 실리콘산화막(2)은 제거되고, 웨이퍼의 양면은 하면쓰루홀(5) 및 상면쓰루홀(6)을 통해 상호 소통되게 된다.
이후, 웨이퍼의 하면쓰루홀(5) 및 상면쓰루홀(6)을 포함한 전 표면 영역에 포토레지스트를 도포한 다음, 이를 사진전사공정으로 패터닝하여 피드쓰루 금속층(7)이 형성될 영역을 정의하고, 그 영역에 전기도금법으로 피드쓰루 금속층(7)을 형성한다. 이때 피드쓰루 금속층(7)의 두께는 웨이퍼의 상, 하면을 소통하는 쓰루홀이 완전히 메꿔질 수 있도록 충분히 두껍게 설정한다. 미설명 도면 부호 '3'은 피드쓰루 금속층(7)의 특정 영역을 선택적으로 노출시키기 위한 실리콘질화막을 나타낸 것이다.
상기와 같은 종래의 쓰루홀 인터커넥션 방식은 깊은 반응성이온식각에 의한 비아홀의 형성을 사용하지 않고 실리콘의 이방성 습식식각을 이용할 수 있는 장점을 가지고 있다. 반면, 종래의 쓰루홀 인터커넥션 방식은 일반 실리콘 웨이퍼에 비해 고가인 SOI 웨이퍼를 사용해야 하고, 또한 웨이퍼 상, 하면이 관통된 쓰루홀이 형성된 상태에서의 인터커넥션의 형성 과정이 매우 복잡하기 때문에 깊은 반응성이온식각을 배제함으로써 기대할 수 있는 공정비용의 절감분을 상회하는 공정비용의 상승이 수반되는 단점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 실리콘의 깊은 반응성이온식각 공정을 배제하면서 인터커넥션 과정이 단순한 웨이퍼 본딩용 뚜껑 웨이퍼를 제조할 수 있는 웨이퍼 본딩 패키징 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상기의 뚜껑 웨이퍼와 소자용 웨이퍼의 인터커넥션을 이용하여 소자를 밀봉할 수 있는 웨이퍼 본딩 패키징 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 뚜껑 실리콘 웨이퍼의 전면 및 후면에 식각방지막을 형성하는 단계; 상기 식각방지막을 패터닝하여 상기 뚜껑 실리콘 웨이퍼의 후면에 캐비티 식각창을 형성하고, 상기 뚜껑 실리콘 웨이퍼의 전면에 비아홀 식각창 - 상기 캐비티 식각창에 오버랩됨 - 을 형성하는 단계; 상기 캐비티 식각창 및 상기 비아홀 식각창에 의해 노출된 상기 뚜껑 실리콘 웨이퍼를 습식식각하여 캐비티 및 비아홀을 형성하되, 상기 캐비티와 상기 비아홀 사이에 일정 두께의 실리콘 격막이 잔류하도록 하는 단계; 상기 캐비티가 형성된 상기 뚜껑 실리콘 웨이퍼의 후면에 캐비티 인터커넥션 및 웨이퍼 본딩 패드를 형성하는 단계; 상기 비아홀을 추가적으로 식각하여 상기 캐비티 인터커넥션을 노출시 키는 관통 비아홀을 형성하는 단계; 상기 관통 비아홀이 형성된 상기 뚜껑 실리콘 웨이퍼의 전면에 상기 캐비티 인터커넥션에 접촉되는 비아홀 인터커넥션을 형성하는 단계; 금속접착물질을 이용하여, 상기 캐비티의 외곽에 위치하는 상기 캐비티 인터커넥션 상에 소자접촉 패드를 형성하고, 상기 웨이퍼 본딩 패드 상에 밀봉링을 형성하는 단계; 및 상기 뚜껑 실리콘 웨이퍼와 소자가 형성된 소자용 웨이퍼를 본딩하는 단계를 포함하는 웨이퍼 본딩 패키징 방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 웨이퍼 본딩 패키징 공정을 나타낸 단면도이다.
본 실시예에 따른 웨이퍼 본딩 패키징 공정은, 우선 도 2a에 도시된 바와 같이 (100) 결정면을 가진 실리콘 웨이퍼(200)의 상면 및 하면에 식각방지막(21)을 증착하고, 실리콘 웨이퍼(200)의 상면 부분에만 포토레지스트(21)를 도포한다. 여기서, 식각방지막(21)으로는 실리콘산화막, 실리콘질화막 또는 실리콘산화막과 실리콘질화막의 적층막을 사용하는 것이 바람직하다.
이어서, 도 2b에 도시된 바와 같이 포토마스크를 사용한 노광 및 현상 공정을 실시하여 캐비티 형성 영역을 선택적으로 노출시키는 포토레지스트 패턴(21A)을 형성한다.
다음으로, 도 2c에 도시된 바와 같이 포토레지스트 패턴(21A)을 식각 마스크로 하여 노출된 캐비티 형성 영역의 식각방지막(21)을 건식 또는 습식식각으로 제거하여 캐비티 식각창(22)을 형성한다.
계속하여, 도 2d에 도시된 바와 같이 포토레지스트 패턴(21A)을 제거하고, 실리콘 웨이퍼(200)의 후면에 대해 캐비티 식각창(22) 형성 공정과 같은 방식으로 사진전사 공정 및 식각 공정을 수행함으로써 비아홀 식각창(24)을 형성한다. 도면 부호 '20A'는 캐비티 형성 영역을 정의하기 위한 식각방지막 패턴, '20b'는 비아홀 형성 영역을 정의하기 위한 식각방지막 패턴, '23'은 비아홀 형성 영역을 정의하기 위한 포토레지스트 패턴을 각각 나타낸 것이다. 여기서, 캐비티 식각창(22)과 비아홀 식각창(24)은 각각 사각형 형태로 형성하는 것이 바람직하며, 그 네 측면은 실리콘 웨이퍼(200)의 [110] 결정방향과 평행하게 정렬하여 형성하는 것이 바람직하다.
이어서, 도 2e에 도시된 바와 같이 실리콘 웨이퍼(200)를 KOH(potassium hydroxide), TMAH(tetramethyl ammonium hydroxide) 등의 실리콘 이방성 식각용액에 딥핑(dipping)하여 노출된 실리콘 웨이퍼(200)를 예정된 깊이만큼 식각한다. 이때, 캐비티(25)와 비아홀(26)이 서로 관통되지 않도록 일정 두께의 실리콘을 잔류시킨다. 잔류하는 실리콘의 두께를 10~20 ㎛ 정도로 설정하면 향후 제거도 용이하다. 캐비티(25)와 비아홀(26)의 깊이는 서로 같게 설정할 수도 있고, 서로 다르게 설정해도 무방하다. (100) 결정면을 가진 실리콘 기판에서 [110] 결정방향과 나란하게 정렬된 식각패턴은 이방성 식각의 고유한 특성에 따라 넓은 쪽의 식각창의 폭 에 의해 최대 식각 깊이가 자동적으로 결정된다. 따라서 캐비티(25)와 비아홀(26)을 동시에 식각하는 경우에도 비아홀 식각창(24)의 크기를 적절히 설계함으로써 캐비티(25)의 식각 깊이보다 낮은 깊이를 갖는 비아홀(26)을 형성할 수 있다. 한편, 캐비티(25)보다 깊은 비아홀(26)을 형성하기 위해서는 실리콘 웨이퍼(200)의 상, 하부를 각각 개별적으로 식각하여야 하며, 이를 위해서는 웨이퍼 반대면의 추가적인 식각을 방지하기 위한 별도의 공정이 필요하다. 비아홀(26)의 개구 면적이 크면 클수록 같은 면적에 서로 중첩되지 않게 배치할 수 있는 비아홀(26)의 수가 줄어들기 때문에 필요로 하는 비아홀(26)의 수에 따라 비아홀(26)의 개구면적을 적절히 조절하는 것이 바람직하다. 한편, 캐비티(25)와 비아홀(26)의 형성이 완료되면, 잔류하는 식각방지막 패턴(20A, 20B)은 포토레지스트 패턴(23)과 함께 제거하는 것이 바람직하나, 필요에 따라 식각방지막 패턴(20A, 20B)을 잔류시켜도 무방하며, 또한 사용 용도에 따라서는 실리콘 웨이퍼(200)의 양면 혹은 어느 일면에 새로운 유전체막을 형성할 수 있다.
계속하여, 도 2f에 도시된 바와 같이 캐비티(25)가 형성된 실리콘 웨이퍼(200)의 후면에 사진전사 기술을 이용하여 캐비티 인터커넥션 형성 영역 및 본딩 패드 형성 영역을 노출시키는 리프트-오프용 포토레지스트 패턴(27)을 형성한다. 이때, 실리콘 웨이퍼(200)의 표면은 캐비티(25)로 인하여 웨이퍼의 표면과 캐비티의 바닥면 사이에 큰 단차가 존재하기 때문에 포토레지스트 패턴(27) 형성을 위한 포토레지스트 도포시 통상적인 스핀 코팅법 보다는 전기도금에 의한 도포 혹은 분사법에 의한 도포 방법 등을 사용하는 것이 바람직하다.
이어서, 도 2g에 도시된 바와 같이 진공증착 혹은 스퍼터링증착 공정을 통해 복수층의 금속막을 증착하고, 포토레지스트 패턴(27)을 리프트-오프시켜 캐비티 인터커넥션(28A) 및 웨이퍼 본딩 패드(28B)를 형성한다. 한편, 캐비티 인터커넥션(28A)을 형성하기 위하여 전술한 리프트-오프법 이외에 복수층의 금속막을 진공증착 혹은 스퍼터링증착 등의 방법으로 웨이퍼의 전 표면에 증착한 다음에 원치 않는 부분의 금속층을 건식 식각 혹은 이온 밀링 방식으로 제거하는 선택적 식각법, 그리고 단수 혹은 복수의 하지 금속층을 진공증착 혹은 스퍼터링증착 등의 방법으로 증착한 다음, 그 위에 도금법으로 단수 혹은 복수층의 금속물질을 추가적으로 도포하는 방법 등 다양한 방법으로 형성이 가능하다. 또한, 캐비티 인터커넥션(28A)은 실리콘 웨이퍼(200)의 양면간의 전기적인 연결, 실리콘 웨이퍼(200)의 양면간의 기체 및 액체의 이동 차단, 그리고 향후 비아홀 추가 식각시 비아홀(26)이 완전히 관통하는 것을 방지하는 격막으로서의 기능 등 복합적인 기능을 수행한다. 캐비티 인터커넥션(28A)은 최소 2층 이상의 다층 금속막으로 형성하되, 최하층은 실리콘 혹은 실리콘 표면에 도포된 유전체막과의 접착성이 우수한 Ti, Cr 등의 단일원소금속 혹은 TiN, TiW 등 혼합금속물질을 사용하고, 최상층은 자신은 물론 하부 금속의 산화방지 등에 효과적인 Au를 사용하는 것이 바람직하다. 그리고, 접착층과 표면보호막 사이에 향후 그 위에 도포되는 접착물질과의 접착성이 우수하고 접착물질이 하부의 접착층까지 확산되는 것을 방지하는 확산방지층의 작용을 하는 Ni, Pt, Cu, Pd 등의 단일원소금속과 TiN, TiW, TaN 등 금속혼합물을 추가적으로 적용할 수 있다.
도 3은 상기 도 2g에 대응하는 레이아웃을 나타낸 도면으로서, 캐비티(25) 내부와 그 주변에 형성된 캐비티 인터커넥션(28A)의 배치 형태와, 그와 동시에 형성된 웨이퍼 본딩 패드(28B)의 배치 형태를 나타내고 있다.
도 3을 참조하면, 캐비티 인터커넥션(28A)은 적어도 한개 이상의 상호 중복되지 않는 패턴으로 구성되며, 캐비티(25)의 외곽에서부터 캐비티(25)의 측벽을 따라 캐비티(25)의 바닥까지 연결된다. 캐비티(25)의 가장자리에 위치하는 소자접촉 패드 영역(A)은 향후 소자용 웨이퍼 상의 전극과 접촉하게 되고, 캐비티(25)의 바닥에 위치하는 비아접촉 패드 영역(B)은 향후 웨이퍼 반대편의 비아홀(26)에 형성되는 비아 인터커넥션과 접촉하는 부분이다. 비아접촉 패드 영역(B)은 캐비티(25)의 맞은 편에 형성된 비아홀(26)의 바닥면과 마주보는 위치에 배치되고, 비아접촉 패드 영역(B)의 면적은 적어도 비아홀(26)과 캐비티(25)를 관통하는 쓰루홀의 면적보다 크게 설계하는 것이 바람직하다. 또한, 도시된 바와 같이 웨이퍼 본딩 패드(28B)는 캐비티(25)와 그 주변에 배치된 모든 캐비티 인터커넥션(28A)을 전부 에워쌀 수 있도록 배치된다.
다음으로, 도 2h에 도시된 바와 같이 비아홀(26)이 형성된 실리콘 웨이퍼(200)의 전면에 대하여 전면 건식 식각을 수행한다. 이때, 식각 타겟은 잔류하는 적어도 실리콘 격막의 두께 이상으로 하여야 한다. 식각 깊이가 실리콘 격막의 두께에 이르는 순간, 도 2i에 도시된 바와 같이 비아홀(26)의 바닥 부분에 캐비티 바닥면에 형성된 캐비티 인터커넥션(28A)의 최하층 금속이 노출되게 되고, 식각 깊이가 실리콘 격막의 두께를 초과하는 순간부터 비아홀(26)의 바닥이 넓어지기 시작한 다. 따라서, 식각 깊이가 실리콘 격막의 두께에 다다른 이후의 추가적인 식각 깊이를 조절을 통해 관통 비아홀(26A)의 바닥 면적을 조절하는 것이 바람직하다. 이때, 캐비티(25) 바닥 부분에 형성된 캐비티 인터커넥션(28A)의 최하층 금속이 식각방지층으로서 작용하여 캐비티(25) 바닥으로의 완전한 관통을 방지하게 되며, 캐비티 인터컨넥션(28A)과 접하는 면적은 인터커넥션의 전기적인 저항을 크게 증가시키지 않는 최소한의 면적을 확보함과 동시에 캐비티 인터커넥션 금속층이 식각방지 및 격막으로서의 역할을 수행할 수 있는 기계적인 강도를 유지하는 최대한의 면적을 갖도록 적절히 설계하면 된다(10~30 ㎛ 정도의 폭이 적당함). 이러한 관통 비아홀(26A)의 형성 과정은 식각마스크를 사용하지 않기 때문에 식각공정의 등방성 혹은 이방성 특성에 관계없이 원래 형성된 비아홀(26)의 프로파일이 그대로 유지된다.
이어서, 도 2j에 도시된 바와 같이 관통 비아홀(26A)이 형성된 실리콘 웨이퍼(200)의 전면에 대해 사진전사 공정 및 다층 금속막 증착 공정을 수행하여 관통 비아홀(26A)의 내부를 포함한 웨이퍼 표면의 일정 부분에 비아홀 인터커넥션(29)을 형성한다. 이때, 비아홀 인터커넥션(29) 형성을 위한 바람직한 다층 금속막의 구성은 최하층에 기판 혹은 금속과 접착력이 좋은 Cr, Ti 등으로 하고 최상층은 외부로부터의 오염을 방지하고 와이어 본딩이 가능한 Au를 채택하며, 최하층과 최상층 사이에는 확산방지 특성과 후속 솔더와의 접착성이 좋은 Ni, Pt, Cu 등을 단층으로 혹은 복수층으로 추가 사용할 수 있다. 한편, 다층 금속층의 형성을 위해 전기도금법, 진공증착법 등을 이용할 수 있다.
도 4는 상기 도 2j에 대응하는 레이아웃을 나타낸 도면이다.
도 4를 참조하면, 비아홀 인터커넥션(29)은 관통 비아홀(26A)의 내부를 통해 캐비티 인터커넥션(28A)과 접촉되어 있고, 관통 비아홀(26A)의 측벽을 따라 실리콘 웨이퍼(200) 표면의 일정 부분에 패드 영역을 가진다. 소자의 입/출력 단자를 제외한 접지 패드와 연결되는 관통 비아홀(26A)은 상호 같은 패드와 접촉이 가능하다.
계속하여, 도 2k에 도시된 바와 같이 캐비티(25)의 외곽에 위치하는 소자접촉 패드 영역(A)의 캐비티 인터커넥션(28A) 상에 소자용 웨이퍼와의 전기적인 접촉에 필요한 소자접촉 패드(30A)를 형성하고, 웨이퍼 본딩 패드(28B) 상에 소자용 웨이퍼와의 기계적인 접합과 밀봉에 필요한 밀봉링(30B)을 형성한다. 소자접촉 패드(30A)와 밀봉링(30B)은 전술한 캐비티 인터커넥션(28A)의 형성 방법과 동일한 방법으로 형성할 수 있다. 여기서, 소자접촉 패드(30A)와 밀봉링(30B)은 뚜껑 웨이퍼(200)와 소자용 웨이퍼와의 전기적인 인터커넥션 및 기계적인 본딩과 동시에 캐비티의 밀봉을 제공해야 한다. 따라서 전기 전도도가 좋은 재료가 사용되어야 하며, 바람직하게는 Au, Sn, Au-Sn 합금, Sn-Ag 합금, 혹은 Au와 Sn이 적어도 한 층 이상 적층된 Au/Sn 다층 금속막 등이 적합하다. 경우에 따라서는 소자접촉 패드(30A)와 밀봉링(30B) 형성을 위한 접착물질이 하단의 캐비티 인터커넥션(28A)의 금속막과 혼합되는 것을 방지할 목적으로 Ni, Pt, Cr/Ni, Ti/Ni, Cr/Pt 등의 단층 혹은 다층의 금속막을 더 도포하는 것도 무방하다. 도 5는 상기 도 2k에 대응하는 레이아웃을 나타낸 도면으로서, 소자접촉 패드(30A)와 밀봉링(30B)의 배치 상태를 쉽게 확인할 수 있다.
이상의 공정으로 제작된 웨이퍼 본딩용 뚜껑 웨이퍼(200)는 열 녹임(thermal reflow), 열 압착(thermo-compression), 초음파 본딩 등의 방법으로 소자용 웨이퍼(300)와 본딩됨으로써 1차 패키징이 완료된다(도 6 참조). 도면 부호 '60'은 소자용 웨이퍼(300)에 형성된 전극을 나타낸 것이다.
이후, 본딩이 완료된 웨이퍼는 소잉(sawing) 과정을 거쳐 개별 칩으로 분리되고, 측정과 시험을 거쳐 PCB 기판 상에 실장된다. 한편, 전술한 뚜껑 웨이퍼 제조 공정은 통상적인 다이 본딩 기술을 사용하여 PCB 상에 실장하는 경우를 가정한 것으로서, 플립칩 본딩법으로 PCB 기판 상에 실장하고자 할 경우에는 뚜껑 웨이퍼의 비아홀 인터커넥션(29) 패턴 위에 추가적으로 솔더 범프를 형성하는 것이 가능하다. 솔더 범프의 형성은 전술한 본딩 패드 형성 방법과 동일하게 하거나 혹은 솔더 제트(solder jet)법, 혹은 스터드 범핑(stud bumping)법 등 다양한 방법으로 형성이 가능하다.
한편, 도 7a 내지 도 7c는 상기 도 2h 및 도 2i에 도시된 관통 비아홀(26A) 형성을 위한 다른 실시예를 나타낸 도면이다.
그 과정을 살펴보면, 우선 도 7a에 도시된 바와 같이 비아홀(26)이 형성된 실리콘 웨이퍼(200)의 전면의 비아홀(26)의 내부를 제외한 전체 표면에 포토레지스트(70)를 도포한다.
다음으로, 도 7b에 도시된 바와 같이 등방성 건식 식각법으로 비아홀(26) 영역의 실리콘을 추가적으로 식각하여 관통 비아홀(26A)을 형성한다. 등방성 식각인 경우에는 식각은 비아홀(26)의 모든 방향으로 거의 균등하게 이루어지며, 관통 비 아홀(26A)의 하부는 원래의 모양을 대체로 유지하고 있으나, 그 상층부는 등방성 식각특성에 의해 식각 마스크의 하부로의 수평적 식각(언더컷)이 존재한다. 관통 비아홀(26A)의 바닥이 캐비티 인터커넥션(28A)의 비아접촉 패드 영역(B)과 만나면, 아래 방향으로의 식각은 캐비티 인터커넥션(28A)의 금속막에 의해 정지되고, 그 이후의 식각은 관통 비아홀(26A)의 측면으로만 진행되어 관통 비아홀(26A)의 바닥 면적은 점점 넓어지게 된다. 따라서 식각 시간의 제어를 통하여 관통 비아홀(26A)의 바닥 면적을 적절히 조절 가능하다. 상기와 같은 실리콘 격막의 제거 방법은 전술한 바와 같이 비아홀(26) 입구에 언더컷(혹은 수직 측벽)을 유발하게 되는데, 이러한 언더컷은 후속 공정시 관통 비아홀(26A) 내부에 포토레지스트를 도포하거나 금속막을 증착할 때 심각한 장애를 초래하게 된다. 따라서, 도 7c에 도시된 바와 같이 관통 비아홀(26A)가 형성된 실리콘 웨이퍼(200)의 전면부 전체 표면을 관통 비아홀(26A)의 음각 프로파일이 제거될 정도의 깊이 이상으로 기계적인 연마 또는 이방성 건식식각을 실시하는 것이 필요하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 캐비티 식각창(22) 형성공정과 비아홀 식각창(24) 형성공정은 그 순서를 바꾸어도 무방하다.
전술한 본 발명은 뚜껑 웨이퍼 제조시 실리콘의 깊은 반응성이온식각에 의한 트렌치 형성 과정을 배제하였으며, SOI 기판을 사용하지 않고 인터커넥션의 형성 과정을 단순화하여 공정비용을 크게 절감하는 효과가 있다.

Claims (13)

  1. 뚜껑 실리콘 웨이퍼의 전면 및 후면에 식각방지막을 형성하는 단계;
    상기 식각방지막을 패터닝하여 상기 뚜껑 실리콘 웨이퍼의 후면에 캐비티 식각창을 형성하고, 상기 뚜껑 실리콘 웨이퍼의 전면에 비아홀 식각창 - 상기 캐비티 식각창에 오버랩됨 - 을 형성하는 단계;
    상기 캐비티 식각창 및 상기 비아홀 식각창에 의해 노출된 상기 뚜껑 실리콘 웨이퍼를 습식식각하여 캐비티 및 비아홀을 형성하되, 상기 캐비티와 상기 비아홀 사이에 일정 두께의 실리콘 격막이 잔류하도록 하는 단계;
    상기 캐비티가 형성된 상기 뚜껑 실리콘 웨이퍼의 후면에 캐비티 인터커넥션 및 웨이퍼 본딩 패드를 형성하는 단계;
    상기 비아홀을 추가적으로 식각하여 상기 캐비티 인터커넥션을 노출시키는 관통 비아홀을 형성하는 단계;
    상기 관통 비아홀이 형성된 상기 뚜껑 실리콘 웨이퍼의 전면에 상기 캐비티 인터커넥션에 접촉되는 비아홀 인터커넥션을 형성하는 단계;
    금속접착물질을 이용하여, 상기 캐비티의 외곽에 위치하는 상기 캐비티 인터커넥션 상에 소자접촉 패드를 형성하고, 상기 웨이퍼 본딩 패드 상에 밀봉링을 형성하는 단계; 및
    상기 뚜껑 실리콘 웨이퍼와 소자가 형성된 소자용 웨이퍼를 본딩하는 단계
    를 포함하는 웨이퍼 본딩 패키징 방법.
  2. 제1항에 있어서,
    상기 관통 비아홀을 형성하는 단계에서,
    상기 뚜껑 실리콘 웨이퍼의 전면에 대하여 전면 건식 식각을 수행하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
  3. 제1항에 있어서,
    상기 관통 비아홀을 형성하는 단계는,
    상기 비아홀 내부를 제외한 상기 뚜껑 실리콘 웨이퍼의 전면을 덮는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 하는 건식 식각을 실시하여 상기 비아홀 내부의 실리콘을 추가적으로 식각하여 상기 관통 비아홀을 형성하는 단계; 및
    상기 관통 비아홀이 형성된 상기 뚜껑 실리콘 웨이퍼의 전면부 전체 표면에 대하여 상기 관통 비아홀의 음각 프로파일이 제거될 정도의 깊이로 기계적인 연마를 실시하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
  4. 제1항 또는 제3항에 있어서,
    상기 캐비티 및 비아홀을 형성하는 단계 수행 후,
    상기 뚜껑 실리콘 웨이퍼의 전면 및 후면에 잔류하는 상기 식각방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
  5. 제1항 또는 제3항에 있어서,
    상기 뚜껑 실리콘 웨이퍼는 (100) 결정면을 가진 실리콘 웨이퍼이며, 상기 캐비티 식각창 및 상기 비아홀 식각창은 [110] 결정방향과 평행하게 정렬된 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
  6. 제1항 또는 제3항에 있어서,
    상기 식각방지막은 실리콘산화막, 실리콘질화막, 실리콘산화막/실리콘질화막 적층막 중 어느 하나로 이루어진 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
  7. 제4항에 있어서,
    상기 뚜껑 실리콘 웨이퍼의 전면 및 후면에 잔류하는 상기 식각방지막을 제거하는 단계 수행 후,
    상기 뚜껑 실리콘 웨이퍼의 전면, 후면 중 적어도 어느 하나의 표면에 유전체막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
  8. 제1항 또는 제3항에 있어서,
    상기 캐비티 인터커넥션 및 상기 웨이퍼 본딩 패드와, 상기 비아홀 인터커넥션은 각각 리프트-오프법을 통해 형성하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
  9. 제1항 또는 제3항에 있어서,
    상기 캐비티 인터커넥션 및 상기 웨이퍼 본딩 패드와, 상기 비아홀 인터커넥션은 각각 선택적 식각법을 통해 형성하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
  10. 제1항 또는 제3항에 있어서,
    상기 캐비티 인터커넥션 및 상기 웨이퍼 본딩 패드와, 상기 비아홀 인터커넥션은 각각 하지 금속층을 증착한 후 그 상부에 도금법으로 추가 금속막을 형성하는 방법으로 형성하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
  11. 제1항 또는 제3항에 있어서,
    상기 캐비티 인터커넥션 및 상기 웨이퍼 본딩 패드는,
    Ti, Cr, TiN, TiW 중 선택된 적어도 어느 하나의 최하금속층과,
    Ni, Pt, Cu, Pd, TiN, TiW, TaN 중 선택된 적어도 어느 하나의 확산방지금속층과,
    Au 최상금속층을 포함하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
  12. 제1항에 있어서,
    상기 금속접착물질은 Au, Sn, Au-Sn 합금, Sn-Ag 합금, Au/Sn 적층 금속막, 이방성 전도성 폴리머 중 선택된 적어도 어느 하나로 이루어진 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
  13. 제12항에 있어서,
    상기 금속접착물질 하부에 Ni, Pt, Cr/Ni, Ti/Ni, Cr/Pt 중 선택된 어느 하나의 확산방지금속층을 더 포함하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101185451B1 (ko) * 2008-11-24 2012-10-02 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7495462B2 (en) * 2005-03-24 2009-02-24 Memsic, Inc. Method of wafer-level packaging using low-aspect ratio through-wafer holes
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US20060290001A1 (en) * 2005-06-28 2006-12-28 Micron Technology, Inc. Interconnect vias and associated methods of formation
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US8021981B2 (en) 2006-08-30 2011-09-20 Micron Technology, Inc. Redistribution layers for microfeature workpieces, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
SG149710A1 (en) 2007-07-12 2009-02-27 Micron Technology Inc Interconnects for packaged semiconductor devices and methods for manufacturing such devices
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
DE102008005686B9 (de) * 2008-01-23 2019-06-27 Tdk Corporation MEMS-Bauelement und Verfahren zur Herstellung eines MEMS-Bauelements
US8253230B2 (en) 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
US7872332B2 (en) 2008-09-11 2011-01-18 Micron Technology, Inc. Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods
US8030780B2 (en) 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
US8102029B2 (en) 2008-10-31 2012-01-24 Fairchild Semiconductor Corporation Wafer level buck converter
SE534510C2 (sv) * 2008-11-19 2011-09-13 Silex Microsystems Ab Funktionell inkapsling
US8343806B2 (en) 2009-03-05 2013-01-01 Raytheon Company Hermetic packaging of integrated circuit components
US8739626B2 (en) * 2009-08-04 2014-06-03 Fairchild Semiconductor Corporation Micromachined inertial sensor devices
US8421168B2 (en) * 2009-11-17 2013-04-16 Fairchild Semiconductor Corporation Microelectromechanical systems microphone packaging systems
KR101276333B1 (ko) * 2009-11-30 2013-06-18 한국전자통신연구원 3차원 인터커넥션 구조 및 그 제조 방법
EP2399863A1 (en) * 2010-06-22 2011-12-28 Valtion Teknillinen Tutkimuskeskus Multi-layer substrate structure and manufacturing method for the same
JP5521862B2 (ja) * 2010-07-29 2014-06-18 三菱電機株式会社 半導体装置の製造方法
WO2012037540A2 (en) 2010-09-18 2012-03-22 Fairchild Semiconductor Corporation Micromachined monolithic 3-axis gyroscope with single drive
US8813564B2 (en) 2010-09-18 2014-08-26 Fairchild Semiconductor Corporation MEMS multi-axis gyroscope with central suspension and gimbal structure
WO2012037538A2 (en) 2010-09-18 2012-03-22 Fairchild Semiconductor Corporation Micromachined monolithic 6-axis inertial sensor
KR101443730B1 (ko) 2010-09-18 2014-09-23 페어차일드 세미컨덕터 코포레이션 미세기계화 다이, 및 직교 오차가 작은 서스펜션을 제조하는 방법
EP2616388A4 (en) 2010-09-18 2014-08-13 Fairchild Semiconductor SEALED PACKAGING FOR MICROELECTROMECHANICAL SYSTEMS
WO2012037492A2 (en) 2010-09-18 2012-03-22 Janusz Bryzek Multi-die mems package
US10065851B2 (en) 2010-09-20 2018-09-04 Fairchild Semiconductor Corporation Microelectromechanical pressure sensor including reference capacitor
CN103209922B (zh) 2010-09-20 2014-09-17 快捷半导体公司 具有减小的并联电容的硅通孔
US8492241B2 (en) 2010-10-14 2013-07-23 International Business Machines Corporation Method for simultaneously forming a through silicon via and a deep trench structure
FR2985088B1 (fr) * 2011-12-23 2015-04-17 Commissariat Energie Atomique Via tsv dote d'une structure de liberation de contraintes et son procede de fabrication
US9062972B2 (en) 2012-01-31 2015-06-23 Fairchild Semiconductor Corporation MEMS multi-axis accelerometer electrode structure
US8978475B2 (en) 2012-02-01 2015-03-17 Fairchild Semiconductor Corporation MEMS proof mass with split z-axis portions
US8754694B2 (en) 2012-04-03 2014-06-17 Fairchild Semiconductor Corporation Accurate ninety-degree phase shifter
US8742964B2 (en) 2012-04-04 2014-06-03 Fairchild Semiconductor Corporation Noise reduction method with chopping for a merged MEMS accelerometer sensor
US9488693B2 (en) 2012-04-04 2016-11-08 Fairchild Semiconductor Corporation Self test of MEMS accelerometer with ASICS integrated capacitors
EP2647952B1 (en) 2012-04-05 2017-11-15 Fairchild Semiconductor Corporation Mems device automatic-gain control loop for mechanical amplitude drive
EP2648334B1 (en) 2012-04-05 2020-06-10 Fairchild Semiconductor Corporation Mems device front-end charge amplifier
EP2647955B8 (en) 2012-04-05 2018-12-19 Fairchild Semiconductor Corporation MEMS device quadrature phase shift cancellation
US9069006B2 (en) 2012-04-05 2015-06-30 Fairchild Semiconductor Corporation Self test of MEMS gyroscope with ASICs integrated capacitors
US9625272B2 (en) 2012-04-12 2017-04-18 Fairchild Semiconductor Corporation MEMS quadrature cancellation and signal demodulation
KR101999745B1 (ko) 2012-04-12 2019-10-01 페어차일드 세미컨덕터 코포레이션 미세 전자 기계 시스템 구동기
DE102013014881B4 (de) 2012-09-12 2023-05-04 Fairchild Semiconductor Corporation Verbesserte Silizium-Durchkontaktierung mit einer Füllung aus mehreren Materialien
DE102013106353B4 (de) * 2013-06-18 2018-06-28 Tdk Corporation Verfahren zum Aufbringen einer strukturierten Beschichtung auf ein Bauelement
SE538311C2 (sv) 2013-08-26 2016-05-10 Silex Microsystems Ab Tunn övertäckande struktur för MEMS-anordningar
CN104851848A (zh) * 2014-02-17 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种c-sam中接合晶圆的密封结构及其制备方法
CN104952788B (zh) * 2014-03-27 2019-03-12 北京北方华创微电子装备有限公司 一种斜孔刻蚀方法
CN105097488A (zh) * 2014-05-16 2015-11-25 北京北方微电子基地设备工艺研究中心有限责任公司 硅片刻蚀方法
KR101598294B1 (ko) 2014-09-15 2016-02-26 삼성전기주식회사 음향 공진기 및 그 제조 방법
CN105590869A (zh) 2014-10-24 2016-05-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
KR102117471B1 (ko) 2015-01-12 2020-06-01 삼성전기주식회사 음향 공진기 및 그 제조 방법
US9862592B2 (en) * 2015-03-13 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. MEMS transducer and method for manufacturing the same
US10069472B2 (en) 2015-04-10 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Bulk acoustic wave resonator and filter including the same
US10277196B2 (en) 2015-04-23 2019-04-30 Samsung Electro-Mechanics Co., Ltd. Bulk acoustic wave resonator and method for manufacturing the same
CN105084293B (zh) * 2015-06-04 2017-12-01 美新半导体（无锡）有限公司 一种圆片级芯片尺寸封装的微电子机械系统及其制造方法
CN106257831B (zh) 2015-06-16 2019-04-02 三星电机株式会社 体声波谐振器及包括该体声波谐振器的滤波器
WO2017029822A1 (ja) * 2015-08-18 2017-02-23 三菱電機株式会社 半導体装置
KR102117468B1 (ko) 2015-09-11 2020-06-01 삼성전기주식회사 음향 공진기 및 이를 포함하는 필터
US10446331B2 (en) 2015-09-22 2019-10-15 Analog Devices, Inc. Wafer-capped rechargeable power source
KR20170122539A (ko) 2016-04-27 2017-11-06 삼성전기주식회사 체적 음향 공진기 및 이의 제조 방법
US9834850B1 (en) * 2016-08-08 2017-12-05 Seagate Technology Llc Method of forming one or more metal and/or metal alloy layers in processes for making transducers in sliders, and related sliders
US10756703B2 (en) 2016-08-18 2020-08-25 Samsung Electro-Mechanics Co., Ltd. Bulk acoustic wave resonator
US10547282B2 (en) 2016-10-31 2020-01-28 Samsung Electro-Mechanics Co., Ltd. Filter including bulk acoustic wave resonator
US10594293B2 (en) 2016-10-31 2020-03-17 Samsung Electro-Mechanics Co., Ltd. Filter including bulk acoustic wave resonator
US10637435B2 (en) 2016-12-22 2020-04-28 Samsung Electro-Mechanics Co., Ltd. Bulk acoustic wave resonator and filter including the same
KR101942731B1 (ko) 2017-04-10 2019-01-28 삼성전기 주식회사 필터 및 필터 모듈
KR102369436B1 (ko) 2017-04-19 2022-03-03 삼성전기주식회사 체적 음향 공진기
KR102492733B1 (ko) 2017-09-29 2023-01-27 삼성디스플레이 주식회사 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법
US10707828B2 (en) 2018-05-04 2020-07-07 Samsung Electro-Mechanics Co., Ltd. Filter including bulk acoustic wave resonator
KR102527708B1 (ko) * 2018-05-30 2023-05-02 삼성전기주식회사 미세 먼지 농도 센서
KR102172636B1 (ko) 2018-10-12 2020-11-03 삼성전기주식회사 체적 음향 공진기
KR102139768B1 (ko) 2018-10-12 2020-07-31 삼성전기주식회사 체적 음향 공진기를 포함하는 필터
KR20200131528A (ko) 2019-05-14 2020-11-24 삼성전기주식회사 체적 음향 공진기를 포함하는 필터
CN113916255B (zh) * 2021-08-31 2024-02-09 北京航天控制仪器研究所 用于辐照试验的mems惯性器件精确定位结构制作方法
DE102022126328A1 (de) * 2022-10-11 2024-04-11 Albert-Ludwigs-Universität Freiburg, Körperschaft des öffentlichen Rechts Verfahren zur Herstellung eines hermetisch abgedichteten Kontaktes und hermetisch abgedichteter Kontakt

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010090355A (ko) * 2000-03-25 2001-10-18 이성민 반도체 소자의 다중 칩 모듈 및 그 제조방법
KR20020095728A (ko) * 2001-06-15 2002-12-28 삼성전자 주식회사 송수신용 수동소자와 그 집적모듈 및 그 제조방법
KR20060074076A (ko) * 2004-12-27 2006-07-03 삼성전자주식회사 Ｍｅｍｓ 소자 패키지 및 그 제조방법
KR20060088232A (ko) * 2005-02-01 2006-08-04 삼성전자주식회사 웨이퍼 레벨 패키징 캡 및 그 캡의 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4420538B2 (ja) * 1999-07-23 2010-02-24 アバゴ・テクノロジーズ・ワイヤレス・アイピー（シンガポール）プライベート・リミテッド ウェーハパッケージの製造方法
US6265246B1 (en) * 1999-07-23 2001-07-24 Agilent Technologies, Inc. Microcap wafer-level package
US6818464B2 (en) * 2001-10-17 2004-11-16 Hymite A/S Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes
US6777263B1 (en) * 2003-08-21 2004-08-17 Agilent Technologies, Inc. Film deposition to enhance sealing yield of microcap wafer-level package with vias
US6953990B2 (en) * 2003-09-19 2005-10-11 Agilent Technologies, Inc. Wafer-level packaging of optoelectronic devices
US20060125084A1 (en) * 2004-12-15 2006-06-15 Fazzio Ronald S Integration of micro-electro mechanical systems and active circuitry
KR100594952B1 (ko) * 2005-02-04 2006-06-30 삼성전자주식회사 웨이퍼 레벨 패키징 캡 및 그 제조방법
US7495462B2 (en) * 2005-03-24 2009-02-24 Memsic, Inc. Method of wafer-level packaging using low-aspect ratio through-wafer holes
US7161283B1 (en) * 2005-06-30 2007-01-09 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Method for placing metal contacts underneath FBAR resonators
US20070004079A1 (en) * 2005-06-30 2007-01-04 Geefay Frank S Method for making contact through via contact to an offset contactor inside a cap for the wafer level packaging of FBAR chips
KR100692520B1 (ko) * 2005-10-19 2007-03-09 삼성전자주식회사 웨이퍼 레벨 패키징 캡 및 그 제조방법
KR101177885B1 (ko) * 2006-01-16 2012-08-28 삼성전자주식회사 웨이퍼 레벨 패키징 캡 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010090355A (ko) * 2000-03-25 2001-10-18 이성민 반도체 소자의 다중 칩 모듈 및 그 제조방법
KR20020095728A (ko) * 2001-06-15 2002-12-28 삼성전자 주식회사 송수신용 수동소자와 그 집적모듈 및 그 제조방법
KR20060074076A (ko) * 2004-12-27 2006-07-03 삼성전자주식회사 Ｍｅｍｓ 소자 패키지 및 그 제조방법
KR20060088232A (ko) * 2005-02-01 2006-08-04 삼성전자주식회사 웨이퍼 레벨 패키징 캡 및 그 캡의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101185451B1 (ko) * 2008-11-24 2012-10-02 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법

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US20080081398A1 (en) 2008-04-03
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