KR100837554B1 - Semiconductor device and the Fabricating Method thereof - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로서, CORE 영역이 형성된 제1 웨이퍼를 제조하는 단계, I/O 영역이 형성된 제2 웨이퍼를 제조하는 단계, 및, 상기 제1, 제2 웨이퍼를 결합하는 단계를 포함하여 구성되어,The present invention relates to a method for fabricating a semiconductor device, comprising the steps of: fabricating a first wafer having a CORE region formed therein, fabricating a second wafer having an I / O region formed thereon, and joining the first and second wafers , ≪ / RTI >
한 쌍의 웨이퍼에 CORE 영역과 I/O 영역을 각각 형성하고, 연결전극 등의 전기적 연결수단으로 웨이퍼들을 연결함으로써, CORE 영역과 I/O 영역의 게이트 산화막의 두께 조절을 위한 마스크 공정과 식각 공정을 수행할 필요가 없게 되어, 제조 시간이 단축되고 제조 비용이 월등이 저감되는 효과가 있다.A mask process and an etching process for controlling the thickness of the gate oxide film in the CORE region and the I / O region by connecting the wafers with the electric connection means such as the connection electrode, etc., by forming the CORE region and the I / There is an effect that the manufacturing time is shortened and the manufacturing cost is greatly reduced.
Description
도 1은 종래의 반도체 소자 제조 방법을 개념적으로 도시한 도,FIG. 1 conceptually illustrates a conventional method of manufacturing a semiconductor device,
도 2는 본 발명에 따른 반도체 소자 제조 방법을 개념적으로 도시한 도,FIG. 2 conceptually shows a method of manufacturing a semiconductor device according to the present invention,
도 3은 본 발명에 따른 반도체 소자를 개념적으로 도시한 도,Fig. 3 conceptually shows a semiconductor device according to the present invention. Fig.
도 4a는 반도체 소자의 CORE 영역을 도시한 도,4A is a diagram showing a CORE region of a semiconductor device,
도 4b는 반도체 소자의 I/O 영역을 도시한 도이다.4B is a view showing an I / O area of a semiconductor device.
<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]
W1 : 제1 웨이퍼 W2 : 제2 웨이퍼W1: first wafer W2: second wafer
10 : CORE 영역 20 : I/O 영역10: CORE area 20: I / O area
30 : 연결전극 S/D : 소스/드레인30: connecting electrode S / D: source / drain
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 반도체 소자의 CORE 영역과 I/O 영역을 독립된 공정으로 분리하여 제조하는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a method of manufacturing a semiconductor device by separating a CORE region and an I / O region of a semiconductor device into independent processes.
일반적으로 반도체 소자들은 크게 CORE 영역과 I/O(input/output) 영역으로 나뉘어져 있다. 상기 CORE 영역은 해당 반도체 소자의 특성이 가장 잘 구현되어 있는 부분이며 또한 반도체 소자의 목적 및 형태에 따라서 전반적인 공정상의 확연한 차이점을 가지게 되는 부분이다. 그리고 CORE 영역의 경우, 소자의 높은 집적도를 요구하는 영역이기도 하다. 이러한 높은 집적도에 대한 요구에 따라서 일반적으로 CORE 영역은 소자 내의 다른 영역보다도 더 정밀한 디자인룰(design rule)이 적용되게 되어, CORE 영역 공정시에는 보다 정밀한 공정이 적용되어야 하는 경우가 많다.Generally, semiconductor devices are divided into CORE area and I / O (input / output) area. The CORE region is a part in which the characteristics of the semiconductor device are most easily implemented, and also has a significant difference in the overall process depending on the purpose and the form of the semiconductor device. In the case of the CORE region, it is also a region requiring a high integration degree of the device. In accordance with the demand for such a high integration degree, in general, a more precise design rule is applied to the CORE region than other regions in the device, and in the CORE region process, a more precise process is often applied.
이와 반대로 반도체 소자의 I/O 영역은 일반적으로 소자의 작동 전압이 인가되는 영역으로, 디자인룰의 관점에서 보았을 때, I/O 영역 공정시에는 CORE 영역 공정시에 요구되는 정밀도보다 그 정밀도가 덜하다. 예를 들어, 90㎚ FCT(Foundry Compatible Technology : 공정기술표준)공정에서 사용되는 CORE 영역의 저전압 트랜지스터의 경우, 이전의 0.13㎛ 테크놀로지 노드(technology node)에서 요구되어지던 1.5V나1.2V보다도 더 낮은 1.0V의 작동 전압을 사용하며 높은 집적도를 요구함에 따라 트랜지스터의 크기가 작아지고 디자인룰도 이전 테크놀로지 노드에서의 경우보다 더 정밀한 수준이 요구된다. 그러나, 90㎚ FCT 공정에서 I/O 영역에서는 여전히 이전 테크놀로지 노드에서 사용하던 3.3V나2.5V의 작동전압을 사용되는데, 트랜지스터의 제조에 있어서 I/O 영역의 공정은 CORE 영역의 제조공정에서 요구되는 정밀한 디자인룰이나 정밀한 공정기술이 필요하지 않다. 즉, 한 세대 앞선 테크놀로지 노드의 반도체 소자의 경우, CORE 영역에서는 보다 정밀한 공정기술이나 공정장비가 요구되지만 I/O 영역에서는 CORE 영역에서 요구되는 정밀한 공정기술이나 공정장비가 필요하지 않으며 이전의 테크놀로지 노드에서 사용하던 기존 공정기술 및 장비를 사용하여 충분히 구현할 수 있다.On the contrary, the I / O region of the semiconductor device is generally a region to which the operating voltage of the device is applied. In view of the design rule, the accuracy of the I / O region process is less than that required in the CORE region process . For example, in the case of a low voltage transistor in the CORE region used in a 90nm Foundry Compatible Technology (FCT) process, it is lower than the 1.5V or 1.2V required by previous 0.13μm technology nodes Using an operating voltage of 1.0V and requiring a high degree of integration, the size of the transistor is reduced and design rules are required to be more precise than in previous technology nodes. However, in the 90nm FCT process, the operating voltage of 3.3V or 2.5V, which was still used in the previous technology node in the I / O area, is used. In the transistor manufacturing process, the I / O area process is required in the manufacturing process of the CORE area Precise design rules and precise process technology are not required. That is, in the case of a semiconductor node of a previous technology node, more precise process technology or process equipment is required in the core region, but precise process technology or process equipment required in the core region is not required in the I / O region, Can be fully implemented using the existing process technology and equipment used.
그러나, 도 1에 도시된 바와 같이, 종래의 반도체 소자 제조에 있어서, CORE 영역 및 I/O 영역은 동일 웨이퍼 내에서 동일한 공정을 진행해가면서 최종적으로 구현되므로 I/O 영역의 제조 비용이 불필요하게 과다해지는 문제점이 있다.However, as shown in FIG. 1, in the conventional semiconductor device manufacturing, since the CORE region and the I / O region are finally implemented while the same process is performed in the same wafer, the manufacturing cost of the I / O region is unnecessarily high There is a problem to be solved.
또한, CORE 영역과 I/O 영역의 형성을 위해 별도의 마스크 공정 등이 요구되어 제조 시간이나 비용 측면에서 비효율적이다는 문제점이 있다. In addition, a separate mask process is required to form the CORE region and the I / O region, which is inefficient in terms of manufacturing time and cost.
본 발명은 테크놀로지 노드의 변화에 따라서 불필요하게 높아지는 I/O 영역의 제조 비용을 저감하여 최종 반도체 소자의 제조 비용을 낮출 수 있는 반도체 소자 제조 방법을 제공하는 데 있다.The present invention provides a method of manufacturing a semiconductor device capable of reducing the manufacturing cost of an I / O region that is unnecessarily increased in accordance with a change in a technology node, thereby lowering the manufacturing cost of the final semiconductor device.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은,
CORE 영역이 형성된 제1 웨이퍼를 제조하는 단계;
I/O 영역이 형성된 제2 웨이퍼를 제조하는 단계; 및,
상기 제1에 형성된 CORE 영역과 상기 제2 웨이퍼의 I/O 영역을 연결전극을 사용하여 전기적으로 연결하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device,
Fabricating a first wafer on which a CORE region is formed;
Fabricating a second wafer on which an I / O region is formed; And
And electrically connecting the CORE region formed in the first region and the I / O region of the second wafer using a connection electrode.
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또한, 상기 제1, 제2 웨이퍼를 결합하는 단계는 연결전극을 사용하는 것을 특징으로 한다.In addition, the step of joining the first and second wafers may use a connecting electrode.
또한, 상기 제1 웨이퍼 제조시 작동 전압은 상기 제2 웨이퍼 제조 작동 전압보다 작은 것을 특징으로 한다.Further, the operating voltage at the time of manufacturing the first wafer is smaller than the operating voltage of the second wafer.
또한, 상기 제1 웨이퍼 제조시 작동 전압은 1.0 내지 1.5볼트이고 상기 제2 웨이퍼 제조시 작동 전압은 1.8볼트, 2.5볼트 또는 3.3볼트 중 어느 하나인 것을 특징으로 한다.The operation voltage of the first wafer is 1.0 to 1.5 volts, and the operating voltage of the second wafer is 1.8 volts, 2.5 volts, or 3.3 volts.
또한, 본 발명에 따른 반도체 소자는,
CORE 영역이 형성된 제1 웨이퍼;
I/O 영역이 형성된 제2 웨이퍼; 및,Further, in the semiconductor device according to the present invention,
A first wafer on which a CORE region is formed;
A second wafer on which an I / O region is formed; And
상기 제1 웨이퍼의 CORE 영역과 상기 제2 웨이퍼의 I/O 영역을 전기적으로 연결하는 연결전극을 포함하여 구성된 것을 특징으로 한다.And a connection electrode electrically connecting the CORE region of the first wafer and the I / O region of the second wafer.
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이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구 성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. First, it should be noted that the same components or parts among the drawings denote the same reference numerals whenever possible. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted so as not to obscure the subject matter of the present invention.
도 2는 본 발명에 따른 반도체 소자 제조 방법을 개념적으로 도시한 도면이고, 도 3은 본 발명에 따른 반도체 소자를 개념적으로 도시한 도면이며, 도 4a는 반도체 소자의 CORE 영역을 도시한 도면이고, 도 4b는 반도체 소자의 I/O 영역을 도시한 도면이다.FIG. 2 conceptually illustrates a method of manufacturing a semiconductor device according to the present invention, FIG. 3 conceptually showing a semiconductor device according to the present invention, FIG. 4A is a view showing a CORE region of a semiconductor device, 4B is a view showing the I / O area of the semiconductor device.
도 2에 도시된 바와 같이, 한 쌍의 웨이퍼(W1, W2)를 준비한 후, 제1 웨이퍼(W1)에는 기존의 불화아르곤 리소그라피(ArF lithography) 공정기술과 같이 높은 정밀도를 요구하고, 공정비용이 비싼 공정으로 CORE 영역(10)을 형성한다. 그리고, 제1 웨이퍼 형성과 동시에 또는 제1 웨이퍼를 형성한 후에 제2 웨이퍼(W2)에 기존의 불화크립톤 리소그라피(KrF lithography) 공정기술과 같이 CORE 영역(10) 보다는 정밀도가 덜 요구되고, 비용이 저렴한 공정으로 I/O 영역(20)을 형성한다.As shown in FIG. 2, after the pair of wafers W1 and W2 are prepared, the first wafer W1 is required to have high precision as in the conventional ArF lithography process technology, The CORE
하기 [표 1]은 상기 제1 웨이퍼(W1)와 제2 웨이퍼(W2)를 형성하기 위한 일례로서 FCT(Foundary Compatible Technology) Generic Logic 소자의 CORE 영역과 I/O 영역별 작동 전압과 최소 채널 길이를 나타낸 표이다.Table 1 below shows an example of forming the first wafer W1 and the second wafer W2 as follows. The CORE region of an FCT (Foundry Compatible Technology) Generic Logic device, the operating voltage per I / O region, .
상기 [표 1]에서 알 수 있듯이, CORE 영역과 달리 I/O 영역은 정밀한 디자인룰이 요구되지 않으므로 I/O 영역을 형성하는 공정은 CORE 영역 형성공정에서 요구되는 수준의 정밀한 공정기술 및 장비가 필요하지 않는 부분이 많다.As shown in Table 1, unlike the CORE region, the I / O region does not require precise design rules. Therefore, the process for forming the I / O region requires precise process technology and equipment required for the CORE region formation process There are a lot of things that are not needed.
예를 들어, CORE 영역의 게이트 패터닝은 정밀한 불화아르곤 리소그라피(ArF lithography) 공정기술이 요구되지만 I/O 영역에서는 덜 정밀한 불화크립톤 리소그라피(KrF lithography) 공정기술로도 충분히 적용 가능하다.For example, gate patterning in the CORE region requires precise argon fluorine (ArF) lithography process technology, but is also applicable to less precise fluorine KrF lithography process technology in the I / O area.
즉, 테크놀로지 노드가 0.13㎛인 경우 CORE 영역을 형성하기 위한 제조시 작동전압은 1.2V이고 이때 채널길이는 110㎚로 형성되지만, I/O 영역을 형성하기 위한 작동전압은 채널길이가 330㎚인 경우 제조시 작동전압은 3.3V, 채널길이가 260㎚인 경우 2.5V의 작동전압으로서, I/O 영역을 형성하기 위한 공정기술은 CORE 영역을 형성하기 위한 공정기술에 비해 덜 정밀해도 충분히 원하는 수준의 반도체 소자를 제조할 수 있다.That is, when the technology node is 0.13 탆, the operating voltage for forming the CORE region is 1.2 V and the channel length is 110 nm, but the operating voltage for forming the I / O region is 330 nm The operating voltage at the time of manufacture is 3.3 V and the operating voltage is 2.5 V when the channel length is 260 nm, the process technology for forming the I / O region is less precise than the process technology for forming the CORE region, The semiconductor device of the present invention can be manufactured.
상기와 같이, 제1 웨이퍼 제조시 작동 전압은 상기 제2 웨이퍼 제조시 작동 전압보다 작게 하여 제1, 제2 웨이퍼를 제조한다.As described above, the first and second wafers are manufactured with the operating voltage at the time of manufacturing the first wafer smaller than the operating voltage at the time of manufacturing the second wafer.
보다 바람직하게는, 상기 제1 웨이퍼 제조시 작동 전압은 1.0 내지 1.8 볼트이고 상기 제2 웨이퍼 제조시 작동 전압은 1.8 내지 3.3 볼트로 하여 제1, 제2 웨이퍼를 제조한다.More preferably, the first and second wafers are manufactured by setting the operating voltage of the first wafer to 1.0 to 1.8 volts and the operating voltage of the second wafer to 1.8 to 3.3 volts.
물론, 상기 제1, 제2 웨이퍼에 CORE 영역과 I/O 영역을 형성하기 위한 요소는 작동 전압뿐만 아니라, 채널 길이에 따라 소정의 범위에서 작동 전압이 변경될 수 있다는 것은 [표 1]로부터 자명하다.Of course, the element for forming the CORE region and the I / O region in the first and second wafers can be changed in a predetermined range according to the channel length as well as the operating voltage, Do.
그 다음, 상기 제1, 제2 웨이퍼(W1, W2)를 결합한다.Then, the first and second wafers W1 and W2 are coupled.
상기 웨이퍼들을 결합하는 방식은 wafer-level 3D integrated circuit로 알려진 결합 공정으로 수행될 수 있다. 도 3은 본 발명에 따른 반도체 소자를 개념적으로 도시한 도면, 특히 알려진 반도체 소자 결합 공정을 적용하여 연결전극이 형성된 반도체 소자를 개념적으로 도시한 도면으로써, CORE 영역(10)과 I/O 영역(20)을 서로 대향되게 배치한 후, 통상의 배선 형성 공정으로 연결전극(30)을 형성하여 CORE 영역이 형성된 상기 제1 웨이퍼와 I/O 영역이 형성된 상기 제2 웨이퍼를 전기적으로 연결하여 결합한다. The manner of joining the wafers may be performed by a bonding process known as a wafer-level 3D integrated circuit. FIG. 3 conceptually illustrates a semiconductor device according to the present invention, particularly, a semiconductor device having a connecting electrode formed by applying a known semiconductor device bonding process, and includes a
미설명 도면부호 21, 22, 23은 I/O 셀이다.
본 명세서에서는 연결전극으로 전기적으로 연결하여 제1, 제2 웨이퍼들을 결합하는 것을 예시하였으나, 전기적 연결을 가능하게 하는 모든 수단을 이용하여 각기 다른 디자인룰을 적용하여 제조된 각종 소자가 형성된 웨이퍼들을 연결할 수 있다는 것은 당업자에게 자명하다.In the present specification, the first and second wafers are electrically coupled to the connection electrode to connect the wafers. However, it is also possible to connect the wafers formed with various devices manufactured by applying different design rules using all the means for electrically connecting It is obvious to those skilled in the art.
상기와 같은 본 발명의 반도체 소자 제조 방법을 종래의 단일 웨이퍼에 CORE 영역과 I/O 영역을 형성하는 제조 방법과 비교하면 다음과 같다.The method of manufacturing a semiconductor device of the present invention as described above is compared with a conventional single wafer in a CORE region and a manufacturing method of forming an I / O region.
도 4a는 CORE 영역, 도 4b는 I/O 영역을 도시한 단면도로서 CORE 영역과 I/O 영역 간의 차이점이 도시되어 있다. 도 4a 및 4b에 도시된 바와 같이, CORE 영역은 게이트 산화막(G1)의 두께(T1)가 얇고 채널길이(L1)가 짧은 반면, I/O 영역은 게이트 산화막(G2)의 두께(T2)가 CORE 영역에 비해 두껍고 채널길이(L2)가 길다. 따라서, CORE 영역과 I/O 영역을 동일 웨이퍼에서 동시에 형성하는 경우에는 CORE 영역과 I/O 영역의 게이트 산화막의 두께 조절을 위한 마스크 공정과 식각 공정이 필요하게 된다.4A is a CORE region, and FIG. 4B is a cross-sectional view illustrating an I / O region, and shows a difference between a CORE region and an I / O region. As shown in FIGS. 4A and 4B, in the CORE region, the thickness T1 of the gate oxide film G1 is thin and the channel length L1 thereof is short, while the I / O region has a thickness T2 of the gate oxide film G2 It is thicker than the CORE region and has a longer channel length (L2). Therefore, if the CORE region and the I / O region are simultaneously formed on the same wafer, a mask process and an etching process are required to control the thickness of the gate oxide film of the CORE region and the I / O region.
그러나, 본 발명의 반도체 소자 제조 방법으로 제조하면, 한 쌍의 웨이퍼(W1, W2)에 CORE 영역(10)과 I/O 영역(20)을 각각 형성하고, 연결전극(30) 등의 전기적 연결수단으로 웨이퍼들을 연결하여 결합하므로, CORE 영역과 I/O 영역의 게이트 산화막의 두께 조절을 위한 마스크 공정과 식각 공정을 수행할 필요가 없게 되어, 제조 시간과 제조 비용 면에서 월등히 개선된다.However, in the semiconductor device manufacturing method of the present invention, the
이상과 같이 본 발명에 따른 반도체 소자 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Various modifications may be made by those skilled in the art.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 반도체 소자 제조 방법에 의하면,According to the semiconductor device manufacturing method of the present invention having the above-described configuration,
한 쌍의 웨이퍼에 CORE 영역과 I/O 영역을 각각 형성하고, 연결전극 등의 전기적 연결수단으로 웨이퍼들을 연결함으로써, CORE 영역과 I/O 영역의 게이트 산화 막의 두께 조절을 위한 마스크 공정과 식각 공정을 수행할 필요가 없게 되어, 제조 시간이 단축되고 제조 비용이 월등이 저감되는 효과가 있다.A mask process and an etching process for adjusting the thickness of the gate oxide film in the CORE region and the I / O region by connecting the wafers with the electric connection means such as the connection electrodes, respectively, by forming the CORE region and the I / O region on the pair of wafers, respectively There is an effect that the manufacturing time is shortened and the manufacturing cost is greatly reduced.
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