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KR100834119B1 - CMOS amplifier employing a MOSF circuit structure and the MOSF circuit structure - Google Patents

CMOS amplifier employing a MOSF circuit structure and the MOSF circuit structure Download PDF

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KR100834119B1
KR100834119B1 KR1020060106815A KR20060106815A KR100834119B1 KR 100834119 B1 KR100834119 B1 KR 100834119B1 KR 1020060106815 A KR1020060106815 A KR 1020060106815A KR 20060106815 A KR20060106815 A KR 20060106815A KR 100834119 B1 KR100834119 B1 KR 100834119B1
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mosfet
clock signal
signal
circuit structure
control voltage
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KR1020060106815A
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고정욱
서춘덕
김훈태
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삼성전자주식회사
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Abstract

본 발명은 CMOS 증폭기에서 저주파 플리커 노이즈(low frequency flicker noise)를 감소시키는 MOSFET 회로 구조 및 상기 MOSFET 회로 구조를 채용한 CMOS 증폭기에 관한 것이다. 본 발명에 따른 MOSFET 소자를 구현하는 회로 구조는, 제1 클럭 신호를 입력 받는 제1 신호 입력부; 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받는 제2 신호 입력부; 제어 전압(Vp)을 입력 받는 제어 전압 입력부; 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET; 상기 제1 클럭 신호가 소정의 문턱(threshold) 전압 이상인 경우 상기 제어 전압(Vp)이 상기 제1 MOSFET으로 인가되도록 스위칭하는 제1 스위칭부; 및 상기 제2 클럭 신호가 상기 문턱 전압 이상인 경우 상기 제어 전압(Vp)이 상기 제2 MOSFET으로 인가되도록 스위칭하는 제2 스위칭부를 포함하는 것을 특징으로 한다. The present invention relates to a MOSFET circuit structure for reducing low frequency flicker noise in a CMOS amplifier and a CMOS amplifier employing the MOSFET circuit structure. A circuit structure for implementing a MOSFET device according to the present invention includes: a first signal input unit configured to receive a first clock signal; A second signal input unit configured to receive a second clock signal having a phase opposite to that of the first clock signal; A control voltage input unit configured to receive a control voltage Vp; A first MOSFET connected to the first signal input unit and a second MOSFET connected to the second signal input unit; A first switching unit for switching the control voltage Vp to be applied to the first MOSFET when the first clock signal is greater than or equal to a predetermined threshold voltage; And a second switching unit for switching the control voltage Vp to be applied to the second MOSFET when the second clock signal is greater than or equal to the threshold voltage.

CMOS, 저주파 플리커 노이즈, 증폭기, MOSFET CMOS, low-frequency flicker noise, amplifiers, MOSFETs

Description

ＭＯＳＦＥＴ회로 구조 및 상기 ＭＯＳＦＥＴ 회로 구조를 채용한 ＣＭＯＳ 증폭기{MOSFET CIRCUIT ARCHITECTURE AND CMOS AMPLIFIER OF HAVING THE MOSFET CIRCUIT ARCHITECTURE}MOSFET CIRCUIT ARCHITECTURE AND CMOS AMPLIFIER OF HAVING THE MOSFET CIRCUIT ARCHITECTURE

도 1은 일반적인 CMOS 증폭기의 구조를 보여주는 도면이다.1 is a view showing the structure of a general CMOS amplifier.

도 2는 CMOS 증폭기의 저주파 플리커 노이즈를 감소시키는 일반적인 기술의 일례를 설명하기 위한 도면이다. 2 is a view for explaining an example of a general technique for reducing low frequency flicker noise of a CMOS amplifier.

도 3은 CMOS 증폭기의 저주파 플리커 노이즈를 감소시키는 일반적인 기술의 다른예를 설명하기 위한 도면이다.3 is a diagram for explaining another example of a general technique for reducing low frequency flicker noise of a CMOS amplifier.

도 4는 MOSFET에서 저주파 플리커 노이즈를 감소시키는 회로 구조의 일례를 도시한 도면이다.4 is a diagram showing an example of a circuit structure for reducing low frequency flicker noise in a MOSFET.

도 5는 도 4에 도시된 회로에 대한 저주파 플리커 노이즈 측정 결과를 도시한 그래프이다.FIG. 5 is a graph illustrating low frequency flicker noise measurement results for the circuit of FIG. 4.

도 6은 본 발명의 일실시예에 따른 MOSFET 회로 구조를 도시한 도면이다.6 is a diagram illustrating a MOSFET circuit structure according to an embodiment of the present invention.

도 7은 도 6에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들을 도시한 파형도이다.FIG. 7 is a waveform diagram illustrating clock signals used in the MOSFET circuit structure shown in FIG. 6.

도 8은 도 6에 도시된 MOSFET 회로 구조를 포함하는 CMOS 증폭기의 일례를 도시한 도면이다.FIG. 8 is a diagram showing an example of a CMOS amplifier including the MOSFET circuit structure shown in FIG.

도 9는 본 발명에 따른 MOSFET 회로 구조를 채용하는 경우 Vp 변화에 따른 저주파 플리커 노이즈의 감소를 보여주는 그래프이다.9 is a graph showing the reduction of low-frequency flicker noise according to the Vp change when adopting the MOSFET circuit structure according to the present invention.

도 10은 본 발명에 따른 MOSFET 회로 구조를 채용하는 경우, Vp 의 변화에 따른 저주파 플리커 노이즈의 감소를 dB 스케일로 보여주는 그래프이다.10 is a graph showing a reduction in low frequency flicker noise with a change in Vp in dB scale when adopting the MOSFET circuit structure according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

610: 제1 MOSFET 620: 제2 MOSFET610: first MOSFET 620: second MOSFET

630: 제1 스위칭부 640: 제2 스위칭부630: first switching unit 640: second switching unit

본 발명은 CMOS 증폭기에서 저주파 플리커 노이즈(low frequency flicker noise)를 감소시키는 MOSFET 회로 구조 및 상기 MOSFET 회로 구조를 채용한 CMOS 증폭기에 관한 것이다. The present invention relates to a MOSFET circuit structure for reducing low frequency flicker noise in a CMOS amplifier and a CMOS amplifier employing the MOSFET circuit structure.

반도체 기술은 점점 발전되어 CMOS 증폭기 등 반도체 회로를 구성하는 소자들의 사이즈도 점점 더 작아지고 있다. As semiconductor technology is advanced, the size of devices constituting semiconductor circuits such as CMOS amplifiers is also getting smaller.

도 1과 같이 입력 차동 신호들(V+, V-)을 증폭하여 증폭된 신호(VOUT)을 출력하는 차동 증폭기 구조의 CMOS 증폭기(100)는 거의 모든 분야의 회로에 널리 사용되고 있다. 오늘날 휴대폰, DMB 폰, PDA, UWB 등 고속 무선 데이터의 송수신을 위한 시스템의 발달과 더불어, 이와 같은 시스템에 적용을 위한 CMOS 증폭기(100)의 구성 소자들도 작아지고 있다. 이러한 통신용 시스템에서는 높은 SNR(Signal- to-Noise)이 요구되고 있으나, CMOS 증폭기(100)를 구성하는 소자들의 다운 스케일링(down scaling)으로 인해 저주파 플리커 노이즈, 즉, 1/f 노이즈가 커지는 문제가 있다. 이와 같은 저주파 플리커 노이즈의 개선을 위하여 CMOS 증폭기(100)의 구성 소자들의 액티브 영역(active)을 크게 설계하는 방법이 사용될 수 있으나, 이 경우 또한 기생 커패시턴스(capacitance) 성분의 증가로 인하여 회로 동작 주파수가 제한된다는 문제가 있다. As shown in FIG. 1, the CMOS amplifier 100 having a differential amplifier structure for amplifying the input differential signals V + and V− and outputting the amplified signal VOUT is widely used in circuits of almost all fields. Today, with the development of a system for transmitting and receiving high-speed wireless data such as a mobile phone, a DMB phone, a PDA, and a UWB, the components of the CMOS amplifier 100 for application to such a system are also getting smaller. In such a communication system, high signal-to-noise (SNR) is required, but low frequency flicker noise, that is, 1 / f noise, becomes large due to down scaling of the elements constituting the CMOS amplifier 100. have. In order to improve such low frequency flicker noise, a method of designing a large active area of components of the CMOS amplifier 100 may be used, but in this case, the circuit operating frequency may increase due to an increase in the parasitic capacitance component. There is a problem of being limited.

CMOS 증폭기의 저주파 플리커 노이즈를 줄이는 일반적인 기술의 일례를 설명하기 위한 회로(200)가 도 2에 도시되어 있다. 상기 회로(200)는 CMOS 증폭기(220)의 전후에 믹서들(210, 220)을 포함한다. 전단 믹서(210)는 입력 신호(VIN)와 일정 주파수를 가지는 신호(RF1)을 합성하여 입력 신호(VIN)를 그 보다 높은 주파수 대역으로 이동시키고, 후단 믹서(230)는 CMOS 증폭기(220)의 출력 신호와 일정 주파수를 가지는 신호(RF2)을 합성하여 입력 신호(VIN) 본래의 주파수 대역으로 CMOS 증폭기(220)의 출력 신호를 복원시킨다. 그러나, 도 2에 도시된 방법을 사용한다 하더라도, 글리치(glitch) 등 저주파 플리커 노이즈를 제거하기 위하여 6차 이상의 LPF(Low Pass Filter)(240)가 요구되므로, 전체적인 회로 사이즈가 커진다는 문제점이 있다. A circuit 200 is illustrated in FIG. 2 to illustrate an example of a general technique for reducing low frequency flicker noise in a CMOS amplifier. The circuit 200 includes mixers 210 and 220 before and after the CMOS amplifier 220. The front mixer 210 synthesizes the input signal VIN and the signal RF1 having a predetermined frequency to move the input signal VIN to a higher frequency band, and the rear mixer 230 of the CMOS amplifier 220. The output signal and the signal RF2 having a predetermined frequency are synthesized to restore the output signal of the CMOS amplifier 220 to the original frequency band of the input signal VIN. However, even if the method shown in FIG. 2 is used, since the sixth or more low pass filter (LPF) 240 is required to remove low frequency flicker noise such as glitch, the overall circuit size becomes large. .

CMOS 증폭기의 플리커 노이즈를 줄이는 일반적인 기술의 다른 예가 도 3에 도시되어 있다. 도 3에 도시된 회로(300)에서는 클럭 신호 Ø1이 액티브 될 때, CMOS 증폭기(310)에 연결된 MOSFET들(M11, M12, M13)을 턴온시키고 커패시터(CAZ)의 양단을 단락시켜서 옵셋(offset)이 제거되도록 한다. 다음에, 클럭 신호 Ø2가 액티브 될 때, MOSFET들(M21, M22)을 턴온시켜서 입력 신호(VIN)가 CMOS 증폭기(310)에서 증폭되도록 한다. 이와 같은 CDS(Correlated Double Sampling) 방식에서는 클럭 신호 Ø1의 액티브 시에 1/f 노이즈를 샘플링하여 제거시키고 있지만, 클럭 신호들(Ø1, Ø2)에 맞추어 연속적인(continuous) 입력 신호(VIN)를 인가시키기 어렵다는 문제점이 있다. Another example of a general technique for reducing flicker noise in a CMOS amplifier is shown in FIG. 3. In the circuit 300 illustrated in FIG. 3, when the clock signal Ø1 is active, the MOSFETs M11, M12, and M13 connected to the CMOS amplifier 310 are turned on and an offset is generated by shorting both ends of the capacitor C AZ . ) To be removed. Next, when clock signal Ø2 is active, MOSFETs M21 and M22 are turned on so that input signal VIN is amplified in CMOS amplifier 310. In the Correlated Double Sampling (CDS) method, 1 / f noise is sampled and removed when the clock signal Ø1 is active, but a continuous input signal VIN is applied to the clock signals Ø1 and Ø2. There is a problem that it is difficult to make.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, MOSFET 회로 구조(architecture)에 있어서 연속적인 신호의 처리에 적용 가능하며 글리치나 저주파 플리커(flicker) 노이즈가 개선된 새로운 MOSFET 회로 구조를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to be applicable to the processing of continuous signals in a MOSFET circuit architecture, and a new MOSFET circuit structure with improved glitch or low frequency flicker noise. To provide.

또한, 본 발명은 새로운 MOSFET 회로 구조를 포함함으로써, 연속적인 신호의 처리에 적용 가능하며 글리치나 저주파 플리커 노이즈가 개선된 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다.It is also an object of the present invention to provide a new CMOS amplifier that includes a novel MOSFET circuit structure, which is applicable to the processing of continuous signals and has improved glitch or low frequency flicker noise.

또한, 본 발명은 저주파 플리커 노이즈가 감쇄되면서, 연속적인(continuous) 신호를 처리할 수 있는 MOSFET 회로 구조 및 이러한 MOSFET 회로 구조를 포함하는 CMOS 증폭기를 제공하는데 그 목적이 있다.Another object of the present invention is to provide a MOSFET circuit structure capable of processing a continuous signal while low frequency flicker noise is attenuated, and a CMOS amplifier including the MOSFET circuit structure.

또한, 본 발명은 통신용 기저대역 CMOS 증폭기의 저주파 플리커 노이즈 특성을 개선할 수 있는 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다.It is also an object of the present invention to provide a novel CMOS amplifier capable of improving low frequency flicker noise characteristics of a baseband CMOS amplifier for communication.

또한, 본 발명은 CMOS 이미지 센서 등 미약 신호 검출 시스템에서 이용될 수 있는, 낮은 저주파 플리커 노이즈 특성을 갖는 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다. It is also an object of the present invention to provide a novel CMOS amplifier having low low frequency flicker noise characteristics that can be used in weak signal detection systems such as CMOS image sensors.

상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 MOSFET 소자를 구현하는 회로 구조는, 제1 클럭 신호를 입력 받는 제1 신호 입력부; 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받는 제2 신호 입력부; 제어 전압(Vp)을 입력 받는 제어 전압 입력부; 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET; 상기 제1 클럭 신호가 소정의 문턱(threshold) 전압 이상인 경우 상기 제어 전압(Vp)이 상기 제1 MOSFET으로 인가되도록 스위칭하는 제1 스위칭부; 및 상기 제2 클럭 신호가 상기 문턱 전압 이상인 경우 상기 제어 전압(Vp)이 상기 제2 MOSFET으로 인가되도록 스위칭하는 제2 스위칭부를 포함하는 것을 특징으로 한다.In order to achieve the object of the present invention as described above, a circuit structure for implementing the MOSFET device according to the present invention, the first signal input unit for receiving a first clock signal; A second signal input unit configured to receive a second clock signal having a phase opposite to that of the first clock signal; A control voltage input unit configured to receive a control voltage Vp; A first MOSFET connected to the first signal input unit and a second MOSFET connected to the second signal input unit; A first switching unit for switching the control voltage Vp to be applied to the first MOSFET when the first clock signal is greater than or equal to a predetermined threshold voltage; And a second switching unit for switching the control voltage Vp to be applied to the second MOSFET when the second clock signal is greater than or equal to the threshold voltage.

또한, 본 발명에 따른 MOSFET 회로 구조를 포함하는 CMOS 증폭기는, 제1 입력 신호(VIN +)가 인가되는, 한 쌍의 MOSFET을 포함하는 제1 MOSFET 회로부; 및 제2 입력 신호(VIN -)가 인가되는, 한 쌍의 MOSFET을 포함하는 제2 MOSFET 회로부를 포함하고, 상기 제1 MOSFET 회로부는 제어 전압(Vp)와, 제1 클럭 신호 및 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받고, 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET을 포함하되, 상기 제1 클럭 신호가 소정의 문턱(threshold) 전압 이상인 경우 상기 제어 전 압(Vp)이 상기 제1 MOSFET으로 인가되도록 스위칭하고, 상기 제2 클럭 신호가 상기 문턱 전압 이상인 경우 상기 제어 전압(Vp)이 상기 제2 MOSFET으로 인가되도록 스위칭하며, 상기 제2 MOSFET 회로부는 상기 제1 MOSFET 회로부의 거울(Mirror) 회로인 것을 특징으로 한다.In addition, a CMOS amplifier including a MOSFET circuit structure according to the present invention includes: a first MOSFET circuit portion including a pair of MOSFETs to which a first input signal V IN + is applied; And a second MOSFET circuit portion including a pair of MOSFETs to which a second input signal V IN − is applied, wherein the first MOSFET circuit portion includes a control voltage Vp, a first clock signal and the first clock signal. A second clock signal having a phase opposite to a clock signal is input, and includes a first MOSFET connected to the first signal input unit and a second MOSFET connected to the second signal input unit, wherein the first clock signal is a predetermined threshold. the control voltage Vp is applied to the first MOSFET when the threshold voltage is higher than the threshold voltage, and the control voltage Vp is applied to the second MOSFET when the second clock signal is higher than the threshold voltage. The second MOSFET circuit may be a mirror circuit of the first MOSFET circuit.

이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings and the contents described in the accompanying drawings, but the present invention is not limited or limited to the embodiments. Like reference numerals in the drawings denote like elements.

또한, 본 명세서에 기재된 저주파 플리커 노이즈는 1/f 노이즈와 동일한 의미이다.In addition, the low frequency flicker noise described in this specification is synonymous with 1 / f noise.

MOSFET(410)의 저주파 플리커 노이즈를 측정하기 위한 회로(400)가 도 4에 도시되어 있다. MOSFET(410)의 게이트(G)로 클럭 펄스(420)를 인가하고, 일정 회로(430)에 의하여 일정 전류(iD)를 가한 후, 드레인-소스(D-S) 간에 흐르는 전류를 측정한다. 이 때, 상기 MOSFET(410)의 게이트(G)에 클럭 펄스(420)가 인가됨에 따라, 드레인-소스(D-S) 간에 흐르는 전류에 포함된 1/f 저주파 플리커 노이즈에 의한 전류(inoise)가 감소한다. A circuit 400 for measuring low frequency flicker noise of the MOSFET 410 is shown in FIG. The clock pulse 420 is applied to the gate G of the MOSFET 410, a constant current i D is applied by the constant circuit 430, and then a current flowing between the drain and the source DS is measured. At this time, as the clock pulse 420 is applied to the gate G of the MOSFET 410, the current i noise due to 1 / f low frequency flicker noise included in the current flowing between the drain and the source DS is reduced . Decreases.

예를 들어, 도 5에 도시된 그래프와 같이, 낮은 주파수에서 큰 플리커 노이즈를 나타내는 1/f 노이즈의 파워는, MOSFET(410)의 게이트(G)에 일정 DC 바이어스를 인가할 때보다 클럭 펄스(420)를 인가하는 경우에 더 작게 나타남을 알 수 있 다. 이 때, 클럭 펄스(420)의 전압 크기가 1.5V에서 -0.5V까지 변할 때, 낮은 전압을 갖는 클럭 펄스(420)에서 노이즈 파워가 더 작게 나타남을 알 수 있다. For example, as shown in the graph shown in FIG. 5, the power of 1 / f noise, which exhibits large flicker noise at low frequencies, is higher than that of clock pulses when applying a constant DC bias to gate G of MOSFET 410. It can be seen that the smaller appears when applying 420). At this time, when the voltage magnitude of the clock pulse 420 varies from 1.5V to -0.5V, it can be seen that the noise power is smaller in the clock pulse 420 having a lower voltage.

본 발명에서는, 이와 같이 MOSFET의 게이트를 펄스 구동할 때, 1/f 노이즈가 감소되는 현상을 이용한 MOSFET 회로 구조 및 이를 이용한 CMOS 증폭기를 제안한다. The present invention proposes a MOSFET circuit structure using a phenomenon in which 1 / f noise is reduced when driving a gate of a MOSFET as described above, and a CMOS amplifier using the same.

도 6은 본 발명의 일실시예에 따른 MOSFET 회로 구조를 도시한 도면이다.6 is a diagram illustrating a MOSFET circuit structure according to an embodiment of the present invention.

도 6에는 일반적인 MOSFET 구조와 함께, 본 발명의 바람직한 일실시예에 따른 새로운 MOSFET 회로 구조가 도시되어 있다. 도 6에는 pMOSFET(p 채널 MOSFET)으로 구현된 MOSFET 회로 구조의 일례가 도시되어 있다. 이하 MOSFET의 예로서 P 채널 MOSFET(pMOSFET)을 이용하여 본 발명에 따른 MOSFET 회로 구조를 상세히 설명하지만, 본 발명은 이에 제한되지 아니한다. 6 shows a new MOSFET circuit structure in accordance with a preferred embodiment of the present invention, along with a general MOSFET structure. 6 shows an example of a MOSFET circuit structure implemented with a pMOSFET (p channel MOSFET). Hereinafter, a MOSFET circuit structure according to the present invention will be described in detail using a P-channel MOSFET (pMOSFET) as an example of the MOSFET, but the present invention is not limited thereto.

도 6에 도시된 본 발명에 따른 pMOSFET 회로 구조의 동작을 상세히 설명하면 아래와 같다. 우선 도 6에 도시된 pMOSFET 회로 구조에서 사용되는 클럭 신호들(Ø1 및 Ø2)의 파형은 도 7에 도시된 것과 같다. The operation of the pMOSFET circuit structure according to the present invention shown in FIG. 6 is described in detail below. First, the waveforms of the clock signals Ø1 and Ø2 used in the pMOSFET circuit structure shown in FIG. 6 are as shown in FIG. 7.

도 7은 도 6에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들을 도시한 파형도이다.FIG. 7 is a waveform diagram illustrating clock signals used in the MOSFET circuit structure shown in FIG. 6.

도 7에 도시된 것과 같이, 제1 클럭 신호(Ø1) 및 제2 클럭 신호(Ø2)는 서로 반대의 위상을 가지는 신호이고, 각각 50% 듀티 사이클(duty cycled)을 갖는 클럭 신호이다. 상기 클럭 신호들(Ø1, Ø2)의 서로 반대 방향으로의 위상의 변경은 실질적으로 동시에 이루어진다. As shown in FIG. 7, the first clock signal Ø1 and the second clock signal Ø2 are signals having opposite phases to each other, respectively, and are clock signals having 50% duty cycled. The phase change of the clock signals Ø1 and Ø2 in opposite directions is made substantially simultaneously.

도 7에 도시된 제1 클럭 신호(Ø1) 및 제2 클럭 신호(Ø2)는 각각 제1 신호 입력부(도시되지 아니함) 및 제2 신호 입력부(도시되지 아니함)으로 입력된다. 제1 신호 입력부로 입력된 제1 클럭 신호(Ø1)는 제1 스위칭부(SW1)(630)로 인가되어 제1 스위칭부(SW1)(630)의 on/off를 제어하고, 제2 신호 입력부로 입력된 제2 클럭 신호(Ø2)는 제2 스위칭부(SW2)(640)로 인가되어 제2 스위칭부(SW2)(640)의 on/off를 제어한다. 즉, 제1 클럭 신호(Ø1)가 도 7에 도시된 소정의 문턱 전압(threshold voltage) 이상인 경우(액티브 상태)인 경우, 제1 스위칭부(SW1)(630)는 제어 전압(Vp)이 제1 MOSFET(T1)(610)의 게이트로 입력되도록 스위칭한다(제1 MOSFET(T1)(610) 턴온). 이때, 제2 클럭 신호(Ø2)는 상기 문턱 전압 이하이며, 이때 제2 MOSFET(T2)(620)은 턴오프된다. 또한, 제2 클럭 신호(Ø2)가 도 7에 도시된 소정의 문턱 전압(threshold voltage) 이상인 경우(액티브 상태)인 경우, 제2 스위칭부(SW2)(640)는 제어 전압(Vp)이 제2 MOSFET(T2)(620)의 게이트로 입력되도록 스위칭한다(제2 MOSFET(T2)(620) 턴온). 이때, 제1 클럭 신호(Ø1)는 상기 문턱 전압 이하이며, 이때 제1 MOSFET(T2)(610)은 턴오프된다.The first clock signal Ø1 and the second clock signal Ø2 shown in FIG. 7 are input to the first signal input unit (not shown) and the second signal input unit (not shown), respectively. The first clock signal Ø1 input to the first signal input unit is applied to the first switching unit SW1 630 to control on / off of the first switching unit SW1 630 and to input the second signal. The negatively input second clock signal Ø2 is applied to the second switching unit SW2 640 to control on / off of the second switching unit SW2 640. That is, when the first clock signal Ø1 is equal to or greater than the predetermined threshold voltage shown in FIG. 7 (active state), the first switching unit SW1 630 may have a control voltage Vp. 1 is switched to be input to the gate of the MOSFET (T1) 610 (turning on the first MOSFET (T1) 610). At this time, the second clock signal Ø2 is less than or equal to the threshold voltage, and at this time, the second MOSFET (T2) 620 is turned off. In addition, when the second clock signal Ø2 is equal to or greater than the predetermined threshold voltage shown in FIG. 7 (active state), the second switching unit SW2 640 has a control voltage Vp of 0. 2 is switched to be input to the gate of the MOSFET (T2) 620 (second MOSFET (T2) 620 is turned on). At this time, the first clock signal Ø1 is less than or equal to the threshold voltage, and at this time, the first MOSFET (T2) 610 is turned off.

제1 MOSFET(610) 및 제2 MOSFET(620)은 P 채널 MOSFET이고, 실질적으로(substantially) 동일한 특성을 갖는 MOSFET인 것이 바람직하다. 또한, 제1 MOSFET(610) 및 제2 MOSFET(620)의 구동을 제어하는 제어 전압(Vp)은 제1 MOSFET(610) 및 제2 MOSFET(620)의 구동 전압(VDD) 이상의 크기를 갖는 것이 바람직하고, 일례로 Vp는 VDD의 1배에서 1.1배 사이의 값을 갖을 수 있다. 일례로, VDD가 1.5V인 경우, Vp는 1.5V에서 1.65V의 크기를 가질 수 있고, 이러한 제어 전압(Vp)의 크기 제어를 통해 저주파 플리커 노이즈 감쇄 효과를 극대화할 수 있다. 이 부분에 대해서는 도 9 및 도 10을 참조하여 후술한다.The first MOSFET 610 and the second MOSFET 620 are P-channel MOSFETs, preferably MOSFETs having substantially the same characteristics. In addition, the control voltage Vp for controlling the driving of the first MOSFET 610 and the second MOSFET 620 has a magnitude greater than or equal to the driving voltage V DD of the first MOSFET 610 and the second MOSFET 620. Preferably, for example, Vp may have a value between 1 and 1.1 times V DD . For example, when V DD is 1.5V, Vp may have a size of 1.5V to 1.65V, and the control of the control voltage Vp may maximize the low frequency flicker noise attenuation effect. This part will be described later with reference to FIGS. 9 and 10.

도 6에 도시된 MOSFET 회로 구조를 이용하게 되면, 도 4 및 도 5를 참조하여 설명한 것과 같이, 저주파 플리커 노이즈를 감쇄시킬 수 있다. 도 6을 참조하여 상술한 MOSFET 회로 구조는 저주파 플리커 노이즈 특성을 개선하기 위한 통신용 기저대역 CMOS 증폭기 또는 CMOS 이미지 센서 등 미약 신호 검출 시스템(weak signal detecting system)에서 이용될 수 있는, 낮은 저주파 플리커 노이즈 특성을 갖는 증폭기에 이용될 수 있다. 이러한 증폭기 구성의 일례가 도 8에 도시되어 있다. When the MOSFET circuit structure shown in FIG. 6 is used, low frequency flicker noise can be attenuated as described with reference to FIGS. 4 and 5. The MOSFET circuit structure described above with reference to FIG. 6 is a low low frequency flicker noise characteristic, which can be used in a weak signal detecting system such as a baseband CMOS amplifier or a CMOS image sensor for communication to improve low frequency flicker noise characteristics. It can be used in the amplifier having. An example of such an amplifier configuration is shown in FIG.

도 8은 도 6에 도시된 MOSFET 회로 구조를 포함하는 CMOS 증폭기의 일례를 도시한 도면이다.FIG. 8 is a diagram showing an example of a CMOS amplifier including the MOSFET circuit structure shown in FIG.

도 8을 참조하면, 본 발명에 따른 MOSFET 회로 구조를 포함하는 CMOS 증폭기는 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)를 포함하고, 안정적인 출력 전압을 얻기 위한 출력 버퍼(830)를 더 포함할 수 있다. Referring to FIG. 8, a CMOS amplifier including a MOSFET circuit structure according to the present invention includes a first MOSFET circuit portion 810 and a second MOSFET circuit portion 820, and includes an output buffer 830 for obtaining a stable output voltage. It may further include.

제1 MOSFET 회로부(810)는 한 쌍의 pMOSFET(T11, T12) 및 한 쌍의 스위칭부(SW11, SW12)를 포함하고, 제1 MOSFET 회로부(810)에는 제1 입력 신호(VIN +)가 인가된다. 또한, 제2 MOSFET 회로부(820)는 한 쌍의 pMOSFET(T21, T22) 및 한 쌍의 스위칭부(SW21, SW22)를 포함하고, 제2 MOSFET 회로부(820)에는 제2 입력 신호(VIN-)가 인가된다. The first MOSFET circuit unit 810 includes a pair of pMOSFETs T11 and T12 and a pair of switching units SW11 and SW12. The first MOSFET circuit unit 810 includes a first input signal V IN + . Is approved. In addition, the second MOSFET circuit unit 820 includes a pair of pMOSFETs T21 and T22 and a pair of switching units SW21 and SW22, and the second MOSFET circuit unit 820 includes a second input signal V IN−. ) Is applied.

제1 MOSFET 회로부(810)는 도 6 및 도 7을 참조하여 설명한 MOSFET 회로 구조와 동일한 구조를 가진다. 도 7에 도시된 것과 같이, 제1 클럭 신호(Ø1) 및 제2 클럭 신호(Ø2)는 서로 반대의 위상을 가지는 신호이고, 각각 50% 듀티 사이클(duty cycled)을 갖는 클럭 신호이다. 상기 클럭 신호들(Ø1, Ø2)의 서로 반대 방향으로의 위상의 변경은 실질적으로 동시에 이루어진다. 이러한 제1 클럭 신호(Ø1) 및 제2 클럭 신호(Ø2)는 각각 제1 신호 입력부(도시되지 아니함) 및 제2 신호 입력부(도시되지 아니함)으로 입력된다. 제1 신호 입력부로 입력된 제1 클럭 신호(Ø1)는 제1 스위칭부(SW11)로 인가되어 제1 스위칭부(SW11)의 on/off를 제어하고, 제2 신호 입력부로 입력된 제2 클럭 신호(Ø2)는 제2 스위칭부(SW12)로 인가되어 제2 스위칭부(SW12)의 on/off를 제어한다. 즉, 제1 클럭 신호(Ø1)가 액티브 상태인 경우, 제1 스위칭부(SW11)는 제어 전압(Vp)이 제1 MOSFET(T11)의 게이트로 입력되도록 스위칭하고, 제1 MOSFET(T11)은 턴온(turn-on)된다. 이때, 제2 클럭 신호(Ø2)는 상기 문턱 전압 이하이며, 이때 제2 MOSFET(T12)은 턴오프된다. 또한, 제2 클럭 신호(Ø2)가 액티브 상태인 경우, 제2 스위칭부(SW12)는 제어 전압(Vp)이 제2 MOSFET(T12)의 게이트로 입력되도록 스위칭하고, 제2 MOSFET(T12)은 턴온된다. The first MOSFET circuit portion 810 has the same structure as the MOSFET circuit structure described with reference to FIGS. 6 and 7. As shown in FIG. 7, the first clock signal Ø1 and the second clock signal Ø2 are signals having opposite phases to each other, respectively, and are clock signals having 50% duty cycled. The phase change of the clock signals Ø1 and Ø2 in opposite directions is made substantially simultaneously. The first clock signal Ø1 and the second clock signal Ø2 are respectively input to the first signal input unit (not shown) and the second signal input unit (not shown). The first clock signal Ø1 input to the first signal input unit is applied to the first switching unit SW11 to control on / off of the first switching unit SW11 and the second clock input to the second signal input unit. The signal Ø2 is applied to the second switching unit SW12 to control on / off of the second switching unit SW12. That is, when the first clock signal Ø1 is in an active state, the first switching unit SW11 switches so that the control voltage Vp is input to the gate of the first MOSFET T11, and the first MOSFET T11 is It is turned on. At this time, the second clock signal Ø2 is less than or equal to the threshold voltage, and the second MOSFET T12 is turned off. In addition, when the second clock signal Ø2 is in an active state, the second switching unit SW12 switches so that the control voltage Vp is input to the gate of the second MOSFET T12, and the second MOSFET T12 is Is turned on.

여기에서, 제1 MOSFET(610) 및 제2 MOSFET(620)은 P 채널 MOSFET이고, 실질적으로(substantially) 동일한 특성을 갖는 MOSFET인 것이 바람직하다. 또한, 제1 MOSFET(610) 및 제2 MOSFET(620)의 구동을 제어하는 제어 전압(Vp)은 제1 MOSFET(610) 및 제2 MOSFET(620)의 구동 전압(VDD) 이상의 크기를 갖는 것이 바람직하고, 일례로 Vp는 VDD의 1배에서 1.1배 사이의 값을 갖을 수 있다. 일례로, VDD가 1.5V인 경우, Vp는 1.5V에서 1.65V의 크기를 가질 수 있다.Here, the first MOSFET 610 and the second MOSFET 620 are P-channel MOSFETs, preferably MOSFETs having substantially the same characteristics. In addition, the control voltage Vp for controlling the driving of the first MOSFET 610 and the second MOSFET 620 has a magnitude greater than or equal to the driving voltage V DD of the first MOSFET 610 and the second MOSFET 620. Preferably, for example, Vp may have a value between 1 and 1.1 times V DD . For example, when V DD is 1.5V, Vp may have a size of 1.5V to 1.65V.

제2 MOSFET 회로부(820)는 도 6 및 도 7을 참조하여 설명한 MOSFET 회로 구조와 동일한 구조를 가지되, 상술한 제1 MOSFET 회로부(810)와는 미러(mirror) 회로를 구성한다. The second MOSFET circuit unit 820 has the same structure as the MOSFET circuit structure described with reference to FIGS. 6 and 7, but forms a mirror circuit with the above-described first MOSFET circuit unit 810.

상술한 구성을 가지는 CMOS 증폭기는 제1 및 제2 입력 신호(VIN +, VIN -)를 입력 받아 증폭하고, 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)에 포함된 각 쌍의 MOSFET들을 통해 증폭된 차동 신호들을 출력할 수 있다. 제1 및 제2 입력 신호(VIN +, VIN -)에 따른 증폭된 차동 신호들은, 도 4 및 도 5에서 설명한 것과 같이 저주파 플리커 노이즈가 감쇄된 신호로서 출력된다. The CMOS amplifier having the above-described configuration receives and amplifies the first and second input signals V IN + and V IN − , and each pair included in the first MOSFET circuit 810 and the second MOSFET circuit 820. The MOSFETs can be used to output amplified differential signals. The amplified differential signals according to the first and second input signals V IN + and V IN − are output as signals in which low frequency flicker noise is attenuated, as described with reference to FIGS. 4 and 5.

본 발명에 따른 CMOS 증폭기는 안정적인 버퍼, 필터, 적분기, 또는 비교기 등으로서 이용될 목적으로 출력 버퍼 회로(830)를 더 포함할 수 있다. 출력 버퍼 회로(830)는 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)로부터 증폭된 차동(differential) 신호들을 받는, N 채널 MOSFET(T6), P 채널 MOSFET(T7), 저항(R), 및 커패시터(C)를 포함한다. 출력 버퍼 회로(830)는 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)로부터 증폭된 차동 신호들을 버퍼링한다. 즉, 출력 버퍼 회로(830)는 좀더 안정적이고 일정 레벨로 구동 능력이 증강된 출력 신호(VOUT)를 생성하여 출력한다.The CMOS amplifier according to the present invention may further include an output buffer circuit 830 for the purpose of being used as a stable buffer, filter, integrator, comparator, or the like. The output buffer circuit 830 receives an N channel MOSFET T6, a P channel MOSFET T7, a resistor R that receives differential signals amplified from the first MOSFET circuit portion 810 and the second MOSFET circuit portion 820. ), And a capacitor (C). The output buffer circuit 830 buffers the differential signals amplified from the first MOSFET circuit portion 810 and the second MOSFET circuit portion 820. That is, the output buffer circuit 830 generates and outputs an output signal VOUT which is more stable and has improved driving capability to a predetermined level.

또한, 구현에 따라 CMOS 증폭기에서, 제1 및 제2 입력 신호(VIN +, VIN -) 중 어느 하나의 단자(예를 들어, VIN -)와 출력 단자(VOUT)가 연결될 수 있다. 이 경우, CMOS 증폭기는 제1 및 제2 입력 신호(VIN +, VIN -) 중 다른 신호 단자(예를 들어, VIN +)로 하나의 입력 신호를 받아 출력 단자(VOUT)로 버퍼링된 신호를 출력하는 1입력 1출력 증폭기로 동작할 수 있고, 이와 같은 구조는, 버퍼, 필터(LPF, HPF, BPF 등), 적분기, 또는 비교기 등에 이용되는 연산 증폭기 기능을 수행할 수 있다. Further, in the CMOS amplifier according to the embodiment, the first and second input signals (V IN +, V IN -) - may have the output terminal (VOUT) is connected any one of the terminals of (for example, V IN). In this case, the CMOS amplifier receives one input signal to another signal terminal (for example, V IN + ) of the first and second input signals V IN + and V IN − and is buffered to the output terminal VOUT. It can operate as a one-input one-output amplifier for outputting a signal, and such a structure can perform an operational amplifier function used in a buffer, a filter (LPF, HPF, BPF, etc.), an integrator, or a comparator.

또한 도 8에 도시된 CMOS 증폭기가 버퍼, 필터, 적분기, 또는 비교기 등으로서의 다른 기능을 위하여 도 8에 도시된 회로에 다른 소자들이 더 포함될 수도 있고, 이러한 설계 변경은 당업자에게 자명한 것이다. In addition, other elements may be further included in the circuit shown in FIG. 8 for other functions of the CMOS amplifier shown in FIG. 8 as a buffer, a filter, an integrator, a comparator, or the like. Such a design change will be apparent to those skilled in the art.

도 9는 본 발명에 따른 MOSFET 회로 구조를 채용하는 경우 Vp 변화에 따른 저주파 플리커 노이즈의 감소를 보여주는 그래프이다.9 is a graph showing the reduction of low-frequency flicker noise according to the Vp change when adopting the MOSFET circuit structure according to the present invention.

도 9를 참조하면, 도 6에 도시된 MOSFET 회로 구조를 사용할 때, Vp를 가변 입력하는 경우 발생하는 1/f 노이즈의 파워 스펙트럼 강도(Power Spectral Density)를 분석한 결과가 도시되어 있다. 상기 파워 스펙트럼 강도는 FFT(Fast Fourier Transform) 분석법에 의하여 계산될 수 있다. 도 9에 도시된 것과 같이, Vp가 증가함에 따라 1/f 노이즈의 파워 스펙트럼 강도는 감소하는 것을 알 수 있다. Referring to FIG. 9, a result of analyzing the power spectral density of 1 / f noise generated when a variable input of Vp is used when using the MOSFET circuit structure shown in FIG. 6 is illustrated. The power spectral intensity may be calculated by fast fourier transform (FFT) analysis. As shown in FIG. 9, it can be seen that the power spectral intensity of 1 / f noise decreases as Vp increases.

도 10은 본 발명에 따른 MOSFET 회로 구조를 채용하는 경우, Vp 의 변화에 따른 저주파 플리커 노이즈의 감소를 dB 스케일로 보여주는 그래프이다.10 is a graph showing a reduction in low frequency flicker noise with a change in Vp in dB scale when adopting the MOSFET circuit structure according to the present invention.

도 10을 참조하면, VDD가 1.5V이고, Vp가 1.5V에서 1.65V 사이의 값을 가지는 경우의 노이즈 감쇄 효과가 도시되어 있다. 즉, Vp가 VDD와 동일한 크기를 가질 때(Vp=1.5V)보다, Vp가 VDD보다 다소 큰 크기를 갖는 경우(Vp= 1.55V, 1.6V, 및 1.65V)에 노이즈 감쇄 효과가 개선된다는 사실을 알 수 있다. Referring to FIG. 10, the noise attenuation effect when VDD is 1.5V and Vp has a value between 1.5V and 1.65V is illustrated. That is, the fact that the noise reduction effect is improved when Vp has a size slightly larger than VDD (Vp = 1.55V, 1.6V, and 1.65V) than when Vp has the same size as VDD (Vp = 1.5V). It can be seen.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.As described above, although the present invention has been described with reference to limited embodiments and drawings, the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains various modifications and variations from such descriptions. This is possible. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below but also by the equivalents of the claims.

본 발명에 따르면, MOSFET 회로 구조(architecture)에 있어서 연속적인 신호의 처리에 적용 가능하며 글리치나 저주파 플리커(flicker) 노이즈가 개선된 새로운 MOSFET 회로 구조를 제공할 수 있다.According to the present invention, it is possible to provide a new MOSFET circuit structure which is applicable to the processing of continuous signals in the MOSFET circuit architecture and which has improved glitch or low frequency flicker noise.

또한, 본 발명에 따르면, 새로운 MOSFET 회로 구조를 이용함으로써 연속적인 신호의 처리에 적용 가능하며 글리치나 저주파 플리커 노이즈가 개선된 새로운 CMOS 증폭기를 제공할 수 있다.In addition, according to the present invention, by using the new MOSFET circuit structure, it is possible to provide a new CMOS amplifier that is applicable to the processing of continuous signals and has improved glitch or low frequency flicker noise.

또한, 본 발명에 따르면, 저주파 플리커 노이즈가 감쇄되면서, 연속적인(continuous) 신호를 처리할 수 있는 MOSFET 회로 구조 및 이러한 MOSFET 회로 구조를 포함하는 CMOS 증폭기를 제공할 수 있다.Further, according to the present invention, it is possible to provide a MOSFET circuit structure capable of processing a continuous signal while low frequency flicker noise is attenuated, and a CMOS amplifier including such a MOSFET circuit structure.

또한, 본 발명에 따르면, 통신용 기저대역 CMOS 증폭기의 저주파 플리커 노 이즈 특성을 개선할 수 있는 새로운 CMOS 증폭기를 제공할 수 있다.In addition, the present invention can provide a novel CMOS amplifier capable of improving low frequency flicker noise characteristics of a baseband CMOS amplifier for communication.

또한, 본 발명에 따르면, CMOS 이미지 센서 등 미약 신호 검출 시스템(weak signal detecting system)에서 이용될 수 있는, 낮은 저주파 플리커 노이즈 특성을 갖는 새로운 CMOS 증폭기를 제공할 수 있다. Furthermore, according to the present invention, it is possible to provide a novel CMOS amplifier having low low frequency flicker noise characteristics that can be used in a weak signal detecting system such as a CMOS image sensor.

Claims (15)

MOSFET 소자를 구현하는 회로 구조에 있어서,In a circuit structure for implementing a MOSFET device, 제1 클럭 신호를 입력 받는 제1 신호 입력부;A first signal input unit receiving a first clock signal; 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받는 제2 신호 입력부;A second signal input unit configured to receive a second clock signal having a phase opposite to that of the first clock signal; 제어 전압(Vp)을 입력 받는 제어 전압 입력부;A control voltage input unit configured to receive a control voltage Vp; 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET;A first MOSFET connected to the first signal input unit and a second MOSFET connected to the second signal input unit; 상기 제1 클럭 신호가 선정된(predetermined) 문턱(threshold) 전압 이상인 경우 상기 제어 전압(Vp)이 상기 제1 MOSFET으로 인가되도록 스위칭하는 제1 스위칭부; 및A first switching unit for switching the control voltage Vp to be applied to the first MOSFET when the first clock signal is greater than or equal to a predetermined threshold voltage; And 상기 제2 클럭 신호가 상기 문턱 전압 이상인 경우 상기 제어 전압(Vp)이 상기 제2 MOSFET으로 인가되도록 스위칭하는 제2 스위칭부A second switching unit for switching the control voltage Vp to be applied to the second MOSFET when the second clock signal is greater than or equal to the threshold voltage 를 포함하는 것을 특징으로 하는 MOSFET 회로 구조.MOSFET circuit structure comprising a. 제1항에 있어서, The method of claim 1, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 각각 50% 듀티(duty) 사이클(cycled) 클럭 신호인 것을 특징으로 하는 MOSFET 회로 구조.The first clock signal and the second clock signal are each a 50% duty cycle clock signal. 제2항에 있어서, The method of claim 2, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상의 변경은 함께 수행되는 것을 특징으로 하는 MOSFET 회로 구조.And the phase shift of the first clock signal and the second clock signal is performed together. 제1항에 있어서, The method of claim 1, 상기 제어 전압은 상기 제1 MOSFET 또는 상기 제2 MOSFET의 게이트(Gate)로 인가되는 것을 특징으로 하는 MOSFET 회로 구조.The control voltage is applied to a gate of the first MOSFET or the second MOSFET. 제1항에 있어서, The method of claim 1, 상기 제1 MOSFET 및 상기 제2 MOSFET는 P 채널 MOSFET임을 특징으로 하는 MOSFET 회로 구조.And wherein the first MOSFET and the second MOSFET are P-channel MOSFETs. 제4항에 있어서, The method of claim 4, wherein 상기 제어 전압(Vp)은 상기 제1 MOSFET 및 상기 제2 MOSFET의 구동 전압(VDD) 이상인 것을 특징으로 하는 MOSFET 회로 구조.The control voltage (Vp) is a MOSFET circuit structure, characterized in that more than the driving voltage (V DD ) of the first MOSFET and the second MOSFET. 제6항에 있어서, The method of claim 6, 상기 제어 전압(Vp)은 상기 구동 전압(VDD)의 1배 이상에서 1.1배 이하의 크기를 갖는 것을 특징으로 하는 MOSFET 회로 구조.The control circuit (Vp) is a MOSFET circuit structure, characterized in that having a magnitude of more than 1 times to 1.1 times the drive voltage (V DD ). 제1항에 있어서, The method of claim 1, 상기 MOSFET 회로 구조는 저주파 잡음 감쇄를 위한 통신용 증폭기에 적용되는 것을 특징으로 하는 MOSFET 회로 구조.The MOSFET circuit structure is characterized in that applied to the communication amplifier for low frequency noise reduction MOSFET circuit structure. 제1 입력 신호(VIN+)가 인가되는, 한 쌍의 MOSFET을 포함하는 제1 MOSFET 회로부; 및A first MOSFET circuit portion including a pair of MOSFETs to which a first input signal V IN + is applied; And 제2 입력 신호(VIN-)가 인가되는, 한 쌍의 MOSFET을 포함하는 제2 MOSFET 회로부Second MOSFET circuit portion including a pair of MOSFETs to which the second input signal V IN- is applied. 를 포함하고,Including, 상기 제1 MOSFET 회로부는 제어 전압(Vp)와, 제1 클럭 신호 및 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받고, 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET을 포함하되, 상기 제1 클럭 신호가 선정된(predetermined) 문턱(threshold) 전압 이상인 경우 상기 제어 전압(Vp)이 상기 제1 MOSFET으로 인가되도록 스위칭하고, 상기 제2 클럭 신호가 상기 문턱 전압 이상인 경우 상기 제어 전압(Vp)이 상기 제2 MOSFET으로 인가되도록 스위칭하며,The first MOSFET circuit unit receives a control voltage Vp, a first clock signal and a second clock signal having a phase opposite to that of the first clock signal, and includes a first MOSFET connected to the first signal input unit, and the first MOSFET. A second MOSFET coupled to the second signal input, wherein the control voltage Vp is switched to be applied to the first MOSFET when the first clock signal is above a predetermined threshold voltage, and the second When the clock signal is greater than or equal to the threshold voltage, the control voltage Vp is switched to be applied to the second MOSFET. 상기 제2 MOSFET 회로부는 상기 제1 MOSFET 회로부의 거울(Mirror) 회로인 것을 특징으로 하는 CMOS 증폭기And the second MOSFET circuit part is a mirror circuit of the first MOSFET circuit part. 제9항에 있어서, The method of claim 9, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 각각 50% 듀티(duty) 사이클(cycled) 클럭 신호인 것을 특징으로 하는 CMOS 증폭기.And the first clock signal and the second clock signal are 50% duty cycled clock signals, respectively. 제10항에 있어서, The method of claim 10, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상의 변경은 함께 수행되는 것을 특징으로 하는 CMOS 증폭기.And the phase shift of the first clock signal and the second clock signal is performed together. 제9항에 있어서, The method of claim 9, 상기 제1 MOSFET 및 상기 제2 MOSFET는 P 채널 MOSFET임을 특징으로 하는 CMOS 증폭기.And the first MOSFET and the second MOSFET are P-channel MOSFETs. 제9항에 있어서, The method of claim 9, 상기 제어 전압(Vp)은 상기 제1 MOSFET 및 상기 제2 MOSFET의 구동 전압(VDD) 이상인 것을 특징으로 하는 CMOS 증폭기.The control voltage (Vp) is a CMOS amplifier, characterized in that more than the driving voltage (V DD ) of the first MOSFET and the second MOSFET. 제13항에 있어서, The method of claim 13, 상기 제어 전압(Vp)은 상기 구동 전압(VDD)의 1배 이상에서 1.1배 이하의 크기를 갖는 것을 특징으로 하는 CMOS 증폭기.The control voltage (Vp) is a CMOS amplifier, characterized in that having a magnitude of more than 1 times to 1.1 times the driving voltage (V DD ). 제9항에 있어서,The method of claim 9, 상기 제1 입력 신호 및 상기 제2 입력 신호에 대한 증폭된 출력 신호를 출력하는 출력 버퍼 회로An output buffer circuit for outputting an amplified output signal for the first input signal and the second input signal 를 더 포함하는 것을 특징으로 하는 CMOS 증폭기.CMOS amplifier, characterized in that it further comprises.
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