KR100822604B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 트렌치 소자분리막의 갭필 마진(gap fill margin)을 향상시키기 위한 반도체 소자의 소자분리막 형성방법에 관한 것으로, 소자분리용 트렌치가 형성된 반도체 기판을 제공하는 단계와, 상기 소자분리용 트렌치의 일부가 채워지도록 제 1 절연막을 형성하는 단계와, 상기 소자분리용 트렌치가 채워지도록 상기 제1 절연막 상에 SOD(Spin On Dielectric) 절연막을 형성하는 단계와, 상기 반도체 기판이 노출되도록 상기 SOD 절연막을 평탄화하는 단계와, 상기 SOD 절연막 상부를 식각하여 상기 소자분리용 트렌치의 상부를 노출시키는 단계 및 상기 소자분리용 트렌치가 채워지도록 잔류된 상기 SOD 절연막 상에 제 2 절연막을 형성하는 단계를 포함한다.
트렌치 소자분리막, HDP 산화막, SOD 절연막
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성공정 단면도
도 2는 PSZ 물질의 분자 결합 구조 및 열처리 공정에 의한 고형화된 절연막 형성 과정을 나타낸 도면
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 터널 산화막
12 : 폴리실리콘막 13 : 트렌치
14 : 제 1 절연막 15 : SOD 절연막
16 : 제 2 절연막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히 트렌치 소자분리막의 갭필(gap fill) 마진을 향상시키기 위한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로 반도체 소자는 개개의 회로 패턴을 전기적으로 분리하기 위한 소자분리영역을 포함한다. 반도체 소자가 고집적화되고 미세화되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자분리영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자분리영역의 형성은 모든 반도체 소자의 제조 초기 단계로서 활성 영역의 크기 및 후공정 단계의 공정 마진(margin)을 좌우하기 때문이다.
최근까지 반도체 소자의 제조에 널리 이용되는 로코스(LOCOS) 소자분리방법은 비교적 넓은 면적의 소자분리영역을 형성하므로 반도체 소자가 고집적화 및 미세 패턴화 되어감에 따라 그 한계점에 이르렀다. 이에 따라 반도체 기판 일부에 대한 식각으로 트렌치(trench)를 형성하고 트렌치에 절연막을 갭필(gap-fill)하여 소자를 분리하는 트렌치 소자분리 방법이 제안되었다.
트렌치 소자분리 방법에서 트렌치를 갭필하는 절연막으로 주로 HDP(High Density Plasma) 산화막을 사용하고 있다. 그러나, 고집적화로 트렌치의 종횡비가 증가됨에 따라서 HDP 산화막으로 트렌치를 갭필(gap fill)하는 것이 어려워지게 되었다. 실제로, 현재 사용하고 있는 HDP 장비로는 종횡비가 4 이상일 경우 갭필이 힘든 상황이나, 현재 개발 중인 60nm 낸드 플래쉬 디바이스(nand flash device)의 경우 소자분리용 트렌치의 종횡비가 5.5 정도 되기 때문에 현실적으로 HDP 산화막을 이용한 트렌치 갭필이 어려운 상황이다.
이러한 문제를 해결하기 위하여 HDP 증착 공정에 대한 많은 연구를 진행하고 있으나, 아직까지 좋은 결과를 얻지 못하고 있는 실정이다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 소자분리용 트렌치 갭필 마진을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은 소자분리용 트렌치가 형성된 반도체 기판을 제공하는 단계와, 상기 소자분리용 트렌치의 일부가 채워지도록 제 1 절연막을 형성하는 단계와, 상기 소자분리용 트렌치가 채워지도록 상기 제1 절연막 상에 SOD(Spin On Dielectric) 절연막을 형성하는 단계와, 상기 반도체 기판이 노출되도록 상기 SOD 절연막을 평탄화하는 단계와, 상기 SOD 절연막 상부를 식각하여 상기 소자분리용 트렌치의 상부를 노출시키는 단계, 및 상기 소자분리용 트렌치가 채워지도록 잔류된 상기 SOD 절연막 상에 제 2 절연막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도로, 낸드 플래쉬 메모리 소자의 SA-STI(Self Aligned Shallow Trench Isolation) 스킴에 적용한 경우이다.
먼저, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 터널 산화막(11)과 플로팅 게이트용 폴리실리콘막(12)을 순차 형성하고, 사진 식각 공정으로 플로팅 게이트용 폴리실리콘막(12)과 터널 산화막(11) 및 반도체 기판(10)의 일정 깊이를 식각하여 소자분리용 트렌치(13)를 형성한다. 이어, 소자분리용 트렌치(13)를 포함한 폴리실리콘막(12) 상에 제 1 절연막(14)을 형성한다. 제 1 절연막(14)으로는 HDP(High Density Plasma) 산화막을 100~2000Å의 두께로 형성하는 것이 바람직하다. 이때, 제 1 절연막(14)은 트렌치(13)를 포함한 폴리실리콘막(12) 상에 얇게 증착되게 되는데, A 부분에 나타낸 바와 같이 터널 산화막(11)의 측면에는 다른 부분에 비하여 두꺼운 두께로 형성되게 된다.
이어서, 도 1b에 도시하는 바와 같이 트렌치(13)를 포함한 제1 절연막(14) 상에 SOD(Spin On Dielectric) 방법으로 흐름성을 갖는 PSZ(polysilazane) 물질을 코팅한다. SOD 방법으로 코팅 공정을 실시할 때는 물질 자체의 점도가 낮아, 흐르는 성질이 있으므로 트렌치(13)를 보이드 없이 매립할 수 있다. 이때, PSZ 물질의 코팅 두께는 1000~8000Å이 되도록 한다. 그런 다음, H2O 혹은 O2 분위기에서 300~1200℃로 습식 열처리 공정을 실시하여 PSZ 물질을 고형화시키어 SOD 절연막(15)을 형성한다.
즉, 도 2에 도시된 바와 같이 PSZ 물질은 Si, H, N으로 이루어져 있는데, H2O 혹은 O2 가스 분위기에서 열처리하면 SiO2 이루어진 SOD 절연막(15)이 형성되게 된다. 그리고, 부산물로 NH3 또는 H2가 발생하는데, 이들은 기체 상태로 배출되게 된다.
SOD 절연막(15)은 HDP 산화막에 비하여 매립 특성은 매우 양호하나, 습식 에천트(wet etchant)에 대해 식각 속도가 빨라, 후속 공정에서 사용되는 습식 에천트에 노출되게 되면 급격하게 손실되게 되어, 소자적인 문제가 유발되는 단점이 있다. 이에, 후속 공정에서 SOD 절연막(15)이 노출되지 않도록 SOD 절연막(15)의 두께를 낮출 필요가 있다.
한편, PSZ 물질은 셀 영역의 중앙 부분에 비하여 셀 영역의 에지(edge) 부분 및 주변 회로 영역에서 얇게 코팅되게 되며, PSZ 물질을 열처리하여 형성하는 SOD 절연막(15) 역시 PSZ 물질과 동일한 프로파일을 갖는다. 이러한 상태에서 SOD 절연막(15)의 두께를 낮추기 위한 식각 공정을 실시하면 셀 영역의 중앙 부분에 비하여 셀 영역의 에지 부분과 주변 회로 영역이 더 낮은 높이까지 식각되고 되고, 이로 인하여 후속 절연막 매립시 갭필 마진이 줄어들게 되며 최종 실효 필드 높이(Effective Field Height : EFH) 변화폭이 증가하게 되는 문제가 발생한다.
이에, 도 1c에 도시하는 바와 같이 SOD 절연막(15)에 대한 평탄화 공정을 실시하여 트렌치(13) 이외의 부분에 형성된 제 1 절연막(14)과 SOD 절연막(15)을 제 거한다.
평탄화 공정으로는 CMP(Chemical Mechanical Polishing) 공정을 사용하는 것이 바람직하며, CMP 공정의 슬러리(slurry)로는 산화막 대비 폴리실리콘막의 선택비가 큰 HSS(High Selective Slurry)를 사용한다. 이처럼 HSS를 사용하면 SOD 절연막(15)의 두께에 관계없이 폴리실리콘막(12)이 노출된 시점에서 CMP 공정이 멈춰지게 된다.
그런 다음, 도 1d에 도시하는 바와 같이 습식 에천트(wet etchant)를 이용하여 SOD 절연막(15)을 300~2000Å 정도 식각하여 트렌치(13) 상부를 노출시킨다. 습식 에천트로는 BOE(Buffer Oxide Etchant)나 HF를 사용한다.
이때, 터널 산화막(11)이 습식 에천트에 의해 식각되게 되면 후속 절연막 매립시 보이드 발생의 원인이 된다. 그러나, 터널 산화막(11)의 측면에 제 1 절연막(14)이 두껍게 형성된 상태이므로 SOD 절연막(15) 식각 공정시 터널 산화막(11)은 노출되지 않고 제 1 절연막(14)에 의하여 보호되게 되어 보이드 발생이 원천적으로 방지된다.
이후, 도 1e에 도시하는 바와 같이 트렌치(13)를 포함한 전면에 제 2 절연막(16)을 형성한다. 제 2 절연막(16)으로는 1000~6000Å 두께의 HDP 산화막을 사용하여 형성한다. SOD 절연막(15)에 의하여 트렌치(13)가 어느 정도 매립된 상태이므로 제 2 절연막(16)에 의해 매립해야 하는 트렌치(13) 깊이는 매우 낮다. 따라서, 트렌치(13) 갭필 마진은 충분하다.
이후, 도시하지는 않았지만 폴리실리콘막(12)이 노출되도록 제 2 절연막(16) 에 대한 평탄화 공정을 실시하여 소자분리막을 형성한다.
전술한 실시예에서는 본 발명을 반도체 기판상에 터널 산화막(11)과 플로팅 게이트용 폴리실리콘막(12)을 형성한 후에 트렌치(13)를 형성하고 이에 절연막을 매립하여 소자분리막을 형성하는 SA-STI 스킴에 적용한 경우에 대해서 언급하였으나, 본 발명은 이에 한정되지 않고 트렌치를 형성하고 이에 절연막을 매립하여 소자분리막을 형성하는 모든 반도체 소자 제조방법에 적용 가능함을 밝혀 둔다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 소자 특성에 악영향을 미칠 수 있는 소자분리막내의 보이드 발생을 쉽고 완전하게 방지할 수 있으므로 소자 페일 양상을 줄일 수 있고, 수율을 향상시킬 수 있다.
둘째, 향후 디바이스가 계속 미세 패턴화 되더라도 새로운 장비를 사용할 필요가 없고 기존의 장비를 이용하여 우수한 특성을 갖는 소자분리막을 형성할 수 있으므로 장비 투자비용을 절감할 수 있다.
셋째, 후속 공정에서 SOD 절연막이 노출되지 않으므로 SOD 절연막의 손실이 방지되어 소자분리 특성을 확보할 수 있다.
넷째, 터널 산화막 측면에 두꺼운 두께의 제 1 절연막을 형성하여 습식 에천트로부터 터널 산화막을 보호할 수 있다. 따라서, 보이드 발생을 원천적으로 방지할 수 있다.
다섯째, SOD 절연막을 형성한 후에 CMP 공정을 실시하여 SOD 절연막의 두께를 균일하게 형성할 수 있으므로 후속 절연막 갭필 마진을 향상시킬 수 있고, 실효 필드 높이(EFH) 변이(variation)를 줄일 수 있다.
다섯째, SOD 절연막을 형성한 후에 CMP 공정을 실시하여 SOD 절연막의 두께를 균일하게 형성할 수 있으므로 후속 절연막 갭필 마진을 향상시킬 수 있고, 실효 필드 높이(EFH) 변이(variation)를 줄일 수 있다.
삭제
Claims (9)
- 소자분리용 트렌치가 형성된 반도체 기판을 제공하는 단계;상기 소자분리용 트렌치의 일부가 채워지도록 제 1 절연막을 형성하는 단계;상기 소자분리용 트렌치가 채워지도록 상기 제1 절연막 상에 SOD(Spin On Dielectric) 절연막을 형성하는 단계;상기 반도체 기판이 노출되도록 상기 SOD 절연막을 평탄화하는 단계;상기 SOD 절연막 상부를 식각하여 상기 소자분리용 트렌치의 상부를 노출시키는 단계; 및상기 소자분리용 트렌치가 채워지도록 잔류된 상기 SOD 절연막 상에 제 2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 제 1 절연막과 상기 제 2 절연막을 HDP 산화막으로 형성하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 제 1 절연막을 100~2000Å의 두께로 형성하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 SOD 절연막은 흐름성을 갖는 PSZ(Ploysilazae)막을 코팅하는 단계; 및상기 PSZ막을 열처리하는 단계를 통하여 형성하는 반도체 소자의 소자분리막 형성방법.
- 제 4항에 있어서,상기 PSZ막을 1000~8000Å의 두께로 코팅하는 반도체 소자의 소자분리막 형성방법.
- 제 4항에 있어서,상기 열처리를 H2O 혹은 O2 가스 분위기에서 300~1200℃의 온도로 실시하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 SOD 절연막 식각시 습식 식각 공정을 사용하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 식각되는 SOD 절연막의 두께가 300~2000Å인 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 제 2 절연막을 1000~6000Å 두께로 형성하는 반도체 소자의 소자분리막 형성방법.
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