KR100813549B1 - 내부 전압 생성 회로 - Google Patents

Abstract

본 발명은, 기준 전압과 내부 전압을 입력으로 하여 비교 결과에 따른 검출 신호를 출력하는 레벨 디텍터; 레벨 디텍터의 출력에 따라 동작하는 오실레이터; 오실레이터의 출력 신호를 부스팅하여 부스팅된 클럭 신호를 생성하고, 부스팅된 클럭 신호에 응답하여 내부 전압을 생성하는 펌핑 수단을 포함하는 내부 전압 생성 회로이다.

승압, 클럭 부스팅,차지 펌프,오실레이터

Description

내부 전압 생성 회로{Internal Volgage Generating Circuit}

도 1은 일반적인 차지 펌프(Charge Pump)의 회로도,

도 2는 딕슨 차지 펌프(Dickson Charge Pump)의 회로도,

도 3는 본 발명의 실시예에 따른 내부 전압 생성 회로의 블록도,

도 4는 도 3에 따른 클럭 부스팅단의 일실시예를 나타낸 블록 구성도,

도 5는 도 4에 따른 클럭 부스팅단의 상세 회로도,

도 6은 도 3에 따른 클럭 부스팅단의 다른 실시예를 나타낸 상세 회로도,

도 7은 도 6의 동작 파형도,

도 8a 및 도 8b는 도 5에 따른 캐패시터가 NMOS 또는 PMOS인 회로도,

도 9는 본 발명의 다른 실시예에 따른 내부 전압 생성 회로의 블록도,

도 10은 도 9에 따른 선택부의 상세 회로 도면이다.

<도면의 주요 부분에 대한 부호 설명>

10 : 펌핑 수단 100 : 입력부

210,220 : 제1,제2 바이어스단 310,320 : 제1, 제2 펌핑단

410,420 : 제1,제2 전달 트랜지스터부 500 : VPP 레벨 디텍터

600 : 오실레이터 700 : 클럭 부스팅단

800 : 차지 펌프단 900 : 비교부

1000: 선택부

본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는 차지 펌프의 효율을 높이기 위한 내부 전압 생성 회로에 관한 것이다.

메모리 반도체에서는 공급 전압(VDD)보다 높은 VPP 전압을 필요로 한다. 이에 메모리에서는 내부 전압 생성 회로를 이용하여 VPP 전압을 만들어 사용한다.

종래의 VPP 생성 회로는 VPP 레벨 디텍터, 오실레이터, 차지 펌프단으로 구성된다. 상기 VPP 레벨 디텍터는 상기 차지 펌프단에서 발생한 VPP와 기준 전압(VREF)을 비교하여 상기 VPP가 상기 기준 전압(VREF)보다 낮으면 상기 오실레이터 구동 신호를 출력하고, 그렇지 않으면 상기 오실레이터 비구동 신호를 출력한다. 상기 오실레이터는 상기 VPP 레벨 디텍터의 출력 신호에 따라 클럭 신호를 생성한다. 상기 차지 펌프단은 상기 클럭 신호를 입력 받아 상기 VPP 전압을 생성한다.

차지 펌프는 플로팅(floating)되어 있는 노드의 전압을, 캐패시터의 커플링(coupling)을 이용하여 상승시킨다. 그러나 실제로 차지 펌프 회로를 구성할 경 우 MOS 트랜지스터를 사용하기 때문에 문턱 전압 로스(Vth Loss)가 발생하여 차지 펌프의 효율을 감소시킨다. 또한 바디 이펙트(body effect)에 의해 문턱 전압(Vth)은 더욱 높아지므로 차지 펌프의 효율은 더 감소한다.

도 1은 일반적인 차지 펌프의 회로 도면이다.

그 기본 원리는 제1 스위치가 닫히면 노드A는 VDD로 차징(charging)된다. 이때 제1 스위치를 열고, 클럭 신호(CLK)가 '하이' 로 상승하면 노드A 전압은 이상적으로는 2VDD까지 상승한다. 제2 스위치가 닫히면 노드B 전압은 노드A와 차지 쉐어링(sharing)에 의해 VDD가 되고, 제2 스위치가 열리고 클럭 신호(CLK)가 로우(Low) 레벨이 되면, 노드B 전압은 2VDD 이상으로 올라가게 된다. 제3 스위치가 닫히면 노드C 전압이 VPP 단자로 전달된다.

이러한 원리를 이용하여 스위치 대신 트랜지스터로 구성한 것이 차지 펌프로서 자주 사용되는 딕슨 차지 펌프(Dickson Charge Pump)이다.

도 2는 딕슨 차지 펌프의 기본 회로 도면이다.

딕슨 차지 펌프는 도 1의 스위치 대신 NMOS 트랜지스터를 이용하여 구성한다. 그러나 이러한 딕슨 차지 펌프의 문제점은 NMOS 트랜지스터에서 문턱 전압 로스(Vth Loss)가 발생한다는 것이다. 이로 인해 차지 펌프의 효율이 떨어지고, VPP도 목표치(target)에 맞추기 어려워진다. 이는 딕슨 차지 펌프만의 문제가 아니라 현재 사용되고 있는 모든 차지 펌프의 문제점이기도 하다. 더구나, 바디 이펙트(body effect)에 의해 문턱 전압은 점점 더 커지기 때문에 공급전압이 낮아지면서 이러한 문턱 전압 로스는 점점 더 임계요소(critical factor)가 되고 있다.

한편, 이상에서는 공급 전압(VDD)을 승압하여 상승하는 고전압(VPP)를 예로 들어 문제점을 설명하였으나 반도체 메모리 장치의 트랜지스터의 벌크에 역바이어스를 걸어주기 위해 차지 펌프를 사용하여 생성되는 벌크 바이어스 전압(VBB)의 경우에도 고전압(VPP)의 경우와 마찬가지로 문턱 전압에 의한 로스가 발생한다.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 차지 펌프에서의 문턱 전압(threshold voltage) 로스를 극복하여 안정적인 내부 전압 생성 회로를 만드는 것에 목적이 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 내부 전압 생성 회로는, 기준 전압과 내부 전압을 입력으로 하여 비교 결과에 따른 검출 신호를 출력하는 레벨 디텍터; 상기 레벨 디텍터의 출력에 따라 동작하는 오실레이터;상기 오실레이터의 출력 신호를 부스팅하여 부스팅된 클럭 신호를 생성하고, 상기 부스팅된 클럭 신호에 응답하여 내부 전압을 생성하는 펌핑 수단을 포함한다.

또한 본 발명의 다른 실시예에 따른 내부 전압 생성 회로는 기준 전압과 내부 전압을 입력으로 하여 비교 결과에 따른 검출 신호를 출력하는 레벨 디텍터;상기 레벨 디텍터의 출력에 따라 동작하는 오실레이터; 상기 오실레이터의 출력을 입 력받아 내부 전압을 출력하는 차지 펌프단; 상기 차지 펌프단의 출력과 공급 전압을 비교하는 비교부; 및 상기 비교부의 출력에 따라 상기 차지 펌프단의 출력과 상기 공급 전압 중 하나를 상기 오실레이터의 구동 전압으로서 출력하는 선택부를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하면 다음과 같다.

이하, 본 발명의 내부 전압 생성 회로는 VPP 뿐만 아니라 VBB 전압 생성 회로에서도 같은 원리가 적용되므로, 이하 VPP 생성 회로를 예를 들어 설명하겠다.

도 3은 본 발명의 일 실시예에 따른 내부 전압 생성 회로의 블록도이다.

도시한 것과 같이, 본 발명의 내부 전압 생성 회로는 상기 VPP 레벨 디텍터(500), 상기 오실레이터(600), 펌핑 수단(10)으로 구성된다. 상기 오실레이터(600)에서 나온 클럭(CLK)을 상기 펌핑 수단(10)에서 승압하여 더 높은 전압 레벨의 클럭(HCLK)을 생성하여 내부 전압을 생성하는 것이다. 상기 VPP 레벨 디텍터(500)는 상기 펌프 수단(10)의 출력이 상기 VPP 목표치에 도달할 때까지 인에블 신호를 상기 오실레이터(600)에 공급한다. 상기 펌프 수단(10)은 클럭 부스팅단(700)과 상기 차지 펌프(800)으로 구성된다. 상기 오실레이터에서 나온 클럭(CLK)을 상기 클럭 부스팅단(700)에서 승압하여 상기 차지 펌프단(800)에 공급한다. 이로써 더 높은 전압 레벨의 클럭(HCLK)을 상기 차지 펌프단(800)에 공급하여 상기 차지 펌프단(800)의 효율을 높이는 것이다.

도 4는 도 3에 대한 클럭 부스팅단(700)의 일 실시예를 나타낸 블록 구성도 이다.

도시한 것과 같이 상기 클럭 부스팅단(700)은 클럭 신호(CLK)가 인가되고, 상기 클럭 신호(CLK)에 따라 제1 노드(N1) 전압 레벨을 일정 전압으로 프리차지 시키는 제1 바이어스단(210), 상기 제1 노드(N1) 전압을 승압하는 제1 펌핑단(310), 상기 승압된 전압을 출력 단자(제5 노드)로 전달하는 제1 전달 트랜지스터부(410)로 구성된다.

상기 제1 바이어스단(210)은 제1 노드(N1) 전압 레벨을 항상 일정 전압 이상으로 유지시킨다. 상기 제1 펌핑단(310)은 클럭 신호(CLK)에 따라 커플(coupling) 효과에 의해 전원 전압(VDD)에 클럭 전압을 상승시킨 전압을 출력하게 된다. 상기 제1 전달 트랜지스터부(410)는 펌핑된 전압에 따라 출력 단자(N5)로 전류를 보내거나 받는다.

도 5는 도 4에 따른 클럭 부스팅단(700)의 일 실시예를 나타낸 상세 회로 구성을 설명하기 위한 도면이다.

상기 제1 바이어스단(210)은 제 1NMOS(MN1)의 드레인 전극과 게이트 전극이 연결되고 전원 전압(VDD)이 드레인 전극에 공급된다. 이로 인해 상기 제1NMOS(MN1)의 소스 전극인 제1 노드(N1)는 항상 프리차징되어 일정 전압 레벨(VDD-Vth) 이상을 유지한다.

상기 제1 펌핑단(310)은 제1 캐패시터(C1)로 구성된다. 한 전극으로 클럭 신호(CLK)가 인가되고, 한 전극은 상기 제1 바이어스단(210)인 상기 제 1NMOS(MN1) 소스 단자(N1)에 연결되어 있다. 따라서, 상기 클럭 신호(CLK)가'하이'인 경우 상 기 제1 캐패시터(C1)의 커플링에 의해 제1 노드(N1) 전압은 2VDD-Vth(이상적인 경우)까지 상승한다. 상기 클럭 신호(CLK)가 '로우'인 경우 제1 노드(N1) 전압은 VDD-Vth를 유지한다.

상기 제1 전달 트랜지스터부(410)는 상기 클럭 신호(CLK)를 반전시키는 제2 인버터(IV2), 제1 PMOS(MP1) 및 제2 NMOS(MN2)로 구성된다. 상기 제2 인버터(IV2)의 출력은 상기 제1 PMOS(MP1)와 상기 제2 NMOS(MN2)의 게이트 전극과 연결된다. 또한, 상기 제1 PMOS(MP1)의 드레인 전극과 상기 제2 NMOS(MN2)의 드레인 전극은 연결되어 구성된다. 동작 원리는 클럭 신호(CLK)가 '하이'인 경우 상기 제2 인버터(IV2)의 출력이 '로우'이다. 이로 인해, 상기 제1 PMOS(MP1)가 턴온(turn on)되고, 상기 제2 NMOS(MN2)는 턴오프(turn off)된다. 그 결과, 출력 전압(HCLK)은 2VDD-Vth가 된다. 상기 클럭 신호(CLK)가 '로우'인 경우 상기 제2 인버터(IV2)의 출력이 '하이'이다. 이로 인해, 상기 제1 PMOS(MP1)가 턴오프되고, 상기 제2 NMOS(MN2)는 턴온된다. 그 결과, 제5 노드(N5) 전압은 '로우'가 된다. 따라서 상기 클럭 신호(CLK)가 VDD인 경우 출력 신호는 2VDD-Vth이고, 상기 클럭 신호(CLK)가 '로우'인 경우 출력 신호는 '로우'이다.

도 6은 도 3의 클럭 부스팅단(700)의 다른 실시예를 나타낸 상세 회로 구성을 설명하기 위한 도면이다.

도 6에 도시한 클럭 부스팅단(700)은 차지 펌프단(800)에서 HCLK와 그의 위상이 반전된 신호인 HCLKb를 동시에 입력받는 경우에 사용하는 회로 구성을 나타낸다.

상기 클럭 부스팅단(700)은 입력부(100), 제1 바이어스단(210), 제2 바이어스단(220), 제1 펌핑단(310), 제2 펌핑단(320), 제1 전달 트랜지스터부(410), 제2 전달 트랜지스터부(420)로 구성된다.

상기 입력부(100)는 반전 클럭 신호(CLKb)를 생성시키는 제1 인버터(IV1)로 구성된다. 즉, 상기 클럭 신호(CLK)가 '하이'이면 상기 반전 클럭 신호(CLKb) 는 '로우'이다.

상기 제2 바이어스단(220)의 회로 구성은 상기 제1 바이어스단(210)와 그 구성이 같다. 상기 제2 바이어스단(220)은 제 3NMOS(MN3)의 드레인 전극과 게이트 전극이 연결되고 전원 전압(VDD)이 각각에 공급된다. 이로 인해 상기 제3 NMOS(MN3)의 소스 전극인 제2 노드(N2)는 항상 프리차징되어 일정 전압 레벨(VDD-Vth) 이상을 유지한다.

상기 제2 펌핑단(320)의 회로 구성은 상기 제1 펌핑단(310)과 그 구성이 같다. 상기 제2 펌핑단(320)은 제2 캐패시터(C2)로 구성되고, 한 전극(N3)은 반전 클럭 신호(CLKb)가 인가되고, 한 전극은 상기 제2 바이어스단(220)의 상기 제 3NMOS(MN3) 소스 단자(N2)에 연결된다. 따라서, 상기 반전 클럭 신호(CLKb)가 '하이'인 경우 상기 제2 캐패시터(C2)의 커플링에 의해 제2 노드(N2) 전압은 이상적으로는 2VDD-Vth 까지 상승한다. 상기 반전 클럭 신호(CLKb)가 '로우'인 경우 제2 노드(N2) 전압은 VDD-Vth를 유지한다.

상기 제2 전달 트랜지스터부(420)의 회로 구성은 상기 제1 전달 트랜지스터부(410)와 그 구성이 같다. 상기 제2 전달 트랜지스터부(420)는 반전 클럭 신 호(CLKb)를 반전시키는 제3 인버터(IV3), 제2 PMOS(MP2) 및 제4 NMOS(MN4)로 구성된다. 상기 제3 인버터(IV3)의 출력은 상기 제2 PMOS(MP2)와 상기 제4 NMOS(MN4)의 게이트 전극과 연결된다. 또한, 상기 제2 PMOS(MP2)의 드레인 전극과 상기 제4 NMOS(MN4)의 드레인 전극은 연결된다. 동작 원리는 상기 반전 클럭 신호(CLKb)가 '하이'인 경우 상기 제3 인버터(IV3)의 출력이 '로우'이다. 이로 인해, 상기 제2 PMOS(MP2)가 턴온(turn on)되고, 상기 제4 NMOS(MN4)는 턴오프(turn off)된다. 그 결과, 제6 노드에서 상기 반전 출력 신호(HCLKb)는 2VDD-Vth가 된다. 상기 클럭 신호(CLK)가 '로우'인 경우 상기 제3 인버터(IV3)의 출력이 '하이'이다. 따라서, 상기 제2 PMOS(MP2)가 턴오프되고, 상기 제4 NMOS(MN4)는 턴온된다. 그 결과, 제6 노드(N6)에서 상기 반전 출력 신호(HCLKb)는 '로우'가 된다.

도 7은 도 6에 도시한 클럭 부스팅단(700)의 동작 파형도이다.

도시한 것과 같이, 상기 클럭 신호(CLK) 전압 레벨은 VDD이다. 상기 클럭 신호(CLK)가 인가될 때 출력 신호(HCLK)와 반전 출력 신호(HCLKb)는 상기 클럭 신호(CLK)에 비해 ΔV(= VDD-Vth)만큼 전압 레벨이 증가하였다.

도 8a 및 도 8b는 도 5의 캐패시터 대신 MOS를 사용한 회로도이다.

도 8a 및 도 8b는 NMOS 및 PMOS의 게이트 단자와 소스 단자가 연결되어 캐패시터로 동작한다. 따라서 상기 도 5의 상기 캐패시터 대신 상기 NMOS 또는 상기 PMOS를 사용하고, 상기 클럭 신호(CLK)에 따른 커플링 효과에 의해 상기 제1 노드(N1) 전압을 승압시킨다.

도 9는 본 발명인 내부 전압 생성 회로의 다른 실시예를 나타낸 상세 회로도 이다.

도시한 것과 같이, 내부 전압 생성 회로는 상기 VPP 레벨 디텍터(500), 상기 오실레이터(600), 상기 차지 펌프단(800), 비교부(900) 및 선택부(1000)으로 구성된다.

상기 VPP 레벨 디텍터(500), 오실레이터(600), 상기 차지 펌프단(800)은 도 3과 그 구성이 같다. 상기 차지 펌프단(800)은 상기 클럭 신호를 승압하여 VPP를 생성한다. 상기 비교부(900)는 VPP와 공급 전압(VDD)을 일정 비율로 감소시킨 두 신호를 비교하여 어느 신호가 크느냐에 따라 '하이' 나 '로우'를 출력한다. 상기 선택부(1000)는 상기 비교부(900)의 출력 신호에 따라 상기 VPP 또는 상기 공급 전압(VDD)을 상기 오실레이터(600)의 VDD 공급 단자로 입력한다. 즉, 상기 선택부(1000)는 상기 VPP가 공급 전압(VDD)보다 더 크면 상기 VPP를 출력하고, 상기 공급 전압(VDD)이 상기 VPP보다 더 크면 상기 공급 전압(VDD)를 출력한다. 따라서, 오실레이터의 구동 전압은 더 높은 전압을 받음으로 더 높은 클럭 신호를 생성한다.

도 10은 도 9의 상기 선택부(1000)의 상세 회로도이다.

도시한 것과 같이, 상기 선택부(1000)는 두 개의 인버터와 두 개의 패스 게이트로 구성된다. 상기 공급 전압(VDD)이 제1 패스 게이트(PG1)에 입력되고, 상기 선택부(1000)의 입력 신호는 상기 제1 패스 게이트(PG1)의 PMOS 게이트에 입력된다. 제4 인버터(IV4)에 의한 반전 신호는 상기 제1 패스 게이트(PG1)의 NMOS 게이트에 입력된다.

또한, 상기 VPP는 제2 패스 게이트(PG2)에 입력되고, 상기 선택부의 입력 신호는 상기 제2 패스 게이트(PG2)의 NMOS 게이트에 입력된다. 제 5 인버터(IV5)에 의한 반전 신호는 상기 제2 패스 게이트(PG2)의 PMOS 게이트에 입력된다.

따라서 상기 선택부(1000)의 입력 신호(IN1)가 '하이'이면 상기 제2 패스 게이트(PG2)가 활성화 되어 상기 VPP를 출력한다. 즉, 상기 제2 패스 게이트(PG2)의 NMOS와 PMOS가 턴온되고, 상기 제1 패스 게이트(PG1)의 NMOS와 PMOS는 턴오프되므로 상기 제2 패스 게이트(PG2)의 입력 전압인 VPP가 출력된다.

상기 선택부(1000)의 상기 입력 신호(IN1)가 '로우'이면 상기 제1 패스 게이트(PG1)가 활성화 되어 상기 공급 전압(VDD)를 출력한다. 즉, 상기 제1 패스 게이트(PG1)의 NMOS와 PMOS가 턴온되고, 상기 제2 패스 게이트(PG2)의 NMOS와 PMOS는 턴오프되므로 상기 제1 패스 게이트(PG1)의 입력 전압인 상기 공급 전압(VDD)이 출력된다.

또한, 상기 선택부(1000)의 회로 구성에서, 상기 제1 패스 게이트(PG1)로 VPP가 입력되고, 상기 제2 패스 게이트(PG2)로 상기 공급 전압(VDD)이 입력되는 회로 구성도 가능함을 알 수 있을 것이다. 즉, 상기 선택부(1000)의 상기 입력 신호(IN1)가 '하이'이면 상기 제2 패스 게이트(PG2)가 활성화 되어 상기 공급 전압(VDD)을 출력하고, '로우'이면 상기 제1 패스 게이트(PG1)가 활성화되어 상기 VPP를 출력하는 경우이다.

또한, 본 발명에 따른 상기 내부 전압 생성 회로는 상기 VPP 공급 회로 뿐 아니라 VBB 공급 회로에 적용이 가능하다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

본 발명은 기준 클럭 신호보다 높은 전압의 클럭 신호을 발생시키는 효과가 있다. 특히 클럭 신호가 차지 펌프로 입력되기 전에 클럭 신호 전압을 승압시킴으로써 차지 펌프의 문턱 전압(Vth) 로스를 극복할 수 있고, 이로 인해 더 안정적인 내부 전압의 목표치에 도달할 수 있다.

또한, 차지 펌프 회로의 앞 단에 클럭 부스팅 회로를 배치한 것이므로 여러 개의 차지 펌프 회로에 동시에 높은 전압의 클럭 신호를 공급하는 것이 가능하므로, 차지 펌프 회로 내에 클럭 전압을 올리는 회로가 있는 경우에 비해 레이아웃 면적 감소에도 유리하다.

또한, 본 발명인 내부 전압 생성회로의 다른 실시예에서는 오실레이터의 공급전압을 높임으로써 클럭 신호의 전압을 높여 차지 펌프의 문턱 전압 로스를 극복할 수 있고, 안정적인 내부 전압의 목표치에 도달할 수 있다.

Claims (14)

1. 기준 전압과 내부 전압을 입력으로 하여 비교 결과에 따른 검출 신호를 출력하는 레벨 디텍터;

   상기 레벨 디텍터의 출력에 따라 동작하는 오실레이터;

   상기 오실레이터의 출력 신호를 부스팅하여 부스팅된 클럭 신호를 생성하고, 상기 부스팅된 클럭 신호에 응답하여 내부 전압을 생성하는 펌핑 수단을 포함하는 내부 전압 생성 회로.
2. 제 1항에 있어서,

   상기 펌핑 수단은,

   상기 오실레이터의 출력 신호를 부스팅하여 상기 부스팅된 클럭 신호를 생성하는 클럭 부스팅단과

   상기 부스팅된 클럭 신호에 응답하여 상기 내부 전압을 출력하는 차지 펌프단을 포함하는 내부 전압 생성 회로.
3. 제 2항에 있어서,

   상기 클럭 부스팅단은;

   제1 노드 전압 레벨을 일정 전압 레벨로 프리차지 시키는 제1 바이어스단;

   상기 오실레이터의 출력 신호에 따라 상기 제1 노드 전압을 승압하는 제1 펌 핑단; 및

   승압된 출력 신호를 상기 차지 펌프단으로 전달하는 제1 전달 트랜지스터부를 포함하는 내부 전압 생성 회로.
4. 제 3항에 있어서,

   상기 클럭 신호를 받아 반전 클럭 신호를 출력하기 위한 입력부;

   제2 노드 전압 레벨을 일정 전압 레벨로 프리차지 시키는 제2 바이어스단;

   상기 반전 클럭 신호에 따라 상기 제2 노드 전압을 승압하는 제2 펌핑단; 및

   승압된 반전 출력 신호를 상기 차지 펌프단으로 전달하는 제2 전달 트랜지스터부를 추가로 포함하는 내부 전압 생성 회로.
5. 제 4항에 있어서,

   상기 입력부는 인버터를 포함하는 내부 전압 생성 회로.
6. 제 4항 또는 제 5항에 있어서,

   상기 제1,제2 바이어스단은 NMOS의 게이트 전극과 드레인 전극이 공급 전압에 연결된 내부 전압 생성 회로.
7. 제 4항 또는 제 5항에 있어서,

   상기 제1,제2 전달 트랜지스터부는 NMOS의 드레인 전극과 PMOS의 드레인 전극이 연결되고, 상기 NMOS의 게이트 전극과 상기 PMOS의 게이트 전극이 연결된 내부 전압 생성 회로.
8. 제 7항에 있어서,

   상기 제1,제2 전달 트랜지스터부는 상기 NMOS와 상기 PMOS의 게이트 전극에 인버터의 출력이 연결된 내부 전압 생성 회로.
9. 제 3항에 있어서,

   상기 제1 바이어스단은 NMOS의 게이트 전극과 드레인 전극이 공급 전압에 연결된 내부 전압 생성 회로.
10. 제 3항에 있어서,

    상기 제1 전달 트랜지스터부는 NMOS의 드레인 전극과 PMOS의 드레인 전극이 연결되고, 상기 NMOS의 게이트 전극과 상기 PMOS의 게이트 전극이 연결된 내부 전압 생성 회로.
11. 제 10항에 있어서,

    상기 제1 전달 트랜지스터부는 상기 NMOS와 상기 PMOS의 게이트 전극에 인버터의 출력이 연결된 내부 전압 생성 회로.
12. 기준 전압과 내부 전압을 입력으로 하여 비교 결과에 따른 검출 신호를 출력하는 레벨 디텍터;

    상기 레벨 디텍터의 출력에 따라 동작하는 오실레이터;

    상기 오실레이터의 출력을 입력받아 내부 전압을 출력하는 차지 펌프단;

    상기 차지 펌프단의 출력과 공급 전압을 비교하는 비교부; 및

    상기 비교부의 출력에 따라 상기 차지 펌프단의 출력과 상기 공급 전압 중 하나를 상기 오실레이터의 구동 전압으로서 출력하는 선택부를 포함하는 내부 전압 생성 회로.
13. 제 12항에 있어서,

    상기 선택부는 상기 차지 펌프단의 출력과 상기 공급 전압 중 더 높은 전압을 출력하는 내부 전압 생성 회로.
14. 제 13항에 있어서,

    상기 선택부는,

    상기 비교부의 출력에 따라 상기 공급 전압을 출력단으로 제공 또는 차단하는 제1 패스 게이트; 및

    상기 비교부의 출력에 따라 상기 차지 펌프단의 출력을 상기 출력단으로 차단 또는 제공하는 제2 패스 게이트를 구비하는 내부 전압 생성 회로.

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