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KR100811259B1 - Method of fabricating the FIN-step typed transistor with uniform doping profile in channel - Google Patents

Method of fabricating the FIN-step typed transistor with uniform doping profile in channel Download PDF

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KR100811259B1
KR100811259B1 KR1020050124499A KR20050124499A KR100811259B1 KR 100811259 B1 KR100811259 B1 KR 100811259B1 KR 1020050124499 A KR1020050124499 A KR 1020050124499A KR 20050124499 A KR20050124499 A KR 20050124499A KR 100811259 B1 KR100811259 B1 KR 100811259B1
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Abstract

본 발명의 핀-스텝(FIN-step)형 트랜지스터의 제조방법은, 트랜치 소자분리막에 의해 한정되는 반도체기판의 활성영역의 일부를 식각하여 리세스된 제1 영역 및 리세스되지 않은 제2 영역을 한정하는 단계와, 제1 영역 및 제2 영역의 측면이 노출되도록 트랜치 소자분리막을 일정 두께 제거하는 단계와, 수직면에 대한 제1 각도의 틸트 이온주입방법을 사용하여 제1 영역 및 제2 영역의 노출 측면에 대한 1차 채널이온주입을 수행하는 단계와, 제1 각도보다 작은 제2 각도의 틸트 이온주입방법을 사용하여 제1 영역 및 제2 영역의 상부에 대한 2차 채널이온주입을 수행하는 단계와, 그리고 제1 영역 및 제2 영역 사이의 계단형 단차와 중복되도록 게이트절연막 및 게이트스택을 형성하는 단계를 포함한다.In the method of manufacturing a fin-step transistor of the present invention, a portion of an active region of a semiconductor substrate defined by a trench isolation layer is etched to form a recessed first region and an unrecessed second region. Defining, removing a thickness of the trench isolation layer so that the side surfaces of the first and second regions are exposed, and using a tilt ion implantation method of a first angle with respect to the vertical plane. Performing primary channel ion implantation on the exposed side, and performing secondary channel ion implantation on the first region and the top of the second region using a tilt ion implantation method of a second angle smaller than the first angle And forming a gate insulating film and a gate stack so as to overlap with the stepped step between the first region and the second region.

핀-스텝형 트랜지스터, 3중 채널, 채널이온주입 Pin-Step Transistor, Triple Channel, Channel Ion Injection

Description

균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의 제조방법{Method of fabricating the FIN-step typed transistor with uniform doping profile in channel}Method of fabricating the FIN-step typed transistor with uniform doping profile in channel}

도 1 내지 도 18은 본 발명에 따른 핀-스텝형 트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.1 to 18 are views illustrating a method of manufacturing a pin-step transistor according to the present invention.

본 발명은 트랜지스터의 제조방법에 관한 것으로서, 보다 상세하게는 균일한 채널 도핑 프로파일을 갖는 핀-스텝형(FIN-step typed) 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a transistor, and more particularly to a method of manufacturing a fin-step typed transistor having a uniform channel doping profile.

최근 디램(DRAM; Dynamic Random Access Memory)과 같은 반도체소자의 집적도가 증가함에 따라, 반도체소자를 구성하는 트랜지스터에서의 짧은채널효과(short channel effect)에 의해 여러 가지 문제들이 대두되고 있다. 일 예로서 문턱전압이 채널길이나 폭에 무관하다는 일반적인 규칙이, 특히 100㎚급 이하의 채널구조에서는 더 이상 적용되지 않고 있다. 따라서 현재의 플래너(planar) 구조의 트랜지스터로는 원하는 문턱전압을 얻기가 용이하지 않으며, 더욱이 앞으로 50㎚급 이하의 구 조에서는 더욱 더 어렵다는 것을 쉽게 예상할 수 있다.Recently, as the degree of integration of semiconductor devices such as DRAMs (DRAMs) increases, various problems have arisen due to short channel effects in transistors constituting the semiconductor devices. As an example, the general rule that the threshold voltage is independent of the channel length or width is no longer applied to a channel structure of 100 nm or less. Therefore, it is not easy to obtain a desired threshold voltage with a current planar structure transistor, and it can be easily expected that it is even more difficult in the structure below 50 nm.

이와 같은 추세에 따라, 최근에는 플래너 구조가 아닌 입체 구조를 갖는 트랜지스터들이 다양하게 제안되고 있다. 일 예로서 리세스채널을 갖는 트랜지스터 구조가 있으며, 다른 예로서 스텝(step)형 프로파일을 갖는 트랜지스터 구조가 있다. 이 중에서 스텝(step)형 프로파일을 갖는 트랜지스터 구조는, 활성영역의 표면을 계단형 프로파일로 형성하고, 게이트스택을 계단형 프로파일에 중첩되도록 형성함으로써, 트랜지스터의 면적을 유지하면서도 유효채널길이가 증가되도록 하는 구조이다.According to such a trend, various transistors having a three-dimensional structure rather than a planar structure have recently been proposed. One example is a transistor structure having a recess channel, and another example is a transistor structure having a stepped profile. Among them, the transistor structure having a stepped profile forms the surface of the active region in a stepped profile and the gate stack overlaps the stepped profile so that the effective channel length is increased while maintaining the area of the transistor. It is a structure.

한편, 로직소자에 주로 사용되는 트랜지스터 구조 중에서 핀(FIN)형 트랜지스터 구조가 있다. 이 핀(FIN)형 트랜지스터 구조는, 활성영역의 표면 일부가 돌기처럼 돌출되고, 게이트스택이 이 돌출부에 중첩되는 구조를 갖는다. 이와 같은 구조의 핀(FIN)형 트랜지스터는, 온/오프(on/off) 특성이 좋고, 높은 전류구동능력을 나타내며, 그리고 백 바이어스(back bias)에 대한 의존성이 낮다는 장점을 갖는다.On the other hand, there is a fin (FIN) transistor structure of the transistor structure mainly used for logic devices. This fin (FIN) transistor structure has a structure in which a part of the surface of the active region protrudes like a projection, and the gate stack overlaps the protrusion. The fin-type transistor having such a structure has advantages of good on / off characteristics, high current driving capability, and low dependence on back bias.

최근 이와 같은 핀(FIN)형 트랜지스터 구조를 메모리분야의 반도체소자에 채용하고자 하는 시도가 이루어지고 있으며, 특히 스텝(step)형 구조와 핀(FIN)형 구조를 접목하고자 하는 시도도 이루어지고 있다. 그러나 핀-스텝(FIN-step)형 트랜지스터의 경우, 핀(FIN)형 구조로 인한 장점들을 얻을 수 있지만, 작은 영역 내에서 3중 채널(triple channel)이 형성되는 구조이므로 3중 채널 형성을 위한 이온주입이 용이하지 않다는 문제가 있다. 즉 이와 같은 3중 채널 형성을 위해 일반적인 채널이온주입방법을 적용할 경우, 측면 이온주입(sidewall implant)이 균일하게 이 루어지지 않아서 3중 채널 자체가 형성되지 않을 수도 있다.Recently, an attempt has been made to employ such a fin-type transistor structure in semiconductor devices in the memory field, and in particular, an attempt has been made to combine a step-type structure and a fin-type structure. However, in the case of the fin-step transistor, the advantages of the fin-type structure can be obtained, but since the triple channel is formed in a small region, There is a problem that ion implantation is not easy. That is, when the general channel ion implantation method is applied to form the triple channel, the side wall implant may not be uniformly formed, and thus the triple channel itself may not be formed.

본 발명이 이루고자 하는 기술적 과제는, 3중 채널이 균일하게 형성되도록 새로운 채널 이온주입방법을 적용하여 균일한 채널 도핑 프로파일을 갖도록 하는 핀-스텝형 트랜지스터의 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a pin-step transistor having a uniform channel doping profile by applying a new channel ion implantation method to uniformly form a triple channel.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 핀-스텝형 트랜지스터의 제조방법은, 트랜치 소자분리막에 의해 한정되는 반도체기판의 활성영역의 일부를 식각하여 리세스된 제1 영역 및 리세스되지 않은 제2 영역을 한정하는 단계; 상기 제1 영역 및 제2 영역의 측면이 노출되도록 상기 트랜치 소자분리막을 일정 두께 제거하는 단계; 수직면에 대한 제1 각도의 틸트 이온주입방법을 사용하여 상기 제1 영역 및 제2 영역의 노출 측면에 대한 1차 채널이온주입을 수행하는 단계; 상기 제1 각도보다 작은 제2 각도의 틸트 이온주입방법을 사용하여 상기 제1 영역 및 제2 영역의 상부에 대한 2차 채널이온주입을 수행하는 단계; 및 상기 제1 영역 및 제2 영역 사이의 계단형 단차와 중복되도록 게이트절연막 및 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a pin-step transistor according to the present invention includes etching a part of an active region of a semiconductor substrate defined by a trench isolation layer and etching the first and unrecessed regions. Defining a second region; Removing a thickness of the trench isolation layer to expose side surfaces of the first region and the second region; Performing primary channel ion implantation on exposed sides of the first and second regions using a tilt ion implantation method of a first angle to a vertical plane; Performing secondary channel ion implantation for the first region and the upper portion of the second region by using a tilt ion implantation method of a second angle smaller than the first angle; And forming a gate insulating film and a gate stack so as to overlap with the stepped step between the first region and the second region.

상기 1차 채널이온주입시의 제1 각도는 20°내지 40°인 것이 바람직하다.The first angle at the time of primary channel ion implantation is preferably 20 ° to 40 °.

이 경우, 상기 2차 채널이온주입시의 제2 각도는 5° 내지 7°인 것이 바람직하다.In this case, the second angle at the time of secondary channel ion injection is preferably 5 ° to 7 °.

상기 1차 채널이온주입 및 2차 채널이온주입은 BF2 이온을 주입하는 것이 바람직하다.The primary channel ion implantation and the secondary channel ion implantation are preferably implanted with BF 2 ions.

상기 1차 채널이온주입은 40-80eV의 주입에너지로 1×1012-5×1013atoms/㎠의 도즈만큼 주입되도록 수행하는 것이 바람직하다.The primary channel ion implantation is preferably performed by implantation of a dose of 1 × 10 12 -5 × 10 13 atoms / cm 2 with an injection energy of 40-80 eV.

상기 1차 채널이온주입은, 상기 반도체기판을 일정 각도로 복수회 회전시킨 후에 반복적으로 수행되도록 할 수 있다.The primary channel ion implantation may be repeatedly performed after the semiconductor substrate is rotated a plurality of times at an angle.

이 경우 상기 반도체기판의 회전각도는 90°이고, 회전수는 4회인 것이 바람직하다.In this case, the rotation angle of the semiconductor substrate is preferably 90 °, and the rotation speed is four times.

상기 2차 채널이온주입은 상기 1차 채널이온주입시의 이온주입에너지보다 작은 주입에너지로 상기 1차 채널이온주입시의 도즈보다 많은 도즈만큼 주입되도록 수행하는 것이 바람직하다.The secondary channel ion implantation may be performed so as to inject as much as the dose more than the dose during the primary channel ion implantation with an implantation energy smaller than the ion implantation energy during the primary channel ion implantation.

이 경우 상기 2차 채널이온주입의 주입에너지는 20-40eV가 되도록 하는 것이 바람직하다.In this case, the injection energy of the secondary channel ion implantation is preferably 20-40 eV.

그리고 상기 2차 채널이온주입은 상기 1차 채널이온주입시의 도즈보다 1.5-2배의 도즈가 주입되도록 수행하는 것이 바람직하다.In addition, the secondary channel ion injection is preferably performed so that the dose of 1.5-2 times the dose at the time of primary channel ion injection.

상기 2차 채널이온주입은 상기 반도체기판을 일정 각도로 복수회 회전시킨 후에 반복적으로 수행되도록 할 수 있다.The secondary channel ion implantation may be repeatedly performed after the semiconductor substrate is rotated a plurality of times at a predetermined angle.

이 경우 상기 반도체기판의 회전각도는 180°이고, 회전수는 1회인 것이 바람직하다.In this case, the rotation angle of the semiconductor substrate is preferably 180 °, and the rotation speed is one time.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 1 내지 도 18은 본 발명에 따른 핀-스텝형 트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 도면들이다. 도 7 및 도 8은 도 5 및 도 6의 선 A-A' 및 선 B-B'를 따라 각각 절단하여 나타내 보인 단면도이다. 도 11은 도 9 및 도 10의 선 C-C'를 따라 절단하여 나타내 보인 단면도이고, 도 12는 도 9 및 도 10의 선 D-D'와 E-E'를 따라 절단하여 나타내 보인 단면도이다. 도 14 및 도 15는 도 13의 선 C-C' 및 선 D-D'를 따라 각각 절단하여 나타내 보인 단면도이다. 그리고 도 17 및 도 18은 도 16의 선 E-E' 및 F-F'를 따라 각각 절단하여 나타내 보인 단면도이다.1 to 18 are views illustrating a method of manufacturing a pin-step transistor according to the present invention. 7 and 8 are cross-sectional views taken along the lines A-A 'and B-B' of FIGS. 5 and 6, respectively. FIG. 11 is a cross-sectional view taken along the line C-C 'of FIGS. 9 and 10, and FIG. 12 is a cross-sectional view taken along the lines D-D' and E-E 'of FIGS. 9 and 10. . 14 and 15 are cross-sectional views taken along the lines C-C 'and D-D' of FIG. 13, respectively. 17 and 18 are cross-sectional views taken along the lines E-E 'and F-F' of FIG. 16, respectively.

먼저 도 1 내지 도 4에 나타낸 바와 같이, 반도체기판(100)의 활성영역(200)을 한정하는 트랜치 소자분리막(122)을 형성한다. 구체적으로 반도체기판(100) 위에 하드마스크막(110)을 형성한다. 하드마스크막(110)은 대략 50-150Å 두께의 패드산화막(111) 및 대략 500-800Å 두께의 패드질화막(112)이 순차적으로 적층되는 구조로 형성한다. 다음에 하드마스크막(110)을 패터닝하여 반도체기판(100)의 소자분리영역에 대략 2000-4000Å 깊이의 소자분리용 트랜치(120)를 형성한다. 그리고 소자분리용 트랜치(120)가 매립되도록 매립절연막을 형성한 후, 평탄화를 수행하여 하드마스크막(110)을 노출시킨다. 매립절연막으로는 고밀도플라즈마(HDP; High Density Plasma) 산화막을 사용할 수 있다. 이후 하드마스크막(110)을 제거하여 반 도체기판(100)의 활성영역(200)을 노출시킨 후, 활성영역(200) 중 리세스영역을 노출시키는 하드마스크 산화막(120)을 형성한다.First, as shown in FIGS. 1 to 4, the trench isolation layer 122 is formed to define the active region 200 of the semiconductor substrate 100. In detail, the hard mask layer 110 is formed on the semiconductor substrate 100. The hard mask film 110 is formed in a structure in which a pad oxide film 111 having a thickness of about 50-150 mm and a pad nitride film 112 having a thickness of about 500-800 mm are sequentially stacked. Next, the hard mask layer 110 is patterned to form a device isolation trench 120 having a depth of about 2000 to about 4000 micrometers in the device isolation region of the semiconductor substrate 100. In addition, after the buried insulating layer is formed to fill the isolation trench 120, the planarization is performed to expose the hard mask layer 110. A high density plasma (HDP) oxide film may be used as the buried insulation film. Thereafter, the hard mask layer 110 is removed to expose the active region 200 of the semiconductor substrate 100, and then a hard mask oxide layer 120 is formed to expose the recess region of the active region 200.

다음에 도 5 내지 도 8에 나타낸 바와 같이, 상기 하드마스크막 산화막(120)을 식각마스크로 한 식각으로 반도체기판(100)의 노출부분을 일정 깊이 제거하여, 리세스된 제1 영역(210)을 형성한다. 상기 리세스된 제1 영역(210)이 형성됨으로써, 활성영역(200)은, 이 제1 영역(210)과, 제1 영역(210) 양쪽에서 리세스되지 않은 제2 영역(220)으로 구별된다. 따라서 상기 식각에 의해, 활성영역(200)의 장축을 따라 지나는 절단선(A-A')에 의해 절단된 단면구조(도 7 참조)에서 알 수 있듯이, 리세스된 제1 영역(210)과 리세스되지 않은 제2 영역(220)의 경계부분에 계단형 단차가 형성된 스텝(step) 구조가 만들어진다.Next, as shown in FIGS. 5 to 8, the exposed portion of the semiconductor substrate 100 is removed to a predetermined depth by etching using the hard mask film oxide layer 120 as an etching mask, thereby recessing the first region 210. To form. As the recessed first region 210 is formed, the active region 200 is divided into the first region 210 and the second region 220 that is not recessed in both of the first regions 210. do. Therefore, as shown in the cross-sectional structure (see FIG. 7) cut by the cutting line A-A 'passing along the long axis of the active region 200 by the etching, the recessed first region 210 and A step structure is formed in which a stepped step is formed at the boundary of the second region 220 that is not recessed.

다음에 도 9 내지 도 12에 나타낸 바와 같이, 트랜치 소자분리막(122)을 일정 깊이 식각하여 단차가 낮아진 트랜치 소자분리막(122')을 형성한다. 상기 식각에 의해 제거되는 트랜치 소자분리막(122)의 두께는, 단차가 낮아진 트랜치 소자분리막(122')의 상부 표면이 활성영역(200) 중 리세스된 제1 영역(210)의 표면보다 낮아지도록 하는 조건에서 결정된다. 이와 같이 단차가 낮아진 트랜치 소자분리막(122')을 형성함으로써, 활성영역(200)의 리세스되지 않은 제2 영역(220)의 측면 뿐만 아니라 리세스된 제1 영역(210)의 측면도 노출되게 된다. 그리고 활성영역(200)의 리세스되지 않은 제2 영역(220)을 지나는 절단선(D-D')에 의해 절단된 단면구조(도 12의 왼쪽 도면 참조)와, 활성영역(200)의 리세스된 제1 영역(210)을 지나는 절단선(E-E')에 의해 절단된 단면구조(도 12의 오른쪽 도면 참조)에서 알 수 있듯이, 활성영역(200)이 단차가 낮아진 트랜치 소자분리막(122') 표면 위로 돌출되는 핀(FIN) 구조가 만들어진다. 이때 돌출되는 정도는, 리세스된 제1 영역(210)보다 리세스되지 않은 제2 영역(220)에서 더 많이 돌출된다.Next, as shown in FIGS. 9 to 12, the trench isolation layer 122 is etched to a predetermined depth to form a trench isolation layer 122 ′ having a lower level. The thickness of the trench isolation layer 122 removed by the etching may be such that an upper surface of the trench isolation layer 122 ′ having a lower level is lower than a surface of the recessed first region 210 of the active region 200. Determined under the conditions. By forming the trench isolation layer 122 ′ having the step difference lowered as described above, the side surface of the recessed first region 210 as well as the side surface of the unrecessed second region 220 of the active region 200 are exposed. . The cross-sectional structure cut by the cutting line D-D 'passing through the second non-recessed region 220 of the active region 200 (refer to the left figure in FIG. 12), and the active region 200 As can be seen from the cross-sectional structure cut by the cutting line E-E 'passing through the recessed first region 210 (see the right figure of FIG. 12), the trench isolation layer having the lower level of the active region 200 ( 122 ') A fin structure is created that protrudes above the surface. In this case, the protruding degree is protruded more in the unrecessed second region 220 than in the recessed first region 210.

다음에 도 13 내지 도 15에 나타낸 바와 같이, 균일한 채널 도핑 프로파일을 갖는 3중 채널을 형성하기 위하여 채널 이온주입을 수행한다. 이를 위하여 먼저, 도면에 나타내지는 않았지만, 이온주입 버퍼막으로서 산화막(미도시)을 대략 30-80Å의 두께로 형성한다. 그리고 통상의 웰(well) 및 필드스탑(field stop) 형성을 위한 이온주입을 수행한다. 일 예로서, 딥(deep) n-웰, 셀-웰, 셀-웰 필드스탑 형성을 위한 이온주입을 순차적으로 수행할 수 있다. 다음에 2단계의 채널이온주입을 수행한다.Next, as shown in Figs. 13 to 15, channel ion implantation is performed to form a triple channel having a uniform channel doping profile. For this purpose, first, although not shown in the drawing, an oxide film (not shown) is formed to have a thickness of approximately 30-80 kPa as an ion implantation buffer film. In addition, ion implantation is performed to form conventional wells and field stops. As an example, ion implantation for forming deep n-wells, cell-wells, and cell-well field stops may be sequentially performed. Next, channel ion implantation in two stages is performed.

먼저 상기 2단계의 채널이온주입 중, 1차 채널이온주입으로서 돌출된 활성영역(200)의 측면에 주로 채널이온이 주입되도록 한다. 이를 위하여, BF2 이온을 대략 40-80eV의 주입에너지와, 대략 1×1012-5×1013atoms/㎠의 도즈(dose)만큼 주입하되, 도 13에서 화살표로 나타낸 바와 같이, 대략 20-40°의 각도로 기울인 틸트(tilt) 이온주입방법을 사용한다. 그리고 돌출된 활성영역(200)의 양 측면과 상하 측면에 균일하게 이온주입하기 위하여, 반도체기판(100)을 90°회전을 4회 실시하면서 상기 틸트 이온주입을 수행한다. 경우에 따라서는 1회 회전되는 각도를 90°보다 줄이고 회전수를 늘릴 수도 있다.First, channel ions are mainly injected into the side surface of the active region 200 protruding as primary channel ions injection during the channel ion injection in the second step. For this purpose, BF 2 ions are implanted with an implantation energy of approximately 40-80 eV and a dose of approximately 1 × 10 12 -5 × 10 13 atoms / cm 2, as indicated by arrows in FIG. 13, approximately 20- Tilt ion implantation is inclined at an angle of 40 °. In order to uniformly implant ions on both side surfaces and the top and bottom sides of the protruding active region 200, the tilt ion implantation is performed while rotating the semiconductor substrate 100 four times. In some cases, the angle rotated once may be less than 90 ° and the rotation speed may be increased.

다음에 상기 2단계의 채널이온주입 중, 2차 채널이온주입으로서 돌출된 활성 영역(200)의 상부에 주로 채널이온이 주입되도록 한다. 이를 위하여, BF2 이온을 1단계 채널이온주입시의 주입에너지보다 낮은 주입에너지, 예컨대 대략 20-40eV의 주입에너지와, 1단계 채널이온주입시의 도즈보다 많은 도즈, 예컨대 대략 1.5배 내지 2배 정도 많은 도즈(dose)만큼 주입하되, 틸트 각도는 1단계 채널이온주입시보다 더 수직에 가까운 각도, 예컨대 대략 5-7°각도의 틸트 이온주입을 수행한다. 이때, 반도체기판(100)을 180°회전을 1회 실시하면서 상기 틸트 이온주입을 수행한다. 이 경우에도 1회 회전되는 각도를 180°보다 줄이고 회전수를 늘릴 수도 있다. 이와 같은 1차 채널이온주입 및 2차 채널이온주입이 이루어지면, 도 14 및 도 15의 단면구조에 빗금으로 나타낸 바와 같이, 핀-스텝 구조의 활성영역(200)의 상부 외에 측면에도 채널이온주입이 균일하게 이루어진다.Next, in the channel ion implantation of the second step, the channel ion is mainly injected into the upper portion of the active region 200 protruding as the secondary channel ion implantation. To this end, BF 2 ions are implanted with a lower implantation energy than the implantation energy of the first-stage channel ion implantation, such as approximately 20-40 eV, and more doses than the dose of the first-stage channel ion implantation, for example approximately 1.5 to 2 times. Inject as much dose as possible, but the tilt angle performs a tilt ion implantation of a more vertical angle, such as an approximately 5-7 ° angle, than in the first stage channel ion implantation. In this case, the tilt ion implantation is performed while the semiconductor substrate 100 is rotated once by 180 °. Even in this case, the rotation angle may be reduced by less than 180 °. When the primary channel ion implantation and the secondary channel ion implantation are performed, channel ion implantation is performed on the side surface in addition to the upper portion of the active region 200 of the pin-step structure, as indicated by the cross-sectional structure of FIGS. 14 and 15. This is done uniformly.

다음에 도 16 내지 도 18에 나타낸 바와 같이, 대략 20-50Å 두께의 게이트절연막(140)을 형성하고, 그 위에 게이트도전막(151) 및 게이트하드마스크막(152)이 순차적으로 적층되는 게이트스택(150)을 형성한다. 상기 게이트도전막(151)은 대략 400-700Å 두께의 도핑된 폴리실리콘막과 대략 1000-1500Å 두께의 금속실리사이드막이 순차적으로 적층되는 구조로 형성할 수 있다. 다음에 상기 게이트스택(150) 및 게이트절연막(140)을, 통상의 방법을 사용하여 패터닝하되, 패터닝된 게이트스택(150)이 리세스된 제1 영역(210) 및 리세스되지 않은 제2 영역(220)의 경계에서의 계단형 단차와 중첩되도록 한다.Next, as shown in FIGS. 16 to 18, a gate insulating film 140 having a thickness of about 20-50 kHz is formed, and the gate conductive film 151 and the gate hard mask film 152 are sequentially stacked thereon. 150 is formed. The gate conductive layer 151 may have a structure in which a doped polysilicon layer having a thickness of about 400-700 Å and a metal silicide layer having a thickness of about 1000-1500 Å are sequentially stacked. Next, the gate stack 150 and the gate insulating layer 140 are patterned using a conventional method, wherein the patterned gate stack 150 is recessed in the first region 210 and the non-recessed second region. Overlap with stepped step at the boundary of 220.

지금까지 설명한 바와 같이, 본 발명에 따른 핀-스텝형 트랜지스터의 제조방법에 의하면, 채널이온주입을 핀(FIN) 구조의 앞뒤 측면과 단차진 부분의 양 측면에 대한 1차 이온주입과, 핀-스텝 구조의 상부에 대한 2차 이온주입으로 이루어진 두 단계의 채널이온주입을 수행함으로써 균일한 도핑 프로파일을 갖는 3중 채널을 형성할 수 있다는 이점이 제공된다.As described so far, according to the method of manufacturing the pin-step transistor according to the present invention, the channel ion implantation is performed by the primary ion implantation and the fin- The advantage of being able to form a triple channel having a uniform doping profile by performing a two-step channel ion implantation consisting of secondary ion implantation into the top of the step structure.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (12)

트랜치 소자분리막에 의해 한정되는 반도체기판의 활성영역의 일부를 식각하여 리세스된 제1 영역 및 리세스되지 않은 제2 영역을 한정하는 단계;Etching a portion of the active region of the semiconductor substrate defined by the trench isolation layer to define a recessed first region and an unrecessed second region; 상기 제1 영역 및 제2 영역의 측면이 노출되도록 상기 트랜치 소자분리막을 일정 두께 제거하는 단계;Removing a thickness of the trench isolation layer to expose side surfaces of the first region and the second region; 수직면에 대한 제1 각도의 틸트 이온주입방법을 사용하여 상기 제1 영역 및 제2 영역의 노출 측면에 대한 1차 채널이온주입을 수행하는 단계;Performing primary channel ion implantation on exposed sides of the first and second regions using a tilt ion implantation method of a first angle to a vertical plane; 상기 제1 각도보다 작은 제2 각도의 틸트 이온주입방법을 사용하여 상기 제1 영역 및 제2 영역의 상부에 대한 2차 채널이온주입을 수행하는 단계; 및Performing secondary channel ion implantation for the first region and the upper portion of the second region by using a tilt ion implantation method of a second angle smaller than the first angle; And 상기 제1 영역 및 제2 영역 사이의 계단형 단차와 중복되도록 게이트절연막 및 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.And forming a gate insulating film and a gate stack so as to overlap the stepped step between the first region and the second region. 제1항에 있어서,The method of claim 1, 상기 1차 채널이온주입시의 제1 각도는 20°내지 40°인 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.And a first angle at the time of primary channel ion implantation is 20 ° to 40 °. 제2항에 있어서,The method of claim 2, 상기 2차 채널이온주입시의 제2 각도는 5° 내지 7°인 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.And a second angle of the secondary channel ion implantation is in the range of 5 ° to 7 °. 제1항에 있어서,The method of claim 1, 상기 1차 채널이온주입 및 2차 채널이온주입은 BF2 이온을 주입하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.The primary channel ion implantation and the secondary channel ion implantation method of manufacturing a pin-step transistor, characterized in that for implanting BF 2 ions. 제1항에 있어서,The method of claim 1, 상기 1차 채널이온주입은 40-80eV의 주입에너지로 1×1012-5×1013atoms/㎠의 도즈만큼 주입되도록 수행하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.And the primary channel ion implantation is performed by implantation of a dose of 1 × 10 12 -5 × 10 13 atoms / cm 2 with an injection energy of 40-80 eV. 제1항에 있어서,The method of claim 1, 상기 1차 채널이온주입은, 상기 반도체기판을 90°의 각도로 4회 회전시킨 후에 반복적으로 수행되도록 하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.And the primary channel ion implantation is repeatedly performed after the semiconductor substrate is rotated four times at an angle of 90 °. 삭제delete 제1항에 있어서,The method of claim 1, 상기 2차 채널이온주입은 상기 1차 채널이온주입시의 이온주입에너지보다 작은 주입에너지로 상기 1차 채널이온주입시의 도즈보다 많은 도즈만큼 주입되도록 수행하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.The secondary channel ion implantation is performed such that the implantation energy is smaller than the ion implantation energy at the time of primary channel ion implantation so that the dose is greater than the dose at the time of primary channel ion implantation. Manufacturing method. 제8항에 있어서,The method of claim 8, 상기 2차 채널이온주입의 주입에너지는 20-40eV가 되도록 하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.The method of manufacturing a pin-step transistor, characterized in that the injection energy of the secondary channel ion implantation is 20-40eV. 제8항에 있어서,The method of claim 8, 상기 2차 채널이온주입은 상기 1차 채널이온주입시의 도즈보다 1.5-2배의 도즈가 주입되도록 수행하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.And the second channel ion implantation is performed such that a dose of 1.5-2 times that of the primary channel ion implantation is implanted. 제1항에 있어서,The method of claim 1, 상기 2차 채널이온주입은 상기 반도체기판을 180°의 각도로 1회 회전시킨 후에 반복적으로 수행되도록 하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.And the secondary channel ion implantation is repeatedly performed after the semiconductor substrate is rotated once at an angle of 180 °. 삭제delete
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