KR100819559B1 - 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들 - Google Patents
전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들 Download PDFInfo
- Publication number
- KR100819559B1 KR100819559B1 KR1020070019755A KR20070019755A KR100819559B1 KR 100819559 B1 KR100819559 B1 KR 100819559B1 KR 1020070019755 A KR1020070019755 A KR 1020070019755A KR 20070019755 A KR20070019755 A KR 20070019755A KR 100819559 B1 KR100819559 B1 KR 100819559B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- cell
- pattern
- peripheral
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 title claims abstract description 46
- 239000010410 layer Substances 0.000 claims description 203
- 230000002093 peripheral effect Effects 0.000 claims description 186
- 239000011229 interlayer Substances 0.000 claims description 61
- 229920002120 photoresistant polymer Polymers 0.000 claims description 44
- 238000005530 etching Methods 0.000 claims description 29
- 239000004020 conductor Substances 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 19
- 239000011810 insulating material Substances 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 19
- 125000006850 spacer group Chemical group 0.000 description 17
- 239000012535 impurity Substances 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000012560 cell impurity Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052755 nonmetal Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H01L29/4236—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서 그 노드들을 물리적으로 이격시키는데 적합한 게이트 패턴을 가지는 반도체 집적 회로 장치들 및 그의 형성방법들을 제공한다. 이 반도체 집적 회로 장치들 및 그의 형성방법들은 활성 영역에 게이트 패턴들 그리고 상기 게이트 패턴들 주변에 전기 노드들을 용이하게 배치하는 방안을 제시해준다. 이를 위해서, 활성 영역을 가지는 반도체 기판이 준비된다. 상기 활성 영역에 게이트 패턴을 형성한다. 상기 게이트 패턴은 활성 영역의 상면 아래를 향해서 연장하고 그리고 상기 활성 영역의 상면으로부터 돌출하도록 형성된다. 상기 게이트 패턴 주변에 위치해서 상기 활성 영역과 접촉하는 전기 노드들을 형성한다.
반도체 집적 회로 장치, 전기 노드, 게이트 패턴, 활성 영역
Description
도 1 은 본 발명에 따르는 반도체 집적 회로 장치를 보여주는 배치도이다.
도 2 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 집적 회로 장치를 보여주는 단면도이다.
도 3 내지 도 9 는 각각이 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 집적 회로 장치의 형성방법을 설명해주는 단면도들이다.
본 발명은 반도체 집적 회로 장치들 및 그 형성방법들에 관한 것으로써, 상세하게는, 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서 그 노드들을 물리적으로 이격시키는데 적합한 게이트 패턴을 가지는 반도체 집적 회로 장치들 및 그의 형성방법들에 관한 것이다.
전형적으로, 반도체 집적 회로 장치는 게이트 패턴들 및 그 패턴들 주변에 전기 노드들을 가지도록 제조된다. 이때에, 상기 게이트 패턴들의 일부는 반도체 집적 회로 장치의 디자인 룰의 축소에 따라서 셀 어레이 영역의 활성 영역들의 상면 아래를 향해서 연장하도록 형성된다. 상기 셀 어레이 영역은 설계적으로 게이트 패턴들이 밀집하는 지역이다.
그리고, 상기 게이트들 중 나머지는 반도체 집적 회로 장치의 디자인 룰의 축소 이전과 동일하게 주변 회로 영역의 활성 영역의 상면 상에 위치해서 공간을 차지하도록 형성된다. 상기 주변 회로 영역은 셀 어레이 영역 대비 설계적으로 게이트 패턴들이 덜 밀집하는 지역이다. 상기 게이트 패턴들은 셀 어레이 영역 및 주변 회로 영역에서 활성 영역의 상면을 기준으로 서로 다른 형상들을 가지고 반도체 집적 회로 장치의 고속화 및 고집적화를 구현시켜 준다.
그러나, 상기 게이트 패턴들은 셀 어레이 영역 및 주변 회로 영역에서 활성 영역들의 상면을 기준으로 서로 다른 형상들을 가지면서도 반도체 제조 공정을 수행하는 동안 공정적인 한계를 극복하지 못할 수 있다. 왜냐하면, 상기 게이트 패턴들은 공정 단순화 면에서 셀 어레이 영역 및 주변 회로 영역에서 서로 다른 물질들로 이루어져서 공정 단순화를 꾀하려고 동시에 형성될 수 있기 때문이다. 이를 통해서, 상기 게이트 패턴들은 반도체 제조 공정의 제조 환경에 대응되지 못해서 셀 어레이 영역 또는 주변 회로 영역에서 불량한 형상을 가질 수 있다.
또한, 상기 게이트 패턴들은 주변 회로 영역의 활성 영역 대비 셀 어레이 영 역의 활성 영역을 통해서 전기 노드들과 전기적으로 단락될 수 있는 확률을 크게 가질 수 있다. 이는 주변 회로 영역의 게이트 패턴들 사이 대비 셀 어레이 영역의 게이트 패턴들 사이가 낮은 디자인 룰의 수치를 가지는 것이 원인이 된다. 따라서, 상기 전기 노드들은 셀 어레이 영역 내 게이트 패턴들 사이에서 그 패턴들과 절연하도록 쉽게 형성되지 않고 게이트 패턴들과 접촉될 수 있다.
상기 게이트 패턴들은 미국공개특허공보 제2006/ 0099762호 에 태균 김(Tae Kyun Kim) 에 의해서 개시되었다. 상기 미국공개특허공보 제2006/ 0099762호 에 따르면, 설계적으로 밀한 패턴 지역(Pattern Dense Region) 및 그 지역 대비 덜 밀한 패턴 지역(Pattern Loose Region)을 가지는 반도체 기판이 준비된다. 상기 밀한 패턴 지역 및 덜 밀한 패턴 지역의 활성 영역들에 게이트 패턴들이 배치된다. 이때에, 상기 밀한 패턴 지역은 활성 영역의 상면 아래로 연장하고 그리고 활성 영역의 상면으로부터 돌출하는 게이트 패턴을 갖는다. 상기 덜 밀한 패턴 지역은 활성 영역의 상면 상에 위치하는 게이트 패턴을 갖는다. 그리고, 상기 게이트 패턴들의 측벽들 상에 게이트 스페이서들이 각각 배치된다.
그러나, 상기 게이트 패턴들은 반도체 제조 공정을 수행하는 동안 밀한 패턴 지역의 활성 영역에 및 덜 밀한 지역의 활성 영역 상에 동시에 형성된다. 따라서, 상기 게이트 패턴들은 반도체 제조 공정의 공정적인 한계에 따라서 제조될 수 있다. 또한, 상기 밀한 패턴 지역의 게이트 패턴은 그 패턴을 구성하는 도전 물질이 활성 영역의 상면으로부터 돌출하도록 형성된다. 따라서, 상기 밀한 패턴 지역의 게이트 패턴이 전기 노드들(도면에 미 도시)과 함께 활성 영역에 형성되는 경우에, 상기 전기 노드들은 도전 물질을 통해서 게이트 패턴과 전기적으로 쉽게 접속할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 셀 어레이 영역의 활성 영역의 상면 아래에 도전 물질을 가지고 그리고 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서 그 노드들을 물리적으로 이격시키는데 적합한 게이트 패턴을 가지는 반도체 집적 회로 장치들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀 어레이 및 주변 회로 영역들에 서로 다른 반도체 제조 공정들을 각각 수행해서 공정적인 한계를 극복할 수 있도록 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서 그 노드들을 물리적으로 이격시키는데 적합한 게이트 패턴을 가지는 반도체 집적 회로 장치의 형성방법들을 제공한다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서 그 노드들을 물리적으로 이격시키는데 적합한 게이트 패턴을 가지는 반도체 집적 회로 장치들 및 그의 형성방법들을 제공한다.
이 반도체 집적 회로 장치는 활성 영역을 가지는 반도체 기판을 포함한다. 상기 반도체 기판에 게이트 패턴이 배치된다. 상기 게이트 패턴은 활성 영역의 상면 아래에 위치해서 반도체 기판을 향하여 연장하는 게이트를 갖는다. 그리고, 상기 게이트 패턴은 게이트 상에 위치해서 활성 영역의 상면으로부터 돌출하는 게이 트 캡핑 패턴을 갖는다. 상기 게이트 패턴을 둘러싸도록 활성 영역의 상면 아래 그리고 활성 영역의 상면 상에 하부 절연막 및 상부 절연막이 각각 배치된다. 상기 상부 절연막의 상면은 게이트 캡핑 패턴의 상면보다 낮은 레벨에 위치한다.
상기 반도체 집적 회로 장치는 셀 어레이 영역 및 주변 회로 영역을 가지는 반도체 기판을 포함한다. 상기 반도체 기판에 소자 분리막이 배치된다. 상기 소자 분리막은 셀 어레이 영역 및 주변 회로 영역에 각각 위치하는 활성 영역들을 한정한다. 상기 셀 어레이 영역의 활성 영역의 상면 아래에 위치해서 반도체 기판을 향하여 연장하는 셀 게이트가 배치된다. 그리고, 상기 셀 게이트 상에 위치해서 셀 어레이 영역의 활성 영역의 상면으로부터 돌출하는 셀 게이트 캡핑 패턴이 배치된다. 상기 셀 게이트 캡핑 패턴은 셀 게이트와 함께 셀 게이트 패턴을 구성한다. 상기 주변 회로 영역의 활성 영역 상에 위치하는 주변 게이트 패턴이 배치된다. 상기 주변 게이트 패턴은 차례로 적층된 주변 게이트 및 주변 게이트 캡핑 패턴을 갖는다. 상기 셀 게이트 패턴을 둘러싸도록 셀 어레이 영역의 활성 영역의 상면 아래에 하부 절연막이 배치된다. 상기 셀 게이트 패턴을 둘러싸도록 셀 어레이 영역의 활성 영역 상에, 그리고 상기 주변 게이트 패턴 아래에 위치하도록 주변 게이트 패턴 및 주변 회로 영역의 상기 활성 영역 사이에 상부 절연막이 배치된다. 상기 상부 절연막의 상면은 셀 게이트 캡핑 패턴의 상면보다 낮은 레벨에 위치한다.
상기 형성방법은 반도체 기판의 활성 영역 상에 상부 절연막, 패드 도전막 및 희생 절연막을 차례로 형성하는 것을 포함한다. 상기 희생 절연막, 패드 도전막 및 상부 절연막을 차례로 지나서 활성 영역에 채널부 트랜치를 형성한다. 상기 채 널부 트랜치를 한정하는 활성 영역 상에 하부 절연막을 형성한다. 상기 채널부 트랜치를 채우도록 하부 절연막 상에 위치하는 게이트를 형성한다. 그리고, 상기 게이트 상에 위치해서 상부 절연막의 상면으로부터 돌출하는 예비 게이트 캡핑 패턴을 형성한다. 상기 패드 도전막을 노출시키도록 희생 절연막 및 예비 게이트 캡핑 패턴을 동시에 식각해서 채널부 트랜치에 게이트 캡핑 패턴을 형성한다. 상기 게이트 캡핑 패턴은 게이트와 함께 게이트 패턴을 구성한다. 상기 하부 및 상부 절연막들, 그리고 게이트 캡핑 패턴을 식각 버퍼막으로 사용해서 반도체 기판으로부터 패드 도전막을 제거한다.
상기 형성방법은 셀 어레이 영역 및 주변 회로 영역을 가지는 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판의 셀 어레이 영역 및 주변 회로 영역에 소자 분리막을 형성한다. 상기 소자 분리막은 셀 어레이 영역 및 주변 회로 영역에 각각 위치하는 활성 영역들을 고립시키도록 형성된다. 상기 셀 어레이 영역 및 주변 회로 영역의 활성 영역들 상에 상부 절연막을 형성한다. 상기 셀 어레이 영역의 상부 절연막 및 활성 영역에 채널부 트랜치를 형성한다. 상기 채널부 트랜치를 한정하는 셀 어레이 영역의 활성 영역 상에 하부 절연막을 형성한다. 상기 채널부 트랜치를 채우도록 하부 절연막 상에 위치하는 셀 게이트을 형성한다. 그리고, 상기 셀 게이트 상에 위치해서 상부 절연막의 상면으로부터 돌출하는 셀 게이트 캡핑 패턴을 형성한다. 상기 셀 게이트 캡핑 패턴은 셀 게이트와 함께 셀 게이트 패턴을 구성한다. 상기 주변 회로 영역의 활성 영역 상에 위치하도록 상부 절연막 상에 주변 게이트 패턴을 형성한다.
이제, 본 발명의 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서 그 노드들을 물리적으로 이격시키는데 적합한 게이트 패턴을 가지는 반도체 집적 회로 장치들을 첨부된 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따르는 반도체 집적 회로 장치를 보여주는 배치도이고, 그리고 도 2 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 집적 회로 장치를 보여주는 단면도이다.
도 1 및 도 2 를 참조하면, 본 발명의 반도체 집적 회로 장치(130)는 도 1 의 셀 어레이 영역(C) 및 주변 회로 영역(P)을 가지는 반도체 기판(5)을 포함한다. 상기 반도체 기판(5)은 도전성을 가질 수 있다. 상기 셀 어레이 영역(C) 및 주변 회로 영역(P)은 활성 영역들(16, 19)을 도 1 또는 도 2 와 같이 각각 가질 수 있다. 그리고, 상기 셀 어레이 영역(C) 및 주변 회로 영역(P)은 활성 영역들(16, 19)을 한정하는 소자 분리막(13)을 도 2 와 같이 갖는다. 상기 셀 어레이 영역(C)에 셀 게이트 패턴(49)들이 도 1 또는 도 2 와 같이 배치된다. 상기 셀 게이트 패턴(49)들의 각각은 셀 게이트 캡핑 패턴(46) 및 셀 게이트(38)를 갖는다.
상기 셀 게이트(38)는 셀 어레이 영역(C)의 활성 영역(16)의 상면 아래에 위치해서 반도체 기판(5)을 향하여 연장한다. 그리고, 상기 셀 게이트 캡핑 패턴(46)은 셀 게이트(38) 상에 위치해서 셀 어레이 영역(C)의 활성 영역(16)의 상면으로부터 돌출한다. 상기 셀 게이트(38) 및 셀 게이트 캡핑 패턴(46)은 각각이 도전 물질 및 절연 물질일 수 있다. 상기 주변 회로 영역(P)의 활성 영역(19) 상에 주변 게이트 패턴(64)이 도 1 또는 도 2 와 같이 배치된다. 상기 주변 게이트 패턴(64)은 차 례로 적층된 주변 게이트(59) 및 주변 게이트 캡핑 패턴(62)을 갖는다. 상기 주변 게이트 캡핑 패턴(62)은 절연 물질일 수 있다. 상기 주변 게이트(59)는 차례로 적층된 주변 게이트 하부 패턴(55) 및 주변 게이트 상부 패턴(57)을 가질 수 있다.
상기 주변 게이트 하부 패턴(55) 및 주변 게이트 상부 패턴(57)은 각각이 실리콘 계열의 도전 물질 및 금속 실리사이드 계열의 도전 물질일 수 있다. 상기 셀 게이트 패턴(64)들을 둘러싸도록 셀 어레이 영역(C)의 활성 영역(16)의 상면 아래에 하부 절연막(34)이 도 2 와 같이 배치된다. 상기 셀 게이트 패턴(49)들을 둘러싸도록 셀 어레이 영역(C)의 활성 영역(16) 상에 상부 절연막(23)이 도 2 와 같이 배치된다. 그리고 상기 상부 절연막(23)은 주변 게이트 패턴(64) 아래에 위치하도록 주변 게이트 패턴(64) 및 주변 회로 영역(P)의 활성 영역(19) 사이에도 배치된다. 상기 상부 및 하부 절연막들(23, 34)은 서로 다른 물질들일 수 있다. 상기 상부 및 하부 절연막들(23, 34)은 동일한 물질일 수도 있다. 이때에, 상기 상부 절연막(23)의 상면은 게이트 캡핑 패턴(46)의 상면보다 낮은 레벨에 배치된다.
다시 도 1 및 도 2 를 참조하면, 상기 셀 게이트 패턴(49)들 및 주변 게이트 패턴(64) 상에 하부 층간절연막(84)이 도 2 와 같이 덮일 수 있다. 상기 하부 층간절연막(84)이 실리콘 옥사이드 격자 내 금속 및 또는 비금속 원자를 개재시킨 물질로 이루어질 수 있다. 상기 하부 층간절연막(84)에 제 1 셀 게이트 전기 노드(93)가 도 1 또는 도 2 와 같이 배치된다. 상기 제 1 셀 게이트 전기 노드(93)는 셀 게이트 패턴(49)들 사이의 활성 영역(16)과 접촉하도록 배치될 수 있다. 상기 주변 게이트 패턴(64)들의 양 측부들에 제 1 및 제 2 주변 게이트 전기 노드(96)들이 도 1 또는 도 2 와 같이 각각 배치될 수 있다. 이때에, 상기 제 1 셀 게이트 전기 노드(93), 그리고 제 1 및 제 2 주변 게이트 전기 노드(96)들의 각각은 배선 구조체일 수 있다.
상기 배선 구조체는 비트라인 패턴일 수 있다. 상기 비트라인 패턴은 차례로 적층된 금속 나이트라이드 및 금속으로 이루어질 수 있다. 상기 제 1 셀 게이트 전기 노드(93), 그리고 제 1 및 제 2 주변 게이트 전기 노드(96)들을 덮도록 하부 층간절연막(84) 상에 상부 층간절연막(103)이 도 2 와 같이 배치될 수 있다. 상기 상부 층간절연막(103)은 하부 층간절연막(84)과 동일한 물질로 이루어질 수 있다. 상기 셀 어레이 영역(C)의 하부 및 상부 층간절연막들(84, 103)에 제 2 셀 게이트 전기 노드(128)들이 도 1 또는 도 2 와 같이 배치될 수 있다. 상기 제 2 셀 게이트 전기 노드(128)들은 그 노드(128)들 사이에 제 1 셀 게이트 노드(93)를 두고 그리고 셀 게이트 패턴(49)들 주변의 활성 영역(16)과 접촉하도록 배치될 수 있다.
상기 제 2 셀 게이트 전기 노드(128)들의 각각은 저장 구조체이다. 상기 저장 구조체는 차례로 적층된 노드 플러그(109) 및 커패시터(125)를 도 2 와 같이 가질 수 있다. 이때에, 상기 노드 플러그(109)는 하부 및 상부 층간절연막들(84, 103)로 둘러싸인다. 상기 커패시터(125)는 노드 플러그(109)와 접촉하도록 상부 층간절연막(103) 상에 배치될 수 있다. 상기 커패시터(125)는 상부 전극(119), 유전막(116) 및 하부 전극(113)을 갖는다. 상기 하부 및 상부 전극들(113, 119)은 실리콘 계열의 도전물질일 수도 있다. 상기 하부 및 상부 전극들(113, 119)은 금속 나이트라이드 계열의 도전물질일 수 있다. 상기 하부 전극(113)은 박스(Box) 또는 실 린더(Cylinder)의 형상을 가질 수 있다.
또 다시 도 1 및 도 2 를 참조하면, 상기 셀 게이트 패턴(49)들 및 주변 게이트 패턴(64) 상에 식각 저지막(82)이 도 2 와 같이 배치될 수 있다. 상기 식각 저지막(82)은 하부 층간절연막(84) 아래에 위치해서 셀 어레이 영역(C)에서 소자 분리막(13), 상부 절연막(23) 및 셀 게이트 패턴(49)들을 덮도록 배치될 수 있다. 이때에, 상기 식각 저지막(82)은 셀 어레이 영역(C)의 활성 영역(16)의 상면 주변에서 제 1 및 제 2 셀 게이트 전기 노드들(93, 128)을 둘러싸도록 배치될 수 있다. 또한, 상기 식각 저지막(82)은 하부 층간절연막(84) 아래에 위치해서 주변 회로 영역(P)에서 소자 분리막(13), 상부 절연막(23) 및 주변 게이트 패턴(64)을 덮도록 배치될 수 있다. 이때에, 상기 식각 저지막(82)은 주변 회로 영역(P)의 활성 영역(19)의 상면 주변에서 제 1 및 제 2 주변 게이트 전기 노드(96)들을 둘러싸도록 배치될 수 있다. 상기 제 1 및 제 2 주변 게이트 전기 노드(96)들, 그리고 제 1 셀 게이트 전기 노드(93)의 측벽들을 각각 덮도록 하부 층간절연막(84) 상에 노드 스페이서(99)들이 도 2 와 같이 배치된다.
상기 주변 게이트 패턴(64)의 측벽들을 각각 덮도록 상부 절연막(23) 상에 게이트 스페이서(73)들이 도 2 와 같이 배치된다. 상기 게이트 스페이서(73)들 및 노드 스페이서(99)들은 절연 물질로 이루어질 수 있다. 상기 셀 게이트 패턴(49)들과 중첩하도록 셀 어레이 영역(C)의 활성 영역(16)에 셀 불순물 확산 영역(66)들이 도 2 와 같이 배치된다. 상기 셀 불순물 확산 영역(66)들은 제 1 및 제 2 셀 게이트 전기 노드(93, 128)들에 접촉될 수 있다. 상기 주변 게이트 패턴(64)과 중첩하 도록 주변 회로 영역(P)의 활성 영역(19)에 주변 불순물 확산 영역(79)들이 배치된다. 상기 주변 불순물 확산 영역(79)들은 제 1 및 제 2 주변 게이트 전기 노드(96)들과 각각 중첩하도록 배치될 수 있다. 상기 셀 및 주변 불순물 확산 영역들(66, 79)은 반도체 기판(5)과 다른 도전성을 가지도록 형성될 수 있다. 상기 주변 불순물 확산 영역(79)은 반도체 기판(5)과 동일한 도전성을 가지도록 형성될 수도 있다.
상기 상술한 바를 연장해서 본 발명에 따르면, 상기 셀 어레이 영역(C)의 활성 영역(16)은 반도체 기판(5)의 행들 및 열들과 대응하도록 복수 개로 형성해서 도 1 과 같이 배치될 수 있다. 상기 셀 어레이 영역(C)의 복수 개의 활성 영역(16)들 및 소자 분리막(5)에 두 개 이상의 셀 게이트 패턴(49)들이 도 1 과 같이 배치될 수 있다. 상기 두 개 이상의 셀 게이트 패턴(49)들에 대해서 직각을 이루어서 셀 어레이 영역(C)의 복수 개의 활성 영역(16)들 및 소자 분리막(5) 상에 복수 개의 제 1 게이트 전기 노드(93)들이 도 1 과 같이 배치될 수 있다. 그리고, 상기 복수 개의 제 1 게이트 전기 노드(93)들 및 두 개 이상의 셀 게이트 패턴(49)들 사이에서 노출되는 셀 어레이 영역(C)의 활성 영역(16)들에 두 개 이상의 하부 전극(113)들이 도 1 과 같이 배치될 수 있다. 상기 두 개 이상의 하부 전극(113)들은 상부 전극(119)과 함께 두 개 이상의 제 2 셀 게이트 전기 노드(128)들을 구성할 수 있다.
다음으로, 본 발명의 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서 그 노드들을 물리적으로 이격시키는데 적합한 게이트 패턴을 가지는 반도체 집 적 회로 장치의 형성방법들은 나머지 도면들을 참조해서 형성하기로 한다.
도 3 내지 도 9 는 각각이 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 집적 회로 장치의 형성방법을 설명해주는 단면도들이다.
도 1 및 도 3 을 참조하면, 도 1 의 셀 어레이 영역(C) 및 주변 회로 영역(P)을 가지는 반도체 기판(5)을 도 3 과 같이 준비한다. 상기 반도체 기판(5)은 도전성을 가질 수 있다. 상기 반도체 기판(5)의 셀 어레이 영역(C) 및 주변 회로 영역(P)에 소자 분리막(13)을 도 3 과 같이 형성한다. 상기 소자 분리막(13)은 단독으로 절연 물질을 사용해서 형성될 수 있다. 상기 소자 분리막(13)은 복수 개의 절연 물질들을 사용해서 형성될 수 있다. 상기 소자 분리막(13)은 셀 어레이 영역(C) 및 주변 회로 영역(P)에 각각 위치하는 활성 영역들(16, 19)을 고립시키도록 형성될 수 있다.
계속해서, 상기 셀 어레이 영역(C) 및 주변 회로 영역(P)의 활성 영역들(16, 19) 상에 상부 절연막(23) 및 주변 게이트 하부막(26)을 도 3 과 같이 차례로 형성한다. 상기 주변 게이트 하부막(26)은 실리콘 계열의 도전 물질을 사용해서 형성될 수 있다. 상기 상부 절연막(23)은 실리콘 옥사이드 격자 내 금속 및/ 또는 비금속 원자를 개재시킨 물질을 사용해서 형성될 수 있다. 상기 상부 절연막(23)은 실리콘 옥사이드를 사용해서 형성될 수도 있다.
도 1 및 도 4 를 참조하면, 상기 셀 어레이 영역(C) 및 주변 회로 영역(P)의 주변 게이트 하부막(26) 상에 희생 절연막(29)을 도 4 와 같이 형성한다. 상기 희생 절연막(29)은 절연물질을 사용해서 형성될 수 있다. 상기 희생 절연막(29)은 실 리콘 나이트라이드를 사용해서 형성될 수도 있다. 상기 희생 절연막(29) 상에 포토레지스트 막을 형성한다. 상기 포토레지스트 막은 당업자에게 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 막은 셀 어레이 영역(C)의 희생 절연막(29)을 노출시키는 개구부를 가지도록 형성될 수 있다.
상기 포토레지스트 막을 식각 마스크로 사용해서 희생 절연막(29), 주변 게이트 하부막(26) 및 상부 절연막(23)을 차례로 식각한다. 계속해서, 상기 포토레지스트 막, 희생 절연막(29), 주변 게이트 하부막(26) 및 상부 절연막(23)을 식각 마스크로 사용해서 셀 어레이 영역(C)의 활성 영역(16)을 부분적으로 식각해서 채널부 트랜치(32)들을 도 4 와 같이 형성한다. 상기 반도체 기판(5)으로부터 포토레지스트 막을 제거한다. 상기 포토레지스트 막이 제거된 후에, 상기 채널부 트랜치(32)들을 한정하는 활성 영역(16)에 하부 절연막(34)들을 도 4 와 같이 형성한다.
상기 하부 절연막(34)들은 상부 절연막(23)과 동일한 물질을 사용해서 형성될 수 있다. 상기 하부 절연막(34)들은 상부 절연막(23)과 서로 다른 물질을 사용해서 형성될 수도 있다. 이때에, 상기 상부 절연막(23), 주변 게이트 하부막(26), 희생 절연막(29) 및 하부 절연막(34)들은 서로 다른 식각률을 가지는 것이 바람직하다. 그리고, 상기 채널부 트랜치(32)들을 채우도록 셀 어레이 영역(C) 및 주변 회로 영역(P)의 희생 절연막(29) 상에 셀 게이트막(36)을 도 4 와 같이 형성한다. 상기 셀 게이트막(36)은 금속 나이트라이드를 사용해서 형성될 수 있다.
도 1 및 도 5 를 참조하면, 상기 채널부 트랜치(32)들을 통해서 희생 절연 막(29), 주변 게이트 하부막(26), 상부 절연막(23) 및 하부 절연막(34)들을 노출시키도록 셀 게이트막(36)을 부분적으로 식각하여 셀 게이트(38)들을 도 5 와 같이 형성한다. 상기 셀 게이트(38)들은 셀 어레이 영역(P)의 활성 영역(16)의 상면 아래에 위치해서 하부 절연막(34)들 상에 각각 형성될 수 있다.
상기 셀 게이트(38)들의 각각은 선택된 채널부 트랜치(32)에 소정 두께(T1) 및 소정 폭(W1)을 가지도록 형성될 수 있다. 상기 셀 게이트(38)들과 접촉해서 채널부 트랜치(32)들을 채우도록 셀 어레이 영역(C) 및 주변 회로 영역(P)의 희생 절연막(29) 상에 셀 게이트 캡핑막(43)을 도 5 와 같이 형성한다. 상기 셀 게이트 캡핑막(43)은 희생 절연막(29)과 동일한 절연 물질을 사용해서 형성될 수 있다.
도 1 및 도 6 을 참조하면, 상기 희생 절연막(29)의 상면을 노출시키도록 셀 게이트 캡핑막(43)을 식각해서 채널부 트랜치(32)들에 예비 셀 캡핑 패턴들(도면에 미 도시)을 각각 형성한다. 상기 예비 게이트 캡핑 패턴들은 희생 절연막(29), 주변 게이트 하부막(26), 상부 절연막(23) 및 하부 절연막(34)들로 둘러싸이도록 형성될 수 있다. 상기 주변 게이트 하부막(26)의 상면을 노출시키도록 예비 셀 캡핑 패턴들 및 희생 절연막(29)을 동시에 식각해서 채널부 트랜치(32)들에 셀 게이트 캡핑 패턴(46)들을 도 6 과 같이 각각 형성한다.
상기 셀 게이트 캡핑 패턴(46)들은 주변 게이트 하부막(26), 상부 절연막(23) 및 하부 절연막(34)들로 둘러싸이도록 형성될 수 있다. 상기 셀 게이트 캡핑 패턴(46)들은 셀 게이트(38)들 상에 각각 위치해서 상부 절연막(23)의 상면으로부터 돌출하도록 형성될 수 있다. 상기 셀 게이트 캡핑 패턴(46)들의 각각은 선택 된 채널부 트랜치(32)에 소정 두께(T2) 및 소정 폭(W2)을 가지도록 형성될 수 있다. 상기 셀 게이트 캡핑 패턴(46)들의 소정 두께(T2)는 셀 게이트(38)들의 소정 두께(T1)와 동일하거나 다른 크기를 가질 수 있다.
상기 셀 게이트 캡핑 패턴(46)들의 소정 폭(W2)은 셀 게이트(38)들의 소정 폭(W1)와 동일하거나 다른 크기를 가질 수 있다. 이를 통해서, 상기 셀 게이트 캡핑 패턴(46)들은 셀 게이트(38)들와 함께 셀 게이트 패턴(49)들을 구성할 수 있다. 상기 셀 어레이 영역(C) 및 주변 회로 영역(P)의 주변 게이트 하부막(26) 상에 주변 게이트 상부막(51) 및 주변 게이트 캡핑막(53)을 도 6 과 같이 차례로 형성한다. 상기 주변 게이트 캡핑막(53)은 셀 게이트 캡핑막(43)과 동일한 물질을 사용해서 형성될 수 있다. 상기 주변 게이트 상부막(51)은 금속 실리사이드 계열의 도전 물질을 사용해서 형성될 수 있다.
도 1 및 도 7 을 참조하면, 상기 주변 게이트 캡핑막(53) 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 주변 회로 영역(P)의 활성 영역(19)과 중첩하도록 형성될 수 있다. 상기 포토레지스트 패턴을 식각 마스크, 그리고 상부 및 하부 절연막들(23, 34), 및 셀 게이트 캡핑 패턴(46)을 식각 버퍼막으로 사용해서 주변 게이트 캡핑막(53), 주변 게이트 상부막(51) 및 주변 게이트 하부막(26)을 차례로 식각하여 주변 게이트 패턴(64)을 도 7 과 같이 형성한다. 상기 주변 게이트 패턴(64)은 차례로 적층된 주변 게이트(59) 및 주변 게이트 캡핑 패턴(62)을 가지고 상부 절연막(23) 상에 소정 높이(H2)로 형성될 수 있다. 상기 주변 게이트(59)는 차례로 적층된 주변 게이트 하부 패턴(55) 및 주변 게이트 상부 패턴(57) 을 갖는다.
상기 주변 게이트 패턴(64)이 형성되는 동안, 상기 셀 게이트 패턴(49)들의 셀 게이트 캡핑 패턴(46)들은 상부 절연막(23) 상에서 소정 반지름(R)의 곡률을 가지는 형상으로 형성될 수 있다. 이를 통해서, 상기 셀 게이트 캡핑 패턴(46)들은 상부 절연막(23)으로부터 소정 높이(H1) 만큼 돌출하도록 형성될 수 있다. 상기 반도체 기판(5)으로부터 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴이 제거된 후에, 상기 셀 게이트 패턴(49)들 및 주변 게이트 패턴(64)을 마스크로 사용해서 셀 어레이 영역(C)의 활성 영역(16)에 셀 불순물 확산 영역(66)들 및 주변 회로 영역(P)의 활성 영역(19)에 주변 저농도 불순물 확산 영역(68)들을 도 7 과 같이 각각 형성한다. 상기 셀 불순물 확산 영역(66)들 및 주변 저농도 불순물 확산 영역(68)들은 셀 게이트 패턴(49)들 및 주변 게이트 패턴(64)과 각각 중첩하도록 형성될 수 있다. 상기 주변 저농도 불순물 확산 영역(68)들은 셀 불순물 확산 영역(66)들과 동시에 형성될 수 있다.
다시 도 1 및 도 7 을 참조하면, 상기 주변 저농도 불순물 확산 영역들(68)은 셀 불순물 확산 영역(66)들과 동시에 형성되지 않을 수도 있다. 상기 셀 게이트 패턴(49)들 및 주변 게이트 패턴(64)을 덮는 게이트 스페이서막(도면에 미 도시)을 형성한다. 상기 게이트 스페이서막은 주변 게이트 캡핑막(53)과 동일한 절연 물질을 사용해서 형성될 수 있다. 상기 상부 절연막(23)을 식각 버퍼막으로 사용해서 셀 게이트 캡핑 패턴(46)들 및 주변 게이트 캡핑 패턴(62)을 노출시키도록 게이트 스페이막을 전면적으로 식각하여 주변 게이트 패턴(64)의 측벽들에 게이트 스페이 서(73)들을 도 7 과 같이 각각 형성한다.
상기 게이트 스페이서(73)들이 형성되는 동안, 상기 셀 어레이 영역(C)은 셀 게이트 캡핑 패턴(46)들의 곡률 형상 때문에 셀 게이트 캡핑 패턴(46)들 주변에 게이트 스페이서막의 찌꺼기를 가지지 않는다. 상기 주변 게이트 패턴(64) 및 게이트 스페이서(73)들을 마스크로 사용해서 주변 회로 영역(P)의 활성 영역(19)에 주변 고농도 불순물 확산 영역(76)들을 도 7 과 같이 형성한다. 상기 주변 고농도 불순물 확산 영역(76)들은 주변 저농도 불순물 영역(68)들과 각각 중첩하도록 형성될 수 있다. 상기 주변 고농도 불순물 확산 영역(76)들은 주변 저농도 불순물 확산 영역(68)들과 함께 주변 불순물 확산 영역(79)들을 구성할 수 있다.
계속해서, 상기 셀 어레이 영역(C) 및 주변 회로 영역(P)에 식각 저지막(82)을 도 7 과 같이 형성한다. 상기 식각 저지막(82)은 셀 어레이 영역(C)에서 소자 분리막(13), 상부 절연막(23) 및 셀 게이트 패턴(49)들을 덮고 그리고 주변 회로 영역(P)에서 소자 분리막(13), 상부 절연막(23), 주변 게이트 패턴(64) 및 게이트 스페이서(73)를 덮도록 형성될 수 있다. 상기 식각 저지막(82)은 게이트 스페이서막과 동일한 절연 물질을 사용해서 형성될 수 있다. 이와는 반대로, 상기 식각 저지막(82)은 셀 어레이 영역(C) 및 주변 회로 영역(P)에 형성되지 않을 수 있다.
도 1 및 도 8 를 참조하면, 상기 셀 어레이 영역(C) 및 주변 회로 영역(P)의 식각 저지막(82) 상에 하부 층간절연막(84)을 도 8 과 같이 형성한다. 상기 하부 층간절연막(84)은 절연 물질을 사용해서 형성될 수 있다. 상기 하부 층간절연막(84)은 실리콘 옥사이드 격자내 금속 및/ 또는 비금속 원자를 개재시킨 물질을 사용해서 형성될 수 있다. 상기 하부 층간절연막(84) 상에 포토레지스트 막을 형성한다. 상기 포토레지스트 막은 당업자에게 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 막은 하부 층간절연막(84)을 노출시키도록 셀 게이트 패턴(49)들 사이의 활성 영역(16) 및 주변 게이트 패턴(64)의 양 측부들 주변의 활성 영역(19)과 대응하는 개구부들을 가지도록 형성될 수 있다.
상기 포토레지스트 막을 식각 마스크로 사용해서 하부 층간절연막(84), 식각 저지막(82) 및 상부 절연막(23)을 차례로 식각하여 셀 어레이 영역(C) 및 주변 회로 영역(P)의 활성 영역들(16, 19)을 노출시키는 제 1 셀 노드 홀(86), 그리고 제 1 및 제 2 주변 노드홀(88)들을 도 8 과 같이 형성한다. 상기 제 1 셀 노드 홀(86), 그리고 제 1 및 제 2 주변 노드홀(88)들을 각각 채워서 그 홀들(86, 88) 주변의 하부 층간절연막(84) 상에 위치하는 제 1 셀 게이트 전기노드(93), 그리고 제 1 및 제 2 주변 게이트 전기노드(96)들을 도 8 과 같이 형성한다.
상기 제 1 셀 게이트 전기노드(93), 그리고 제 1 및 제 2 주변 게이트 전기노드(96)들은 각각이 배선 구조체들일 수 있다. 상기 배선 구조체들은 각각이 비트라인 패턴들일 수 있다. 상기 비트라인 패턴들의 각각은 차례로 적층된 금속 나이트라이드 및 금속, 예를 들면 타이타늄 나이트라이드 및 텅스텐을 사용해서 형성될 수 있다. 상기 제 1 셀 게이트 전기노드(93), 그리고 제 1 및 제 2 주변 게이트 전기노드(96)들의 측벽들을 각각 덮도록 하부 층간절연막(84) 상에 노드 스페이서(99)들을 형성한다. 상기 노드 스페이서(99)들은 식각 저지막(82)과 동일한 절연 물질을 사용해서 형성될 수 있다.
도 1 및 도 9 를 참조하면, 상기 제 1 셀 게이트 전기노드(93), 제 1 및 제 2 주변 게이트 전기노드(96)들 및 노드 스페이서(99)들을 덮도록 하부 층간절연막(84) 상에 상부 층간절연막(103)을 형성한다. 상기 상부 층간절연막(103)은 하부 층간절연막(84)과 동일한 절연 물질을 사용해서 형성될 수 있다. 상기 상부 층간절연막(103) 상에 포토레지스트 막을 형성한다. 상기 포토레지스트 막은 당업자에게 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 막은 제 1 셀 게이트 전기노드(93)의 반대편들에 각각 위치하면서 셀 게이트 패턴(49)들 주변의 활성 영역(16)과 대응하고 그리고 상부 층간절연막(103)을 노출시키는 개구부들을 가지도록 형성될 수 있다.
상기 포토레지스트 막을 식각 마스크로 사용해서 상부 및 하부 층간절연막들(103, 84), 식각 저지막(82) 그리고 상부 절연막(23)을 차례로 식각하여 셀 어레이 영역(C)의 활성 영역(16)을 노출시키는 제 2 셀 노드 홀(106)들을 형성한다. 상기 제 2 셀 노드 홀(106)들을 각각 채우고 그리고 그 홀(106)들 주변의 상부 층간절연막(103) 상에 위치하는 제 2 셀 게이트 전기노드(128)들을 형성한다. 상기 제 2 셀 게이트 전기 노드(128)들의 각각은 저장 구조체일 수 있다. 상기 저장 구조체는 하부 및 상부 층간절연막들(84, 103)에 노드 플러그(109) 그리고 상기 노드 플러그(109)와 접촉하도록 상부 층간절연막(103) 상에 위치하는 커패시터(125)를 가질 수 있다.
상기 커패시터(125)는 상부 전극(119), 유전막(116) 및 하부 전극(113)을 가질 수 있다. 상기 하부 및 상부 전극들(113, 119)은 금속 나이이트라이드 및/ 또는 실리콘 계열의 도전 물질일 수 있다. 상기 하부 전극(113)은 박스 또는 실린더 형상을 가질 수 있다. 이를 통해서, 상기 제 2 셀 게이트 전기 노드(128)들은 제 1 셀 게이트 전기노드(93), 주변 게이트 패턴(64) 및 셀 게이트 패턴(49)들과 함께 본 발명에 따르는 반도체 집적 회로 장치(130)를 형성할 수 있다.
상술한 바와 같이, 본 발명은 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서 그 노드들을 물리적으로 이격시키는데 적합한 게이트 패턴을 가지는 반도체 집적 회로 장치들 및 그의 형성방법들을 제공한다. 따라서, 본 발명은 셀 어레이 영역 및 주변 회로 영역에 셀 게이트 패턴 및 주변 게이트 패턴을 서로 다른 순서를 가지고 각각 위치시켜서 반도체 제조 공정의 여유도를 증가시켜 준다. 이를 통해서, 본 발명은 셀 어레이 영역 및 주변 회로 영역에 게이트 패턴들 그리고 상기 게이트 패턴들 주변에 전기 노드들을 용이하게 배치해서 반도체 집적 회로 장치의 전기적 특성을 향상시킬 수 있다.
Claims (29)
- 활성 영역을 가지는 반도체 기판;상기 반도체 기판에 배치되되, 그것은 상기 활성 영역의 상면 아래에 위치해서 상기 반도체 기판을 향하여 연장하는 게이트 그리고 상기 게이트 상에 위치해서 상기 활성 영역의 상면으로부터 돌출하는 게이트 캡핑 패턴을 가지는 게이트 패턴;상기 게이트 패턴을 둘러싸도록 상기 활성 영역의 상면 아래 그리고 상기 활성 영역의 상면 상에 각각 배치되는 하부 절연막 및 상부 절연막을 포함하되,상기 상부 절연막의 상면은 상기 게이트 캡핑 패턴의 상면보다 낮은 레벨에 위치하는 반도체 집적 회로 장치.
- 제 1 항에 있어서,상기 활성 영역과 접촉하도록 상기 게이트 패턴의 양 측부들에 각각 배치되는 제 1 및 제 2 게이트 전기 노드들을 더 포함하되,상기 제 1 게이트 전기노드는 배선 구조체이고, 그리고 상기 제 2 게이트 전기노드는 저장 구조체인 것이 특징인 반도체 집적 회로 장치.
- 제 2 항에 있어서,상기 배선 구조체는 비트라인 패턴이고, 상기 저장 구조체는 차례로 적층된 노드 플러그 및 커패시터이고, 그리고 상기 노드 플러그는 실리콘 계열의 도전 물 질인 것이 특징인 반도체 집적 회로 장치.
- 제 3 항에 있어서,상기 게이트 패턴 상에 덮이도록 상기 상부 절연막 상에 배치되는 층간절연막을 더 포함하되,상기 층간절연막은 상기 커패시터 아래에 위치해서 상기 노드 플러그를 둘러싸고 그리고 상기 비트라인 패턴을 덮는 반도체 집적 회로 장치.
- 제 4 항에 있어서,상기 상부 및 하부 절연막들은 각각이 서로 다른 물질들이고, 상기 게이트 및 상기 게이트 캡핑 패턴은 각각이 도전 물질 및 절연 물질이고, 그리고 상기 게이트 캡핑 패턴은 상기 상부 절연막 상에서 곡률을 가지는 형상으로 이루어진 것이 특징인 반도체 집적 회로 장치.
- 셀 어레이 영역 및 주변 회로 영역을 가지는 반도체 기판;상기 셀 어레이 영역 및 상기 주변 회로 영역에 활성 영역들이 각각 위치하도록 상기 반도체 기판에서 상기 활성 영역들을 한정하는 소자 분리막;상기 셀 어레이 영역의 상기 활성 영역의 상면 아래에 위치해서 상기 반도체 기판을 향하여 연장하는 셀 게이트 그리고 상기 셀 게이트 상에 위치해서 상기 셀 어레이 영역의 상기 활성 영역의 상면으로부터 돌출하는 셀 게이트 캡핑 패턴을 가 지는 셀 게이트 패턴;상기 주변 회로 영역의 상기 활성 영역 상에 위치하고 그리고 차례로 적층된 주변 게이트 및 주변 게이트 캡핑 패턴을 가지는 주변 게이트 패턴;상기 셀 게이트 패턴을 둘러싸도록 상기 셀 어레이 영역의 상기 활성 영역의 상면 아래에 배치되는 하부 절연막; 및상기 셀 게이트 패턴을 둘러싸도록 상기 셀 어레이 영역의 상기 활성 영역 상에, 그리고 상기 주변 게이트 패턴 아래에 위치하도록 상기 주변 게이트 패턴 및 상기 주변 회로 영역의 상기 활성 영역 사이에 배치되는 상부 절연막을 포함하되,상기 상부 절연막의 상면은 상기 셀 게이트 캡핑 패턴의 상면보다 낮은 레벨에 위치하는 반도체 집적 회로 장치.
- 제 6 항에 있어서,상기 셀 어레이 영역의 상기 활성 영역과 접촉하도록 상기 셀 게이트 패턴의 양 측부들에 각각 배치되는 제 1 및 제 2 셀 게이트 전기노드들; 및상기 주변 회로 영역의 상기 활성 영역과 접촉하도록 상기 주변 게이트 패턴의 양 측부들에 각각 배치되는 제 1 및 제 2 주변 게이트 전기 노드들을 더 포함하되,상기 제 1 셀 게이트 전기노드, 상기 제 1 및 제 2 주변 게이트 전기노드들은 각각이 배선 구조체들이고, 상기 제 2 셀 게이트 전기 노드는 저장 구조체인 것이 특징인 반도체 집적 회로 장치.
- 제 7 항에 있어서,상기 배선 구조체들은 각각이 비트라인 패턴들이고, 상기 저장 구조체는 차례로 적층된 노드 플러그 및 커패시터이고, 그리고 상기 노드 플러그는 실리콘 계열의 도전 물질인 것이 특징인 반도체 집적 회로 장치.
- 제 8 항에 있어서,상기 셀 게이트 패턴 및 상기 주변 게이트 패턴 상에 덮이도록 상기 상부 절연막 상에 배치되는 층간절연막을 더 포함하되,상기 층간절연막은 상기 저장 구조체 아래에 위치해서 상기 노드 플러그를 둘러싸고 그리고 상기 비트라인 패턴들을 덮는 반도체 집적 회로 장치.
- 제 9 항에 있어서,상기 상부 및 하부 절연막들은 각각이 서로 다른 물질들이고, 상기 셀 게이트 및 상기 주변 게이트는 도전 물질이고, 상기 셀 게이트 캡핑 패턴 및 상기 주변 게이트 캡핑 패턴은 절연 물질이고, 그리고 상기 셀 게이트 캡핑 패턴은 상기 상부 절연막 상에서 곡률을 가지는 형상으로 이루어진 것이 특징인 반도체 집적 회로 장치.
- 반도체 기판의 활성 영역 상에 상부 절연막, 패드 도전막 및 희생 절연막을 차례로 형성하고,상기 희생 절연막, 상기 패드 도전막 및 상기 상부 절연막을 차례로 지나서 상기 활성 영역에 채널부 트랜치를 형성하고,상기 채널부 트랜치를 한정하는 상기 활성 영역 상에 하부 절연막을 형성하고,상기 채널부 트랜치를 채우도록 상기 하부 절연막 상에 위치하는 게이트 그리고 상기 게이트 상에 위치해서 상기 상부 절연막의 상면으로부터 돌출하는 예비 게이트 캡핑 패턴을 차례로 형성하고,상기 패드 도전막을 노출시키도록 상기 희생 절연막 및 상기 예비 게이트 캡핑 패턴을 동시에 식각해서 상기 채널부 트랜치에 게이트 캡핑 패턴을 형성하되, 상기 게이트 캡핑 패턴은 상기 게이트와 함께 게이트 패턴을 구성하고,상기 하부 및 상부 절연막들, 그리고 상기 게이트 캡핑 패턴을 식각 버퍼막으로 사용해서 상기 반도체 기판으로부터 상기 패드 도전막을 제거하는 것을 포함하는 반도체 집적 회로 장치의 형성방법.
- 제 11 항에 있어서,상기 예비 게이트 캡핑 패턴을 형성하는 것은,상기 희생 절연막을 덮고 그리고 상기 채널부 트랜치를 통해서 상기 게이트와 접촉하는 게이트 캡핑막을 형성하고, 및상기 희생 절연막을 노출시키도록 상기 게이트 캡핑막을 식각하는 것을 포함 하되,상기 상부 및 하부 절연막들, 상기 패드 도전막 및 상기 희생 절연막은 서로 다른 식각률을 가지는 물질들을 각각 사용해서 형성되고, 상기 게이트 캡핑막은 상기 희생 절연막과 동일한 절연물질을 사용해서 형성되고, 그리고 상기 패드 도전막은 실리콘 계열의 도전물질을 사용해서 형성되는 것이 특징인 반도체 집적 회로 장치의 형성방법.
- 제 12 항에 있어서,상기 게이트를 형성하는 것은,상기 채널부 트랜치를 채우도록 상기 희생 절연막 상에 게이트막을 형성하고,상기 희생 절연막, 상기 패드 도전막 및 상기 상부 절연막을 식각 마스크로 사용해서 상기 게이트막을 식각하는 것을 포함하되,상기 게이트 막은 금속 나이트라이드를 사용해서 형성되고, 그리고 상기 하부 및 상부 절연막들은 서로 다른 물질들을 각각 사용해서 형성되는 것이 특징인 반도체 집적 회로의 형성방법.
- 제 11 항에 있어서,상기 채널부 트랜치를 형성하는 것은,상기 희생 절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막 은 상기 채널부 트랜치와 대응하고 그리고 상기 희생 절연막을 노출시키는 개구부를 가지도록 형성되고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 희생 절연막, 상기 패드 도전막, 상기 상부 절연막 및 상기 활성 영역을 차례로 식각하는 것을 포함하는 반도체 집적 회로 장치의 형성방법.
- 제 11 항에 있어서,상기 패드 도전막을 제거한 후에, 상기 게이트 패턴을 덮도록 상기 상부 절연막 상에 하부 층간절연막을 형성하고,상기 하부 층간절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 게이트 패턴의 일측부 주변의 상기 활성 영역과 대응하고 그리고 상기 하부 층간절연막을 노출시키는 개구부를 가지도록 형성되고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 하부 층간절연막 및 상기 상부 절연막을 차례로 식각하여 상기 활성 영역을 노출시키는 제 1 노드 홀을 형성하고,상기 제 1 노드 홀을 채워서 그 홀 주변의 상기 하부 층간절연막 상에 위치하는 제 1 게이트 전기노드를 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 형성방법.
- 제 15 항에 있어서,상기 제 1 게이트 전기노드를 덮도록 상기 하부 층간절연막 상에 상부 층간절연막을 형성하고,상기 상부 층간절연막 상에 다른 포토레지스트 막을 형성하되, 상기 다른 포토레지스트 막은 상기 게이트 패턴의 다른 측부 주변의 상기 활성 영역과 대응하고 그리고 상기 상부 층간절연막을 노출시키는 개구부를 가지도록 형성되고,상기 다른 포토레지스트 막을 식각 마스크로 사용해서 상기 상부 및 하부 층간절연막들 그리고 상기 상부 절연막을 차례로 식각하여 상기 활성 영역을 노출시키는 제 2 노드 홀을 형성하고,상기 제 2 노드 홀을 채우고 그리고 그 홀 주변의 상기 상부 층간절연막 상에 위치하는 제 2 게이트 전기노드를 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 형성방법.
- 제 16 항에 있어서,상기 제 1 게이트 전기노드는 배선 구조체이고, 그리고 상기 제 2 게이트 전기노드는 저장 구조체인 것이 특징인 반도체 집적 회로 장치의 형성방법.
- 제 17 항에 있어서,상기 배선 구조체는 비트라인 패턴이고, 그리고 상기 저장 구조체는 상기 상부 및 하부 층간절연막들에 노드 플러그, 그리고 상기 노드 플러그와 접촉하도록 상기 상부 층간절연막 상에 위치하는 커패시터를 가지는 것이 특징인 반도체 집적 회로 장치의 형성방법.
- 셀 어레이 영역 및 주변 회로 영역을 가지는 반도체 기판을 준비하고,상기 반도체 기판의 상기 셀 어레이 영역 및 상기 주변 회로 영역에 소자 분리막을 형성하되, 상기 소자 분리막은 상기 셀 어레이 영역 및 상기 주변 회로 영역에 각각 위치하는 활성 영역들을 고립시키도록 형성되고,상기 셀 어레이 영역 및 상기 주변 회로 영역의 상기 활성 영역들 상에 상부 절연막을 형성하고,상기 셀 어레이 영역의 상기 상부 절연막 및 상기 활성 영역에 채널부 트랜치를 형성하고,상기 채널부 트랜치를 한정하는 상기 셀 어레이 영역의 상기 활성 영역 상에 하부 절연막을 형성하고,상기 채널부 트랜치를 채우도록 상기 하부 절연막 상에 위치하는 셀 게이트 및 상기 셀 게이트 상에 위치해서 상기 상부 절연막의 상면으로부터 돌출하는 셀 게이트 캡핑 패턴을 차례로 형성하되, 상기 셀 게이트 캡핑 패턴은 상기 셀 게이트와 함께 셀 게이트 패턴을 구성하고, 및상기 주변 회로 영역의 상기 활성 영역 상에 위치하도록 상기 상부 절연막 상에 주변 게이트 패턴을 형성하는 것을 포함하는 반도체 집적 회로 장치의 형성방법.
- 제 19 항에 있어서,상기 채널부 트랜치를 형성하는 것은,상기 셀 어레이 영역 및 상기 주변 회로 영역의 상기 상부 절연막을 덮도록 상기 소자 분리막 상에 주변 게이트 하부막 및 희생 절연막을 차례로 형성하고,상기 희생 절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 채널부 트랜치와 대응하고 그리고 상기 셀 어레이 영역의 상기 희생 절연막을 노출시키는 개구부를 가지도록 형성되고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 희생 절연막, 상기 주변 게이트 하부막 및 상기 상부 절연막을 차례로 식각하고,계속해서, 상기 포토레지스트 막, 상기 희생 절연막, 상기 주변 게이트 하부막 및 상기 상부 절연막을 식각 마스크로 사용해서 상기 셀 어레이 영역의 상기 활성 영역을 부분적으로 식각하고, 및상기 반도체 기판으로부터 상기 포토레지스트 막을 제거하는 것을 포함하는 반도체 집적 회로 장치의 형성방법.
- 제 20 항에 있어서,상기 상부 및 하부 절연막들, 상기 주변 게이트 하부막 그리고 상기 희생 절연막은 서로 다른 식각률을 가지는 물질들을 각각 사용해서 형성되고, 상기 주변 게이트 하부막은 실리콘 계열의 도전물질을 사용해서 형성되는 것이 특징인 반도체 집적 회로 장치의 형성방법.
- 제 21 항에 있어서,상기 셀 게이트를 형성하는 것은,상기 채널부 트랜치를 채우도록 상기 셀 어레이 영역 및 주변 회로 영역의 상기 희생 절연막 상에 셀 게이트막을 형성하고, 및상기 채널부 트랜치를 통해서 상기 희생 절연막, 상기 주변 게이트 하부막, 상기 상부 절연막 및 상기 하부 절연막을 노출시키도록 상기 셀 게이트막을 부분적으로 식각하는 것을 포함하되,상기 셀 게이트막은 금속 나이트라이드를 사용해서 형성되는 것이 특징인 반도체 집적 회로 장치의 형성방법.
- 제 22 항에 있어서,상기 셀 게이트 캡핑 패턴을 형성하는 것은,상기 셀 게이트와 접촉해서 상기 채널부 트랜치를 채우도록 상기 셀 어레이 영역 및 상기 주변 회로 영역의 상기 희생 절연막 상에 셀 게이트 캡핑막을 형성하고,상기 희생 절연막의 상면을 노출시키도록 상기 셀 게이트 캡핑막을 식각해서 상기 채널부 트랜치에 예비 셀 캡핑 패턴을 형성하고, 및상기 주변 게이트 하부막의 상면을 노출시키도록 상기 예비 셀 캡핑 패턴 및 상기 희생 절연막을 동시에 식각하는 것을 포함하되,상기 셀 게이트 캡핑막은 상기 희생 절연막과 동일한 절연 물질을 사용해서 형성되는 것이 특징인 반도체 집적 회로 장치의 형성방법.
- 제 23 항에 있어서,상기 주변 게이트 패턴을 형성하는 것은,상기 셀 어레이 영역 및 상기 주변 회로 영역의 상기 주변 게이트 하부막 상에 주변 게이트 상부막 및 주변 게이트 캡핑막을 차례로 형성하고,상기 주변 게이트 캡핑막 상에 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은 상기 주변 게이트 패턴과 대응하도록 형성되고,상기 포토레지스트 패턴을 식각 마스크, 그리고 상기 하부 및 상부 절연막들, 및 상기 셀 게이트 캡핑 패턴을 식각 버퍼막으로 사용해서 상기 주변 게이트 캡핑막, 상기 주변 게이트 상부막 및 상기 주변 게이트 하부막을 차례로 식각하고, 및상기 반도체 기판으로부터 상기 포토레지스트 패턴을 제거하는 것을 포함하는 반도체 집적 회로 장치의 형성방법.
- 제 24 항에 있어서,상기 주변 게이트 상부막은 금속 실리사이드 계열의 도전물질을 사용해서 형성되고, 상기 주변 게이트 캡핑막은 상기 셀 게이트 캡핑막과 동일한 절연물질을 사용해서 형성되는 것이 특징인 반도체 집적 회로 장치의 형성방법.
- 제 19 항에 있어서,상기 주변 게이트 패턴이 형성된 후에, 상기 셀 게이트 패턴 및 상기 주변 게이트 패턴을 덮도록 상기 셀 어레이 영역 및 상기 주변 회로 영역의 상기 상부 절연막 상에 하부 층간절연막을 형성하고,상기 하부 층간절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 하부 층간절연막을 노출시키도록 상기 셀 게이트 패턴의 일측부 주변의 상기 활성 영역 및 상기 주변 게이트 패턴의 양 측부들 주변의 상기 활성 영역과 대응하는 개구부들을 가지도록 형성되고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 하부 층간절연막 및 상기 상부 절연막을 차례로 식각하여 상기 셀 어레이 영역 및 상기 주변 회로 영역의 상기 활성 영역들을 노출시키는 제 1 셀 노드 홀, 그리고 제 1 및 제 2 주변 노드홀들을 형성하고,상기 제 1 셀 노드 홀, 그리고 상기 제 1 및 제 2 주변 노드홀들을 각각 채워서 그 홀들 주변의 상기 하부 층간절연막 상에 위치하는 제 1 셀 게이트 전기노드, 그리고 제 1 및 제 2 주변 게이트 전기노드들을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 형성방법.
- 제 26 항에 있어서,상기 제 1 셀 게이트 전기노드, 그리고 제 1 및 제 2 주변 게이트 전기노드 들을 덮도록 상기 하부 층간절연막 상에 상부 층간절연막을 형성하고,상기 상부 층간절연막 상에 다른 포토레지스트 막을 형성하되, 상기 다른 포토레지스트 막은 상기 셀 게이트 패턴의 다른 측부 주변의 상기 활성 영역과 대응하고 그리고 상기 상부 층간절연막을 노출시키는 개구부를 가지도록 형성되고,상기 다른 포토레지스트 막을 식각 마스크로 사용해서 상기 상부 및 하부 층간절연막들 그리고 상기 상부 절연막을 차례로 식각하여 상기 셀 어레이 영역의 상기 활성 영역을 노출시키는 제 2 셀 노드 홀을 형성하고,상기 제 2 셀 노드 홀을 채우고 그리고 그 홀 주변의 상기 상부 층간절연막 상에 위치하는 제 2 셀 게이트 전기노드를 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 형성방법.
- 제 27 항에 있어서,상기 제 1 셀 게이트 전기노드, 그리고 상기 제 1 및 제 2 주변 게이트 전기노드들은 각각이 배선 구조체들이고, 상기 제 2 셀 게이트 전기 노드는 저장 구조체인 것이 특징인 반도체 집적 회로 장치의 형성방법.
- 제 28 항에 있어서,상기 배선 구조체들은 각각이 비트라인 패턴들이고, 상기 저장 구조체는 상기 상부 및 하부 층간절연막들에 노드 플러그 그리고 상기 노드 플러그와 접촉하도록 상기 상부 층간절연막 상에 위치하는 커패시터를 가지는 것이 특징인 반도체 집 적 회로 장치의 형성방법.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070019755A KR100819559B1 (ko) | 2007-02-27 | 2007-02-27 | 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들 |
| US11/852,940 US7745876B2 (en) | 2007-02-21 | 2007-09-10 | Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same |
| TW096138520A TWI455188B (zh) | 2007-02-21 | 2007-10-15 | 包括其間具有步進差異之閘極圖案之半導體積體電路裝置，配置在閘極圖案之間之連接線，以及製造其之方法 |
| JP2008040505A JP5539622B2 (ja) | 2007-02-21 | 2008-02-21 | 互いに段差を有するゲートパターン、そして、このパターン間に位置する接続線を有する半導体集積回路装置及びその形成方法 |
| US12/176,263 US7595529B2 (en) | 2007-02-21 | 2008-07-18 | Semiconductor integrated circuit devices having upper pattern aligned with lower pattern molded by semiconductor substrate and methods of forming the same |
| US12/781,859 US8872262B2 (en) | 2007-02-21 | 2010-05-18 | Semiconductor integrated circuit devices including gates having connection lines thereon |
| US14/516,201 US9299827B2 (en) | 2007-02-21 | 2014-10-16 | Semiconductor integrated circuit devices including gates having connection lines thereon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070019755A KR100819559B1 (ko) | 2007-02-27 | 2007-02-27 | 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100819559B1 true KR100819559B1 (ko) | 2008-04-08 |
Family
ID=39533816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070019755A KR100819559B1 (ko) | 2007-02-21 | 2007-02-27 | 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100819559B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100972898B1 (ko) | 2008-10-17 | 2010-07-28 | 주식회사 하이닉스반도체 | 반도체 장치의 제조 방법 |
| KR101131890B1 (ko) * | 2009-10-09 | 2012-04-03 | 주식회사 하이닉스반도체 | 매립게이트를 구비한 반도체 장치 제조방법 |
| KR101534683B1 (ko) * | 2009-04-03 | 2015-07-24 | 삼성전자주식회사 | 반도체 장치 및 그의 형성방법 |
| KR101609254B1 (ko) | 2010-03-02 | 2016-04-06 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101617241B1 (ko) | 2009-11-25 | 2016-05-03 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010029029A (ko) * | 1999-09-28 | 2001-04-06 | 김영환 | 트랜지스터 제조방법 |
| KR20020053538A (ko) * | 2000-12-27 | 2002-07-05 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
| KR20050027294A (ko) * | 2003-09-15 | 2005-03-21 | 삼성전자주식회사 | 반도체 메모리에서의 리세스 게이트 형성방법 |
| KR20050062019A (ko) * | 2003-12-19 | 2005-06-23 | 삼성전자주식회사 | 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법 |
-
2007
- 2007-02-27 KR KR1020070019755A patent/KR100819559B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010029029A (ko) * | 1999-09-28 | 2001-04-06 | 김영환 | 트랜지스터 제조방법 |
| KR20020053538A (ko) * | 2000-12-27 | 2002-07-05 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
| KR20050027294A (ko) * | 2003-09-15 | 2005-03-21 | 삼성전자주식회사 | 반도체 메모리에서의 리세스 게이트 형성방법 |
| KR20050062019A (ko) * | 2003-12-19 | 2005-06-23 | 삼성전자주식회사 | 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100972898B1 (ko) | 2008-10-17 | 2010-07-28 | 주식회사 하이닉스반도체 | 반도체 장치의 제조 방법 |
| KR101534683B1 (ko) * | 2009-04-03 | 2015-07-24 | 삼성전자주식회사 | 반도체 장치 및 그의 형성방법 |
| KR101131890B1 (ko) * | 2009-10-09 | 2012-04-03 | 주식회사 하이닉스반도체 | 매립게이트를 구비한 반도체 장치 제조방법 |
| US8334207B2 (en) | 2009-10-09 | 2012-12-18 | Hynix Semiconductor, Inc. | Method for fabricating semiconductor device with buried gates |
| KR101617241B1 (ko) | 2009-11-25 | 2016-05-03 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| KR101609254B1 (ko) | 2010-03-02 | 2016-04-06 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7478512B2 (ja) | 垂直型メモリ装置及びその製造方法 | |
| KR100675285B1 (ko) | 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법 | |
| JP5678301B2 (ja) | 埋め込みワードラインを備える半導体素子 | |
| CN110707085B (zh) | 半导体装置及其形成方法 | |
| KR20180126210A (ko) | 수직형 반도체 소자 | |
| CN113097142B (zh) | 一种图案化方法及半导体结构 | |
| KR100557994B1 (ko) | 매립 확장 콘택홀을 갖는 반도체 장치 및 그 제조방법 | |
| KR100773353B1 (ko) | 기판 플러그를 가지는 반도체 장치들 및 그의 형성방법들 | |
| KR101353343B1 (ko) | 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들 | |
| KR20180017902A (ko) | 반도체 소자 | |
| KR100819559B1 (ko) | 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들 | |
| US7247906B2 (en) | Semiconductor devices having DRAM cells and methods of fabricating the same | |
| US8729658B2 (en) | Integrated circuit devices having buried interconnect structures therein that increase interconnect density | |
| KR20100101750A (ko) | 반도체 소자의 제조방법 | |
| JP4161195B2 (ja) | 半導体素子の製造方法および半導体素子 | |
| KR20220014587A (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR100607174B1 (ko) | 반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을갖는 반도체 장치들 및 그 제조 방법들 | |
| KR100629269B1 (ko) | 라인 패턴의 측부에 트랜치를 갖는 반도체 장치들 및 그형성방법들 | |
| KR100773351B1 (ko) | 반도체 집적 회로배선들 및 그의 형성방법들 | |
| CN216563127U (zh) | 半导体存储装置 | |
| CN218998733U (zh) | 半导体存储装置 | |
| CN116782642A (zh) | 半导体器件及其制作方法 | |
| CN114068428A (zh) | 半导体存储装置及其形成方法 | |
| KR20080051619A (ko) | 매립 스페이서를 가지는 반도체 장치들 | |
| CN114388446A (zh) | 半导体装置的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130228 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140228 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150302 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20170228 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20180228 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20190228 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20200228 Year of fee payment: 13 |