KR100795804B1 - 박막 트랜지스터, 이의 제조 방법 및 이를 구비한 평판표시 장치 - Google Patents
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Abstract
본 발명은 게이트 전극, 상기 게이트 전극과 절연된 소스 및 드레인 전극, 상기 게이트 전극과 절연되고, 상기 소스 및 드레인 전극과 전기적으로 연결된 유기 반도체층, 상기 게이트 전극을 소스 및 드레인 전극 또는 유기 반도체층과 절연시키는 절연층 및 상기 유기 반도체층과 상기 소스 및 드레인 전극 사이에 구비된 중간층을 포함하고, 상기 중간층은 유기 반도체층과 상기 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층 및 상기 유기 반도체 결정 성장을 촉진시키는 제2층을 포함한 구비한 박막 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시 장치에 관한 것이다. 본 발명을 따르는 박막 트랜지스터는 소스 및 드레인 전극과 유기 반도체층 사이의 접촉 저항이 낮으며, 유기 반도체 결정 성장 상태도 양호하여, 우수한 전기적 특성을 가질 수 있다.
박막 트랜지스터
Description
도 1 내지 4는 본 발명을 따르는 박막 트랜지스터의 일 구현예의 구조를 각각 개략적으로 도시한 단면도이고,
도 5는 본 발명을 따르는 박막 트랜지스터의 일 구현예를 구비한 유기 발광 표시 장치의 개략적인 단면도이고,
도 6 및 7은 본 발명을 따르는 박막 트랜지스터의 일 구현예 및 종래의 박막 트랜지스터의 전류-전압 특성을 각각 나타낸 그래프이다.
<도면의 주요 부분에 대한 간단한 설명>
11, 21 : 기판
12a, 12b, 22a, 22b : 소스 및 드레인 전극
14a, 24a : 제1층
14b, 24b : 제2층
14, 24 : 중간층
17, 27 : 유기 반도체층
19, 29 : 게이트 전극
본 발명은 박막 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시 장치에 관한 것으로서, 보다 상세하게는, 유기 반도체층과 소스 및 드레인 전극 사이에 접촉 저항을 감소시키는 제1층 및 유기 반도체 결정 성장을 촉진시키는 제2층을 포함한 중간층을 구비된 박막 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시 장치에 관한 것이다. 상기 박막 트랜지스터는, 유기 반도체층과 소스 및 드레인 전극 간의 접촉 저항이 낮고, 유기 반도체 결정 성장 상태가 양호하여, 우수한 전기적 특성을 가질 수 있다.
액정 표시 장치나 유기 발광 표시 장치 또는 무기 발광 표시 장치 등 각종 평판 표시 장치에 사용되는 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 TFT는 소스/드레인 영역과, 이 소스/드레인 영역의 사이에 형성된 채널 영역을 갖는 반도체층을 가지며, 이 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
유기 박막 트랜지스터는 유기 반도체 물질로 이루어진 유기 반도체층을 구비하는데, 이는 저온 공정으로 형성가능하여 플라스틱재 기판의 사용이 가능하다는 장점 때문에 현재 활발한 연구가 진행 중이다. 예를 들어, 상기 유기 박막 트랜지스터는 대한민국 특허공개 번호 제2004-0012212호에 개시되어 있다.
그러나, 유기 박막 트랜지스터의 경우, 소스 및 드레인 전극을 이루는 물질과 유기 반도체층을 이루는 물질 간의 일함수 차이로 인하여 이들 간의 오믹 콘택이 용이하지 않다. 따라서, 유기 반도체층과 소스 및 드레인 전극 사이의 접촉 저항이 높아질 수 있어, 박막 트랜지스터의 전기적 특성이 저하될 수 있다. 한편, 소스 및 드레인 전극 상부에 형성되는 유기 반도체층의 경우, 만족스러운 정도의 그레인 크기를 갖는 유기 반도체 결정이 형성되지 않을 수 있는데, 이 또한 박막 트랜지스터의 전기적 특성 저하의 한 원인이 될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 고안된 것으로, 유기 반도체층과 소스 및 드레인 전극 간의 접촉 저항이 개선되고, 유기 반도체 결정의 성장이 촉진될 수 있는 계면 특성을 갖는 박막 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시 장치를 제공하는데, 그 목적이 있다.
상기 본 발명의 과제를 이루기 위하여, 본 발명의 제1태양은, 게이트 전극과, 상기 게이트 전극과 절연된 소스 및 드레인 전극과, 상기 게이트 전극과 절연되고, 상기 소스 및 드레인 전극과 전기적으로 연결된 유기 반도체층과, 상기 게이트 전극을 소스 및 드레인 전극 또는 유기 반도체층과 절연시키는 절연층과, 상기 유기 반도체층과 상기 소스 및 드레인 전극 사이에 구비된 중간층을 포함하고, 상 기 중간층은 상기 유기 반도체층과 상기 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층과 상기 유기 반도체 결정 성장을 촉진시키는 제2층을 포함한 박막 트랜지스터를 제공한다.
상기 본 발명의 다른 과제를 이루기 위하여, 본 발명의 제2태양은, 기판 상부에 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극 상부에 유기 반도체층과 상기 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층과 상기 유기 반도체 결정 성장을 촉진시키는 제2층을 포함하는 중간층을 형성하는 단계와, 상기 소스 및 드레인 전극과 전기적으로 연결되도록 유기 반도체층을 형성하는 단계와, 상기 유기 반도체층을 덮도록 절연층을 형성하는 단계와, 상기 소스 및 드레인 전극과 대응되도록 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공한다.
본 발명의 또 다른 과제를 이루기 위하여, 본 발명의 제3태양은, 기판 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 덮도록 절연층을 형성하는 단계와, 상기 절연층 상부에 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극 상부에 유기 반도체층과 상기 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층과 유기 반도체 결정 성장을 촉진시키는 제2층을 포함한 중간층을 형성하는 단계와, 상기 소스 및 드레인 전극과 전기적으로 연결되도록 유기 반도체층을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공한다.
본 발명의 또 다른 과제를 이루기 위하여, 본 발명의 제4태양은, 전술한 바와 같은 박막 트랜지스터를 각 화소에 구비하고, 상기 박막 트랜지스터의 소스 전 극 또는 드레인 전극에 화소 전극이 접속된 평판 표시 장치를 제공한다.
본 발명을 따르는 박막 트랜지스터는 소스 및 드레인 전극과 유기 반도체층 사이의 접촉 저항이 개선됨은 물론, 유기 반도체층의 결정 성장 상태도 양호하여, 우수한 전기적 특성을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터(10)로서, 기판(11), 소스 및 드레인 전극(12a, 12b), 중간층(14), 유기 반도체층(17), 절연층(18) 및 게이트 전극(19)이 순서대로 적층된 박막 트랜지스터(10)를 도시한 단면도이다. 상기 중간층(14)는 유기 반도체층과 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층(14a) 및 유기 반도체 결정 성장을 촉진시키는 제2층(14b)를 포함한다.
도 1 중, 기판(11)으로는 유리 기판, 플라스틱 기판 또는 메탈 기판 등과 같은 통상의 박막 트랜지스터용 기판이 사용될 수 있다.
상기 유리 기판은 실리콘 산화물, 실리콘 질화물 등으로 이루어질 수 있다. 상기 플라스틱 기판은 절연성 유기물로 이루어질 수 있는데, 예를 들면, 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴 리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP)로 이루어진 그룹으로부터 선택되는 유기물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 금속 기판은 탄소, 철, 크롬, 망간, 니켈, 티타늄, 몰리브덴, 스테인레스 스틸(SUS), Invar 합금, ZInconel 합금 및 Kovar 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 금속 기판은 금속 포일일 수 있다. 이 중, 플렉시블 특성을 얻기 위하여, 플라스틱 기판 또는 금속 기판을 사용할 수 있다.
기판(11)의 일면 또는 양면에는 버퍼층이나, 베리어층, 또는 불순 원소의 확산방지층 등이 형성될 수 있다. 특히, 상기 기판(11)이 금속 기판을 포함하는 경우, 상기 기판 상부에 절연층(편의상 미도시함)이 더 구비될 수 있다.
상기 기판(11)의 상부에는 소스 및 드레인 전극(12a, 12b)이 각각 형성된다. 상기 소스 및 드레인 전극(12a, 12b)을 이루는 물질의 비제한적인 예로서, Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 외에도, Al, Mo, Al:Nd 합금, MoW 합금 등과 같은 2 종 이상의 금속으로 이루어진 합금을 사용할 수 있으며, 금속의 산화물로서는 ITO, IZO, NiO, Ag2O, In2O3-Ag2O, CuAlO2, SrCu2O2 및 Zr으로 도핑된 ZnO 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 전술한 바와 같은 금속 또는 금속 산화물 중 2 이상을 조합하여 사용할 수 있음은 물론이다.
유기 반도체층(17)은 상기 소스 및 드레인 전극(12a, 12b)과 전기적으로 연 결되도록 그 상부에 형성된다. 이 때, 상기 유기 반도체층(17)과 소스 및 드레인 전극(12a, 12b) 사이에는 중간층(14)이 구비된다. 상기 중간층(14)은 유기 반도체층(17)과 소스 및 드레인 전극(12a, 12b) 사이의 접촉 저항을 감소시키는 제1층(14a) 및 유기 반도체층(17)의 유기 반도체 결정 성장을 촉진시키는 제2층(14b)를 포함한다.
상기 제1층(14a)은 유기 반도체층(17)과 소스 및 드레인 전극(12a, 12b) 사이의 일함수 차이로 인하여 불량할 수 있는 접촉 저항을 개선시키는 역할을 한다. 상기 제1층(14a)은 유기 반도체층(17)과 소스 및 드레인 전극(12a, 12b) 사이의 접촉 저항을 개선시킬 수 있는 공지의 재료를 이용하여 공지의 방법으로 형성될 수 있다. 예를 들어, 상기 제1층(14a)은 자기조립 단층막(Self Assembly Monolayer : SAM)일 수 있다. 보다 구체적으로, 상기 제1층(14a)은 2-머캅토 5-니트로벤즈이미다졸(2-mercapto 5-nitrobenzimidazole : MNB), 2-머캅토-5-메톡시-벤즈이미다졸(2-mercapto-5-methoxy-benzimidazole : MMB) 또는 2-머캅토-벤트옥사졸(2-mercapto-benzoxazole : MBX) 등을 이용하여 형성된 자기조립 단층막일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1층(14a) 상부로는 유기 반도체 결정 성장을 촉진시키는 제2층(14b)이 구비된다. 유기 반도체층(17)의 유기 반도체 결정 크기가 작을 경우에는 결정질의 그레인 바운더리(Grain boundary)가 커져 트랩 사이트(trap site)가 증가하면서 저항이 증가할 수 있다. 그러나, 본 발명에서와 같이 제2층(14b) 상부에 유기 반도체층(17)이 형성될 경우, 유기 반도체 결정이 만족스러운 정도로 성장할 수 있 어, 박막 트랜지스터의 전기적 특성이 향상될 수 있다.
상기 제2층(14b)은 100Å 이하, 바람직하게는 10Å 내지 100Å의 초박막으로 형성될 수 있다. 상기 제2층(14b)의 두께가 10Å 미만인 경우, 상기 제2층(14b)이 균일한 두께로 형성되지 않을 수 있고, 상기 제2층(14b)의 두께가 100Å을 초과할 경우, 유기 반도체층(17)과 소스 및 드레인 전극(12a, 12b)가 서로 절연될 수 있다.
상기 제2층(14b)의 물에 대한 접촉각은 상기 소스 및 드레인 전극(12a, 12b)의 물에 대한 접촉각보다 크다. 이와 같은 제2층(14b) 상부의 유기 반도체 결정은 결정 크기에 있어서, 만족스러운 정도로 성장할 수 있게 된다.
접촉각(contact angle)이란, 공기 중에 있는 고체 면상에 액체가 있어, 공기, 액체가 각각 고체 표면에 접촉되어 있을 때, 고체, 액체, 공기 각각의 상(相)의 접촉접에서의 절선과 고체면이 이루는 각 중, 액체를 포함한 쪽의 각을 가리킨다. 이 때, 고체면은 액체 증기를 흡착한 상태라고 생각할 수 있다.
접촉각은 고체면의 액체에 의한 젖음(wetting)의 척도로서 사용될 수 있는데, 낮은 접촉각은 높은 젖음성(wetting), 즉 친수성 및 높은 표면 에너지를 나타내고, 높은 접촉각은 낮은 젖음성, 즉 소수성 및 낮은 표면 에너지를 나타낸다.
상기 접촉각의 측정에는 고체면 상에 높인 작은 액체 방울의 형태를 직접 스크린상에 투영해서 측정하는 방법, 액체 방울의 부피, 높이, 밑원의 반지름 등의 측정에서 액체 방울이 구의 일부분으로서 계산에 의해 구해지는 방법, 고체에 접하는 액면의 만곡부가 수평면이 되도록 고체면을 연직 위치에서 경사할 때의 경사각 의 측정, 부착 장력의 측정 등이 있다. 이와 같은 접촉각의 정의 및 측정 방법 등은 당업자가 용이하게 인식할 수 있는 것이다.
본 명세서에 있어서, 유기 반도체 결정-성장 촉진층 또는 소스 및 드레인 전극의 물에 대한 접촉각이란, 고체면은 유기 반도체 결정-성장 촉진층 또는 소스 및 드레인 전극이고, 액체는 물인 경우 이들 간의 접촉각을 가리키는 것이다. 이와 같은 본 발명을 따르는 유기 반도체 결정-성장 촉진층(16) 및 소스 및 드레인 전극(12a, 12b)의 물에 대한 접촉각은 예를 들면, 물을 이용한 컨택 앵글법(Contact Angle method)을 이용하여 측정될 수 있다. 상기 물을 이용한 컨택 앵글법은 물을 ㎕ 단위로 드롭(drop)하면서 CCD를 통해 표면과 물방울의 형성각을 평가하는 것으로서, 통상적으로 상온의 조건 하에서 측정될 수 있다.
상기 제2층(14b)의 물에 대한 접촉각은 소스 및 드레인 전극(12a, 12b)의 물에 대한 접촉각보다 크다. 보다 구체적으로, 상기 제2층(14b)의 물에 대한 접촉각은 소스 및 드레인 전극(12a, 12b)의 물에 대한 접촉각보다 10° 내지 15°클 수 있다. 상기 제2층(14b)의 물에 대한 접촉각이 전술한 바와 같은 범위를 만족시키지 못할 경우, 만족스러운 정도의 유기 반도체 결정 성장 효과를 얻을 수 없다.
예를 들어, 소스 및 드레인 전극(12a, 12b)를 Au를 이용하여 형성할 경우, Au 소스 및 드레인 전극의 물에 대한 접촉각은 60°내지 70°이고, 본 발명을 따르는 제2층(14b)을 폴리메틸메타크릴레이트(PMMA)를 이용하여 형성할 경우, 상기 제2층의 물에 대한 접촉각은 70°내지 80°일 수 있어, 이러한 제2층을 사이에 두고 유기 반도체층이 Au 소스 및 드레인 전극과 전기적으로 연결되도록 형성될 경우, 상기 제2층없이 유기 반도체층이 Au 소스 및 드레인 전극과 전기적으로 연결된 경우에 비하여 유기 반도체 결정이 커지게 된다.
보다 구체적으로, 상기 제2층(14b)은 폴리메틸메타크릴레이트(PMMA) 및 폴리스티렌(PS)로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이와 같이 소스 및 드레인 전극(12a, 12b) 상부에 유기 반도체층과 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층(14a) 및 유기 반도체 결정 성장을 촉진시키는 제2층(14b)을 포함하는 중간층(14)을 형성한 다음, 그 상부에 유기 반도체층(17)을 소스 및 드레인 전극(12a, 12b)과 전기적으로 연결되도록 형성된다.
상기 유기 반도체층(17)을 형성하는 유기 반도체 물질로는, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체 등이 사용될 수 있다. 이들 중 2 이상을 사용하는 것도 물론 가능하다.
그리고 나서, 상기 유기 반도체층(17)을 덮도록, 절연층(18)이 형성된다. 상기 절연층(18)은 금속 산화물 또는 금속 질화물과 같은 무기물로 이루어 지거나, 절연성 유기 고분자와 같은 유기물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 절연층(18) 상부에는 소정 패턴의 게이트 전극(19)이 소스 및 드레인 전극(12a, 12b)와 대응되도록 형성되어 있다. 상기 게이트 전극(19)은 상기 소스 및 드레인 전극(12a, 12b)과 일정 부분 이상 중첩되도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 전극(19)은 예를 들면, Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, 또는 Al:Nd, Mo:W 합금 등과 같은 금속 또는 금속의 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 유기 반도체층(17)과 소스 및 드레인 전극(12a, 12b) 사이의 접촉 저항을 감소시키는 제1층(14a)과 유기 반도체 결정 성장을 촉진시키는 제2층(14b) 간의 계면은 뚜렷이 구분되지 않을 수 있다. 이는 본 발명을 따르는 박막 트랜지스터의 다른 구현예가 도시된 도 2를 참조한다. 도 2에 따르면, 유기 반도체층(17)과 소스 및 드레인 전극(12a, 12b) 사이에는, 상기 제1층(14a) 및 제2층(14b)를 포함하되 이들 간의 계면이 뚜렷하지 않아 하나의 층으로서 관찰될 수 있는 중간층(14)이 구비될 수 있다.
도 3은 본 발명을 따르는 박막 트랜지스터의 다른 구현예로서, 기판(11), 게이트 전극(19), 절연층(18), 소스 및 드레인 전극(12a, 12b), 중간층(14) 및 유기 반도체층(17)이 순서대로 구비된 박막 트랜지스터의 단면도이다. 상기 중간층(14)은 유기 반도체층(17)과 소스 및 드레인 전극(12a, 12b) 사이의 접촉 저항을 감소시키는 제1층(14a) 및 유기 반도체 결정 성장을 촉진시키는 제2층(14b)을 포함한다.
상기 도 3에 도시된 박막 트랜지스터를 이루는 각 층에 대한 상세한 설명은 전술한 바와 같은 도 1에 도시된 박막 트래지스터에 대한 설명을 참조한다.
한편, 도 3에 도시된 박막 트랜지스터 중 유기 반도체층(17)과 소스 및 드레인 전극(12a, 12b) 사이의 접촉 저항을 감소시키는 제1층(14a) 및 유기 반도체 결정 성장을 촉진시키는 제2층(14b) 또한 그 계면이 뚜렷이 구분되지 않을 수 있으며, 이와 같은 박막 트랜지스터의 일 구현예는 도 4에 도시되어 있다.
본 발명을 따르는 박막 트랜지스터는 다양한 방법으로 형성될 수 있다. 본 발명을 따르는 박막 트랜지스터 제조 방법의 일 구현예에 따르면, 기판 상부에 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극 상부에 유기 반도체층과 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층 및 유기 반도체 결정 성장을 촉진시키는 제2층을 포함한 중간층을 형성하는 단계와, 상기 소스 및 드레인 전극과 전기적으로 연결되도록 유기 반도체층을 형성하는 단계와, 상기 유기 반도체층을 덮도록 절연층을 형성하는 단계와, 상기 소스 및 드레인 전극과 대응되도록 게이트 전극을 형성하는 단계를 포함할 수 있다. 이로써, 예를 들면, 도 1 또는 도 2에 도시된 바와 같은 박막 트랜지스터를 제조할 수 있다.
본 발명을 따르는 박막 트랜지스터 제조 방법의 다른 구현예에 따르면, 기판 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 덮도록 절연층을 형성하는 단계와, 상기 절연층 상부에 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극 상부에 유기 반도체층과 소스 및 드레이 전극 사이의 접촉 저항을 감소시킬 수 있는 제1층 및 유기 반도체 결정 성장을 촉진시키는 제2층을 포함한 중간층을 형성하는 단계와, 상기 소스 및 드레인 전극과 전기적으로 연결되도록 유기 반도체층을 형성하는 단계를 포함할 수 있다. 이로써, 예를 들면, 도 3 또는 도 4에 도시된 바와 같은 박막 트랜지스터를 제조할 수 있다.
상기 소스 및 드레인 전극 형성 단계는 소스 및 드레인 전극을 산화가능한 금속으로 구비하였을 경우, 소스 및 드레인 전극 표면을 산화시키는 단계를 더 포함할 수 있다. 이는 이후 형성될 접촉 저항 개선층과의 결합력을 증가시키기 위한 것이다.
소스 및 드레인 전극의 표면 산화 단계는 다양한 방법으로 수행될 수 있다. 예를 들면, 소스 및 드레인 전극의 표면을 대기 분위기, 바람직하게는 산소 분위기 하에서 어닐링하는 방법, 소스 및 드레인 전극의 표면을 가스, 바람직하게는 산소 플라즈마 처리하는 방법 또는 소스 및 드레인 전극의 표면을 과산화수소수 등과 같은 산화제로 화학적으로 처리하는 방법 등이 이용될 수 있으나, 이에 한정되는 것은 아니다.
한편, 유기 반도체층과 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층을 형성하는 단계는 통상의 공지된 증착법; 스핀 코팅법, 딥 코팅법, 마이크로컨택 프린팅법(micro contact pinting), 잉크젯 프린팅법(inkjet printing) 등과 같은 통상의 공지된 코팅법; 및 통상의 공지된 자기조립 단층막 형성 방법을 이용할 수 있다. 상기 자기조립 단층막 형성 방법에서는 상기 제1층 형성시 이용되는 반응, 예를 들면 가수분해 반응 또는 축합 반응 등이 보다 원활하게 수행되도록 하는 촉매를 추가로 더 사용할 수 있다.
한편, 유기 반도체 결정 성장을 촉진시키는 제2층을 형성하는 단계는 전술한 바와 같은 유기 반도체 결정 성장 촉진용 재료(예를 들면, PMMA, PS)와 용매를 포함한 혼합물을 코팅 및 열처리함으로써 수행될 수 있다.
상기 용매는 통상의 극성 용매를 사용할 수 있는데, 예를 들면, 물, 메탄올, 에탄올, 아세트산 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
상기 혼합물의 농도는 0.1wt% 내지 1wt%, 바람직하게는 0.1wt% 내지 0.5wt%일 수 있다. 상기 혼합물의 농도가 0.1wt% 미만인 경우, 유기 반도체 결정-성장 촉진층이 제대로 형성되지 않을 수 있고, 상기 혼합물의 농도가 1wt%를 초과할 경우, 전술한 바와 같이 매우 얇은 두께를 갖는 유기 반도체 결정 성장을 촉진시키는 제2층을 형성할 수 없을 수 있다.
상기 혼합물 코팅 후, 열처리 온도는 용매를 휘발시킬 수 있는 온도이어야 하는데, 사용되는 용매에 따라 그 온도 범위는 상이하나, 예를 들면, 100℃ 내지 120℃일 수 있다.
전술한 바와 같은 구조의 박막 트랜지스터는 LCD 또는 유기 발광 표시 장치 와 같은 평판 표시 장치에 구비될 수 있다.
도 5는 평판 표시 장치의 한 구현예인 유기 발광 표시 장치에 상기 TFT를 적용한 것을 나타낸 것이다.
도 5는 유기 발광 표시 장치의 하나의 부화소를 도시한 것으로, 이러한 각 부화소에는 자발광 소자로서 유기 발광 소자(Organic Light Emitting Device)가 구비되어 있고, 박막 트랜지스터가 적어도 하나 이상 구비되어 있다.
이러한 유기 발광 표시 장치는 유기 발광 소자(OLED)의 발광 색상에 따라 다양한 화소패턴을 갖는 데, 바람직하게는 적, 녹, 청색의 화소를 구비한다.
도 5에 도시된 바와 같이, 기판(21) 상에는 소정 패턴의 소스 및 드레인 전극(22a, 22b)가 형성되어 있으며, 상기 소스 및 드레인 전극(22a, 22b)를 덮도록 중간층(24)가 구비되어 있다. 상기 중간층(24)는 유기 반도체층과 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층(24a) 및 유기 반도체 결정 성장을 촉진시키는 제2층(24b)를 포함한다. 이 때, 상기 제1층(24a) 및 상기 제2층(24b) 간의 계면은 도 5에 도시된 바와 달리 뚜렷이 구분되지 않을 수 있다. 상기 중간층(24) 상부로는 유기 반도체층(27)이 구비되어 있고, 상기 유기 반도체층(27)을 덮도록 절연층(28)이 구비되어 있다. 한편, 게이트 전극(29)은 소스 및 드레인 전극(22a, 22b)에 대응되도록 구비되어 있다. 상기 박막 트랜지스터(20)의 각 층에 대한 상세한 설명은 전술한 바를 참조한다.
게이트 전극(29)을 형성한 후에는, 상기 박막 트랜지스터(20)를 덮도록 패시베이션층(31)을 형성한다. 상기 패시베이션층(31)은 단층 또는 복수층의 구조로 형성되어 있고, 유기물, 무기물, 또는 유/무기 복합물로 형성될 수 있다.
상기 패시베이션층(31)의 상부에는 화소정의막(33)에 따라, 유기 발광 소자(30)의 유기 발광막(36)을 형성한다.
상기 유기 발광 소자(30)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 박막 트랜지스터(20)의 소스 및 드레인 전극(22a, 22b) 중 어느 한 전극에 연결된 화소 전극(35)과, 전체 화소를 덮도록 구비된 대향 전극(38), 및 이들 화소 전극(35)과 대향 전극(38)의 사이에 배치되어 발광하는 유기 발광막(36)으로 구성된다. 본 발명은 반드시 상기와 같은 구조로 한정되는 것은 아니며, 다양한 유기 발광 표시 장치의 구조가 그대로 적용될 수 있음은 물론이다.
상기 유기 발광막(36)은 저분자 또는 고분자 유기막이 사용될 수 있는 데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성된다.
고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기와 같은 유기막은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.
상기 화소 전극(35)은 애노드 전극의 기능을 하고, 상기 대향 전극(38)은 캐소드 전극의 기능을 하는 데, 물론, 이들 화소 전극(35)과 대향 전극(38)의 극성은 반대로 되어도 무방하다.
액정 표시 장치의 경우, 이와는 달리, 상기 화소전극(35)을 덮는 하부배향막(미도시)을 형성함으로써, 액정 표시 장치의 하부기판의 제조를 완성한다.
이렇게 본 발명에 따른 박막 트랜지스터는 도 5에서와 같이 각 부화소에 탑재될 수도 있고, 화상이 구현되지 않는 드라이버 회로(미도시)에도 탑재 가능하다.
이하, 실시예를 이용하여 본 발명을 보다 상세히 설명한다.
[실시예]
실시예
Au로 이루어진 소스 및 드레인 전극이 구비된 유리 기판을 준비하였다. 상기 Au 소스 및 드레인 전극 상부에 0.02wt%의 MNB 용액(용매는 에탄올임)을 스핀 코팅한 다음, 100℃로 열처리하여 유기 반도체층과 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층을 형성하였다. 그리고 나서, 0.5wt%의 PMMA 용액(PMMA의 중량 평균 분자량은 950,000 g/mol임, 용매는 메탄올임, 제조사는 Aldrich사임)을 상기 제1층 상부에 스핀 코팅한 다음, 100℃로 열처리하여 100Å 두께의 유기 반도체 결정 성장을 촉진시키는 제2층을 형성하였다. 그리고 나서, 상기 Au 소스 및 드레인 전극과 전기적으로 연결되도록 펜타센을 증착하여 유기 반도체층을 형성한 다음, 상기 펜타센 유기 반도체층을 덮도록 절연층을 형성하고, 상기 절연층 상부에 MoW(100nm의 두께)로 이루어진 게이트 전극을 형성하여, 본 발명을 따르는 유기 박막 트랜지스터를 제조하였다. 이를 샘플 1이라 한다.
비교예
상기 제2층을 형성하지 않았다는 점을 제외하고는 상기 실시예 1과 동일한 방법으로 유기 박막 트랜지스터를 제조하였다. 이를 샘플 A라 한다.
평가예
상기 샘플 1 및 A에 대하여 전류-전압 특성을 평가하였다. 전류-전압 특성 평가에는 I-V 측정 장치(상품명은 4156C이고, 제조사는 에이질런트 사임)를 사용하였다. 그 결과를 각각 도 6 및 도 7에 나타내었다. 도 6 및 도 7을 참조하면, 본 발명을 따르는 박막 트랜지스터가 종래의 박막 트랜지스터에 비하여 접촉 저항 특성이 향상되는 등, 우수한 전기적 특성을 가짐을 알 수 있다.
전술한 바와 같은 본 발명에 따르면, 유기 반도체층과 소스 및 드레인 전극 사이에 접촉 저항이 낮아질 뿐만 아니라, 유기 반도체층 중 유기 반도체의 결정 성장 상태도 양호하게 되어, 우수한 전기적 특성을 갖는 박막 트랜지스터를 얻을 수 있다. 상기 박막 트랜지스터를 이용하면 신뢰성이 확보된 평판 표시장치를 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (15)
- 게이트 전극;상기 게이트 전극과 절연된 소스 및 드레인 전극;상기 게이트 전극과 절연되고, 상기 소스 및 드레인 전극과 전기적으로 연결된 유기 반도체층;상기 게이트 전극을 소스 및 드레인 전극 또는 유기 반도체층과 절연시키는 절연층; 및상기 유기 반도체층과 상기 소스 및 드레인 전극 사이에 구비된 중간층을 포함하고,상기 중간층은 유기 반도체층과 상기 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층 및 상기 유기 반도체 결정 성장을 촉진시키는 제2층을 포함하고, 상기 제2층의 두께가 10Å 내지 100Å인 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 제1항에 있어서,상기 제2층의 물에 대한 접촉각이 상기 소스 및 드레인 전극의 물에 대한 접 촉각보다 큰 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,상기 제2층의 물에 대한 접촉각이 상기 소스 및 드레인 전극의 물에 대한 접촉각보다 10° 내지 15°큰 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,상기 제2층의 물에 대한 접촉각이 70° 내지 80°인 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,상기 제2층이 폴리메틸메타크릴레이트(PMMA) 및 폴리스티렌(PS)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,상기 제1층이 자기조립 단층막(Self-Assembly Monolayer : SAM)인 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,상기 소스 및 드레인 전극이 Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, Al, Mo, Al:Nd 합금, MoW 합금, ITO, IZO, NiO, Ag2O, In2O3-Ag2O, CuAlO2, SrCu2O2 및 Zr으로 도핑된 ZnO로 이루어진 군으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,상기 유기 반도체층은, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체 및 파이로멜리틱 디이미드 및 이들의 유도체 중 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 기판 상부에 소스 및 드레인 전극을 형성하는 단계;상기 소스 및 드레인 전극 상부에 유기 반도체층과 상기 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층 및 상기 유기 반도체 결정 성장을 촉진시키는 제2층을 포함하는 중간층을 형성하는 단계;상기 소스 및 드레인 전극과 전기적으로 연결되도록 유기 반도체층을 형성하는 단계;상기 유기 반도체층을 덮도록 절연층을 형성하는 단계; 및상기 소스 및 드레인 전극과 대응되도록 게이트 전극을 형성하는 단계;를 포함하고, 상기 제2층의 두께가 10Å 내지 100Å인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 기판 상부에 게이트 전극을 형성하는 단계;상기 게이트 전극을 덮도록 절연층을 형성하는 단계;상기 절연층 상부에 소스 및 드레인 전극을 형성하는 단계;상기 소스 및 드레인 전극 상부에 유기 반도체층과 상기 소스 및 드레인 전극 사이의 접촉 저항을 감소시키는 제1층 및 상기 유기 반도체 결정 성장을 촉진시키는 제2층을 포함한 중간층을 형성하는 단계; 및상기 소스 및 드레인 전극과 전기적으로 연결되도록 유기 반도체층을 형성하는 단계;를 포함하고, 상기 제2층의 두께가 10Å 내지 100Å인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 삭제
- 제10항 또는 제11항에 있어서,상기 제2층을 형성하는 단계를, 상기 유기 반도체 성장 촉진용 물질과 용매의 혼합물을 상기 제1층 상부에 코팅한 다음, 열처리함으로써 수행하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제13항에 있어서,상기 혼합물의 농도가 0.1wt% 내지 1wt%인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제1항 및 제3항 내지 제9항 중 어느 한 항의 박막 트랜지스터를 각 화소에 구비하고, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 화소 전극이 접속된 것을 특징으로 하는 평판 표시 장치.
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| KR101852641B1 (ko) * | 2010-02-25 | 2018-04-26 | 메르크 파텐트 게엠베하 | 유기 전자 디바이스에 대한 전극 처리 공정 |
Citations (2)
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|---|---|---|---|---|
| KR20060058454A (ko) * | 2004-11-25 | 2006-05-30 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 이의 제조 방법 및 이를 구비한 평판표시 장치 |
| KR20060070350A (ko) * | 2004-12-20 | 2006-06-23 | 재단법인서울대학교산학협력재단 | 풀 스윙 유기 반도체 회로 |
-
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