KR100771808B1 - Ｓｏｎｏｓ 구조를 갖는 플래시 메모리 소자 및 그것의제조 방법 - Google Patents
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Abstract
본 발명은 SONOS 구조를 갖는 플래시 메모리 소자 및 그것의 제조 방법에 관한 것으로, SONOS 구조의 질화막과 블러킹 산화막 사이에 전도체 층을 형성하여, 게이트에 전압을 인가한 경우 전도체 층이 전압분배를 하도록 하여 블러킹 산화막의 EOT(Equivalent Oxide Thickness)와 질화막 과 터널 산화막의 EOT 조절에 의해 원하는 수준의 전압을 블러킹 산화막과 질화막 및 터널 산화막에 각각 인가되도록 하여 셀의 소거 속도를 개선하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법을 개시한다.
SONOS, 블러킹 게이트, 전압 분배
Description
도 1은 종래 기술에 따른 SONOS 구조를 갖는 플래시 메모리 소자을 나타내는 소자의 단면도이다.
도 2 내지 도 7은 본 발명의 일실시 예에 따른 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 8은 본 발명의 일실시 예에 따른 소자에 형성되는 전기장을 설명하기 위한 개념도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 산화막
102 : 질화막 103 : 블러킹 게이트
104 : 블러킹 산화막 105 : 캡핑 폴리막
106 : 폴리실리콘막 107 : 금속 전극
108 : 하드마스크
본 발명은 SONOS 구조를 갖는 플래시 메모리 소자 및 그것의 제조 방법에 관한 것으로, 특히 셀의 소거 스피드를 개선시키는 SONOS 구조를 갖는 플래시 메모리 소자 및 그것의 제조 방법에 관한 것이다.
현재, 공정기술 측면에서 비휘발성 반도체 메모리 기술(Nonvolatile Semiconductor Memories; NVSM)은 크게 플로팅 게이트(Floating Gate) 계열과 두 종류 이상의 유전막이 2중, 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열은 전위 우물(Potential Well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다. 반면에, MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Polysilicon Oxide Nitride Oxide Semiconductor) 구조가 대표적인 예이다.
SONOS와 일반적인 플래시(Flash) 메모리의 차이점은 구조적인 측면에서, 일반적인 플래시 메모리에서는 플로팅 게이트(Floating gate)를 적용하여 이곳에 전하를 저장하는 반면, SONOS에서는 질화막에 전하를 저장시키게 된다. 일반적인 플래시 메모리에서는 플로팅 게이트로 폴리실리콘을 사용하기 때문에 만약 이곳에 한 개의 결함(Defect)이라도 존재한다면 전하의 리텐션 타임(Retention time)이 현저하게 떨어지는 반면, SONOS에서는 상술한 바와 같이 폴리실리콘 대신 질화막을 적용하기 때문에 공정상 결함에 그 민감성이 상대적으로 작아지게 되는 이점이 있다.
또한, 플래시 메모리에서 플로팅 게이트 하부에 약 70Å 이상의 두께를 갖는 터널 산화막(Tunnel oxide)을 적용하기 때문에 저전압 동작(Low voltage operation) 및 고속(High speed) 동작을 구현하는데 한계가 있다. 하지만, SONOS는 질화막 하부에 다이렉트 터널링 산화막(Direct tunneling oxide)을 적용하기 때문에 저전압, 저파워(Low power) 및 고속 동작의 메모리 소자의 구현이 가능하게 한다.
이하, 도 1을 참고하여 종래의 SONOS 구조의 플래시 메모리 소자에 대해 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(11), 질화막(12), 블러킹 산화막(13), 폴리 실리콘막(14), 게이트용 전극(15)를 순차적으로 형성한 다음에 식각 공정을 통하여 워드라인 패턴을 형성한다. SONOS 구조의 플래시 메모리 소자은 절연막인 블러킹 산화막(13)과 전하를 저장하는 질화막(12), 터널 산화막(11)의 복합막 전체에 동일한 전기장이 형성되어 절연막 각각에 서로 다른 전기장을 가할 수 없게 된다. 이경우, 질화막(12)에 저장된 전하를 소거하기 위하여 게이트용 전극(15)에 전압을 인가하면 질화막(12)에 저장된 전하가 터널 산화막(11)을 통하여 FN 터널링(Fowler-Nordheim tunneling) 전류에 의해 반도체 기판(10) 쪽으로 이동하여 소거된다. 그러나 질화막(12) 상부의 블러킹 산화막(13)에도 동일 전기장이 인가되므로, 블러킹 산화막(13)을 통하여 게이트용 전극(15)으로부터 질화막(12) 쪽으로 전하가 이동하여 다시 프로그램되어 소거 속도가 느려지게 된다. 이러한 소거 동작시 게이트용 전극(15)으로부터 전하 주입을 방지하기 위하여 게이트용 전극(15)에 일함수가 큰 물질을 사용하기도 하나 소거 속도를 개선하는 데는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 SONOS 구조의 질화막과 블러킹 산화막 사이에 전도체 층을 형성하여, 게이트에 전압을 인가한 경우 전도체 층이 전압분배를 하도록 하여 블러킹 산화막의 EOT(Equivalent Oxide Thickness)와 질화막 과 터널 산화막의 EOT 조절에 의해 원하는 수준의 전압을 블러킹 산화막과 질화막 및 터널 산화막에 각각 인가되도록 하여 셀의 소거 속도를 개선하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 SONOS 구조를 갖는 플래시 메모리 소자는 반도체 기판상에 형성된 터널 산화막과, 상기 터널 산화막 상에 형성된 질화막과, 상기 질화막 상에 형성된 블러킹 게이트과, 상기 블러킹 게이트 상에 형성된 블러킹 산화막, 및 상기 블러킹 산화막 상에 형성된 게이트 전극을 포함한다.
본 발명의 일실시 예에 따른 ONOS 구조를 갖는 플래시 메모리 소자의 제조 방법은 반도체 기판상에 터널 산화막 및 질화막을 형성하는 단계와, 상기 질화막 상부에 블러킹 게이트를 형성하는 단계, 및 상기 블러킹 게이트 상부에 블러킹 산화막 및 게이트 전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 7은 본 발명의 일실시 예에 따른 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 산화막(101) 및 질화막(102)을 순차적으로 형성한다. 터널 산화막(101)은 SiO2로, 질화막(102)은 Si3N4로 형성하며 각각 2~500Å의 두께로 형성하는 것이 바람직하다. 터널 산화막(101)은 습식 산화 방식 또는 레디컬 산화 방식으로 형성하는 것이 바람직하다. 질화막(102)은 ALD, PE-ALD, 또는 CVD 증착 기법을 사용하여 형성하며, 이후 RTA 공정을 진행하는 것이 바람직하다.
도 3을 참조하면, 질화막(102)을 포함하는 전체 구조 상에 블러킹 게이트(103) 및 블러킹 산화막(104)을 순차적으로 형성한다. 블러킹 게이트(103)는 폴리실리콘막 및 도전막으로 구성할 수 있으며, 블러킹 산화막(104)은 SiO2로 형성하 는 것이 바람직하다. 블러킹 산화막(104)은 고유전율을 갖는 산화막으로 형성할 수 있다. 예를 들어, AL2O3, HfO2, ZrO3, AL2O3,-HfO2 혼합체, SrTiO3, La2O3, (Ba,Sr)TiO3 를 사용하는 것이 바람직하다. 블러킹 산화막(104)은 레디컬 산화 방식을 이용하여 ALD, PE-ALD, 또는 CVD 증착 기법으로 형성하며, 이후 RTA 공정을 진행하는 것이 바람직하다. 블러킹 산화막(104)은 200~1000℃ 온도에서 10~500Å의 두께로 증착하는 것이 바람직하다. 그 후, 증착 온도보다 높은 온도에서 열처리 공징을 진행한다. 상기 열처리 공정은 산화 가스를 이용하여 승온 속도를 0~100℃/sec로 실시하는 것이 바람직하다. 블러킹 산화막(104) 대신 SiN 질화막을 사용할 수도 있다.
도 4를 참조하면, 블러킹 산화막(104)을 포함하는 전체 구조 상에 마스크용 캡핑 폴리막(105)을 형성한다.
도 5를 참조하면, 캡핑 폴리막(105) 상에 콘택 마스크(106)를 형성하고, 콘택 마스크(106)를 이용하는 식각 공정을 실시하여 드레인 및 소스 선택 트렌지스터가 형성될 영역의 일부분에 블러킹 게이트(103)가 노출되는 콘택홀을 형성한다. 여기서, 블러킹 게이트를 노출시키는 콘택홀은 블러킹 게이트의 소정영역을 노출하거나 혹은 소스 및 선택 트랜지스터 영역전체를 노출시킬 수 있다. 콘택 마스크(106)는 질화막, 산화막, 비정질 카본, 포토 레지스트를 사용하여 형성할 수 있다.
도 6을 참조하면, 콘택 마스크(106)를 제거한 후, 콘택홀이 완전히 매립되도록 폴리 실리콘막(106)을 형성한다. 그 후, 폴리 실리콘막(106)을 포함하는 전체 구조 상에 금속 전극(107) 및 하드마스크(108)을 형성한다. 금속 전극(107)은 텅스 텐, 텡스텐 실리사이드, 텅스텐 질화막, Ru, Ir, RuO2, IrO2, Pt등을 사용하는 것이 바람직하다. 하드마스크(108)은 질화막 또는 산화막을 사용하거나, 질화막 형성전에 산화막을 삽입하여 형성할 수 있다. 소스 및 드레인 선택 트랜지스터 게이트가 형성되는 영역은 콘택에 의하여 전압이 블러킹 게이트(103)로 연결되므로 부유층의 두께를 감소시킬 수 있다.
도 7을 참조하면, 식각 공정을 진행하여 하드마스크(108), 금속 전극(107), 폴리 실리콘막(106), 캡핑 폴리막(105), 블러킹 산화막(104), 블러킹 게이트(103), 질화막(102), 및 터널 산화막(101)을 순차적으로 부분 식각하여 메모리 셀의 게이트 패턴과 드레인 및 소스 트랜지스터의 게이트 패턴을 형성한다.
도 8은 본 발명의 일실시 예에 따른 소자에 형성되는 전기장을 설명하기 위한 개념도이다.
도 8을 참조하면, 메모리 셀의 게이트에 게이트 전압(Vg)이인가되면 블러킹 산화막(104)의 캐패시턴스와, 터널 산화막(101)과 질화막(102)의 캐패시턴스 비율에 따라서 전압이 분배된다. 이를 수식으로 나타내면 다음과 같다.
E3 = V3/T3
= C*V/[C3*T3]
(두께)T=T1(터널 산화막) + T2(질화막) + T3(블러킹산화막)
1/C = (1/C1 + 1/C2 + 1/ C3)
:C1(터널 산화막 cap), C2(질화막 cap) ,C3(블러킹 산화막 cap)
따라서, 종래에서는 적층되는 물질의 유전율에 의해서만 전기장이 결정되던 것이 유절율 외에 적층막의 캐패시턴스를 조절함으로써 전기장을 조절할 수 있다. 이로 인하여 게이트에 인가되는 전압(Vg)을 블러킹 게이트(103)에 의해 분배되게 하여 블러킹 산화막(104)에는 상대적으로 작은 전압이 인가되게 하고, 질화막(102)과 터널 산화막에는 상대적으로 큰 전압이 인가되게 하여 소거 특성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, SONOS 구조의 질화막과 블러킹 산화막 사이에 전도체 층을 형성하여, 게이트에 전압을 인가한 경우 전도체 층이 전압분배를 하도록 하여 블러킹 산화막의 EOT(Equivalent Oxide Thickness)와 질화막 과 터널 산화막의 EOT 조절에 의해 원하는 수준의 전압을 블러킹 산화막과 질화막 및 터널 산화막에 각각 인가되도록 하여 셀의 소거 속도를 개선할 수 있다.
Claims (18)
- 반도체 기판상에 형성된 터널 산화막;상기 터널 산화막 상에 형성된 질화막;상기 질화막 상에 형성된 블러킹 게이트;상기 블러킹 게이트 상에 형성된 블러킹 산화막; 및상기 블러킹 산화막 상에 형성된 게이트 전극을 포함하는 SONOS 구조를 갖는 플래시 메모리 소자.
- 제 1항에 있어서,상기 게이트 전극은 상기 블러킹 산화막의 내부를 수직 통과하여 상기 블러킹 게이트에 연결되는 소스 및 드레인 선택 트랜지스터를 포함하는 SONOS 구조를 갖는 플래시 메모리 소자
- 제 1 항에 있어서, 상기 블러킹 게이트는 폴리실리콘막 및 금속을 포함하는 도전막인 SONOS 구조를 갖는 플래시 메모리 소자.
- 반도체 기판상에 터널 산화막 및 질화막을 형성하는 단계;상기 질화막 상부에 블러킹 게이트를 형성하는 단계; 및상기 블러킹 게이트 상부에 블러킹 산화막 및 게이트 전극을 형성하는 단계를 포함하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 4항에 있어서,상기 블러킹 산화막을 형성한 후, 소스 및 선택트랜지스터가 형성될 영역의 상기 블러킹 산화막의 소정영역을 식각하여 상기 블러킹 게이트를 노출시키는 콘택홀을 형성하는 단계를 더 포함하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 터널 산화막, 질화막, 블러킹 게이트, 블러킹 산화막은 각각 2~500Å의 두께로 형성하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 터널 산화막은 습식 산화 방식 또는 레디컬 산화 방식으로 형성하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 질화막은 ALD, PE-ALD, 또는 CVD 증착 기법을 사용하여 형성하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 블러킹 게이트는 폴리실리콘막으로 형성하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 블러킹 산화막은 고유전율을 갖는 산화막으로 형성하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 고유전율을 갖는 산화막은 AL2O3, HfO2, ZrO3, AL2O3,-HfO2 혼합체, SrTiO3, La2O3, (Ba,Sr)TiO3 인 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 블러킹 산화막은 ALD, PE-ALD, 또는 CVD 증착 기법으로 형성한 후, RTA 공정을 추가로 진행하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 12 항에 있어서,상기 블러킹 산화막은 증착 온도를 200~1000℃ 온도에서 형성하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 블러킹 산화막은 상기 증착 온도보다 높은 온도에서 상기 RTA 공정을 진행하며, 이때 승온 속도를 0~100℃/sec 로 실시하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 블러킹 산화막 대신 SiN 질화막을 사용하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 콘택홀 형성 공정은 식각 마스크를 이용한 식각 공정으로 형성하며, 상기 식각 마스크는 질화막, 산화막, 비정질 카본, 또는 포토 레지스트를 사용하여 형성하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 게이트 전극은 폴리실리콘 혹은 폴리실리콘 상에 금속층을 적층하여 형성하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
- 제 17 항에 있어서,상기 금속층은 텅스텐, 텡스텐 실리사이드, 텅스텐 질화막, Ru, Ir, RuO2, IrO2, Pt를 사용하여 형성하는 SONOS 구조를 갖는 플래시 메모리 소자의 제조 방법.
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