Nothing Special   »   [go: up one dir, main page]

KR100770499B1 - 게이트 산화막 제조 방법 - Google Patents

게이트 산화막 제조 방법 Download PDF

Info

Publication number
KR100770499B1
KR100770499B1 KR1020050049371A KR20050049371A KR100770499B1 KR 100770499 B1 KR100770499 B1 KR 100770499B1 KR 1020050049371 A KR1020050049371 A KR 1020050049371A KR 20050049371 A KR20050049371 A KR 20050049371A KR 100770499 B1 KR100770499 B1 KR 100770499B1
Authority
KR
South Korea
Prior art keywords
gate oxide
ion implantation
ions
forming
oxide film
Prior art date
Application number
KR1020050049371A
Other languages
English (en)
Other versions
KR20060046397A (ko
Inventor
슈우세이 다까미
Original Assignee
야마하 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마하 가부시키가이샤 filed Critical 야마하 가부시키가이샤
Publication of KR20060046397A publication Critical patent/KR20060046397A/ko
Application granted granted Critical
Publication of KR100770499B1 publication Critical patent/KR100770499B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/2822—Making the insulator with substrate doping, e.g. N, Ge, C implantation, before formation of the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

기판 상에 필드 절연막(12)을 형성한 후, 산화막들(14a, 14b)로서 희생 산화막 또는 게이트 산화막을 형성한다. 소자 구멍(12a) 내에 레지스트층(16)을 마스크로 사용하고 산화막(14a)을 통하여 아르곤(또는 불소) 이온을 1회 또는 복수회의 주입 처리에 의해 주입하여 이온 주입층(18)을 형성한다. 산화막들(14a, 14b)을 희생 산화막으로 이용할 때는, 레지스트층(16) 및 산화막들(14a, 14b)의 제거 후에 소자 구멍들(12a, 12b) 내에 게이트 산화막을 형성한다. 산화막들(14a, 14b)을 게이트 산화막으로 이용할 때에는, 레지스트층(16)의 제거 후에 산화막들(14a, 14b)을 에칭으로 얇게 하고 나서 산화막들(14a, 14b)을 두껍게 한다. 이온 주입층(18)을 형성하는 것에 의해 게이트 산화막(14a)이 게이트 산화막(14b)보다 두껍게 된다.
열산화 처리, 희생 산화막, 게이트 산화막, 레지스트층, 소자 구멍, 이온 주입층, 에칭

Description

게이트 산화막 제조 방법{MANUFACTURING METHOD OF GATE OXIDATION FILMS}
도 1은 본 발명의 제1 실시 형태에 따른 MOS형 IC의 제조 방법에 있어서의 희생 산화막들을 형성하기까지의 공정을 도시하는 단면도.
도 2는 도 1에 도시된 공정에 후속하는 레지스트층 형성 공정 및 이온 주입 공정을 도시하는 단면도.
도 3은 도 2에 도시된 공정에 후속하는 레지스트층 제거 공정을 도시하는 단면도.
도 4는 도 3에 도시된 공정에 후속하는 희생 산화막 제거 공정을 도시하는 단면도.
도 5는 도 4에 도시된 공정에 후속하는 산화 공정을 도시하는 단면도.
도 6은 도 5에 도시된 공정에 후속하는 MOS형 트랜지스터 형성 공정을 도시하는 단면도.
도 7은 아르곤 이온의 도우즈량과 산화막 두께의 증가분 사이의 관계를 나타내는 그래프.
도 8은 2단계 주입인 경우에 있어서의 아르곤 이온의 도우즈량과 산화막 두께의 증가분 사이의 관계를 나타내는 그래프.
도 9는 도 2에 도시된 공정에 의해 형성된 이온 주입층을 2단계 주입을 행하 여 형성하는 것을 도시한 단면도.
도 10은 본 발명의 제2 실시 형태에 따른 MOS형 IC의 제조 방법에 있어서의 희생 산화막들을 형성하기까지의 공정을 도시하는 단면도.
도 11은 도 10에 도시된 공정에 후속하는 산화 공정을 도시하는 단면도.
도 12는 도 11에 도시된 공정에 후속하는 레지스트층 형성 공정 및 이온 주입 공정을 도시하는 단면도.
도 13은 도 12에 도시된 공정에 후속하는 레지스트층 제거 공정을 도시하는 단면도.
도 14는 도 13에 도시된 공정에 후속하는 산화막 세정 공정을 도시하는 단면도.
도 15는 도 14에 도시된 공정에 후속하는 산화 공정을 도시하는 단면도.
도 16은 종래 기술에 따른 게이트 산화막 제조 방법에 있어서의 이온 주입 공정을 도시하는 단면도.
도 17은 도 16에 도시된 공정에 후속하는 레지스트층 제거 공정 및 희생 산화막 제거 공정을 도시하는 단면도.
도 18은 도 17에 도시된 공정에 후속하는 산화 공정을 도시하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판
12 : 필드 절연막
14a, 14b : 희생 산화막
16, 52 : 레지스트층
18, 18a, 18b, 54 : 이온 주입층
20a, 20b, 50a, 50b: 게이트 산화막
[특허 문헌1] 일본 특허 공개 2000-195968호 공보
<관련 출원의 교차 참조>
본 출원은 2004년 6월 9일에 출원된 일본특허출원 2004-170905호, 및 2005년 3월 16일에 출원된 일본특허출원 2005-074489호에 기초하며, 이들의 전체 내용은 본 명세서에 참조로 포함되어 있다.
본 발명은 MOS형 IC 등의 제조에 이용하기 적합한 게이트 산화막의 제조 방법에 관한 것으로, 더욱 구체적으로는 상이한 두께를 갖는 복수의 게이트 산화막을 1회의 열산화 처리에 의해 형성하는 게이트 산화막의 제조 방법에 관한 것이다.
종래, MOS형 IC 등을 제조할 때에 반도체 기판 위에 서로 상이한 두께를 갖는 복수의 MOS형 트랜지스터를 형성하는 것은 알려져 있다. 또한, 이러한 기술과 관련하여, 상이한 두께를 갖는 복수의 게이트 산화막을 1회의 열산화 처리에 의해 형성하기 위한 다양한 유형의 방법들이 제안되어 있다. 도 16 내지 도 18에는 이러한 게이트 산화막들을 형성하는 방법의 일례를 도시한다. 게이트 산화막을 형성 하는 방법에 대한 상세한 내용을 위한 참조로서 일본특허공개 2000-195968호의 전체 내용이 여기에 포함되어 있다.
도 16에 도시된 공정에서는, 실리콘 기판(1)의 한쪽의 주 표면에 실리콘 산화막으로 이루어지는 필드 절연막(2)을 선택적 산화 처리에 의해 형성한다. 그 후에, 절연막(2)의 소자 구멍들(2a, 2b) 내측의 표면 상에 실리콘 산화막으로 이루어지는 희생 산화막들(3a, 3b)을 열산화 처리에 의해 각각 형성한다. 산화막들(3a, 3b)의 두께는 둘다 약 15㎚이다.
다음에, 기판의 표면 상에 소자 구멍(2a)에 대응하는 구멍(4a)을 갖는 레지스트층(4)을 포토리소그래피 공정에 의해 형성한다. 소자 구멍(2a)의 표면 상에, 레지스트층(4)을 마스크로 하고 산화막(3a)을 통하여 아르곤(Ar) 이온을 주입함으로써 이온 주입층(5)을 형성한다. 이 때의 가속 전압은 15keV 정도이다. 이온 주입층(5)에서는, 주입 이온에 의해 실리콘의 결정성이 파괴되기 때문에, 실리콘의 산화 속도가 증대한다.
도 17에 도시된 공정에서는, 화학 처리 등에 의해 레지스트층(4)을 제거한 후, 산화막들(3a, 3b)을 불산 처리에 의해 제거한다. 불산 처리는, 산화막들(3a, 3b)의 두께를 15㎚로 했을 때, 30㎚ 두께의 산화막을 제거하는 조건으로 행한다. 이 때문에, 절연막(2)도 약간 얇아진다. 이 후, 실리콘 기판(1)의 표면에는, 열처리의 전처리로서 에칭 효과를 갖는 RCA 세정 등의 세정 처리를 실시한다.
도 18에 도시된 공정에서는, 소자 구멍들(2a, 2b) 내측의 표면 상에 실리콘 산화막으로 이루어지는 산화막들(6a, 6b)을 열처리에 의해 각각 형성한다. 게이트 산화막(6b)의 두께가 50㎚로 되는 조건으로 열처리를 행함으로써, 소자 구멍(2a) 내측의 실리콘 표면의 근방에서는 이온 주입층(5)에 의해 실리콘의 산화 속도가 가속되고 있기 때문에, 게이트 산화막(6a)으로서 80∼100㎚ 두께의 실리콘 산화막을 얻을 수 있다. 그 다음에, 통상의 실리콘 게이트 프로세스 등에 의해 각각 산화막들(6a, 6b)을 게이트 절연막으로 하는 제1 및 제2 MOS형 트랜지스터들을 소자 구멍들(2a, 2b) 내측에 각각 형성한다.
상술한 종래 기술에 의하면, 1회의 열산화 처리에 의해 상이한 두께를 갖는 게이트 산화막들(6a, 6b)을 형성하므로, 생산성이 향상되고, 레지스트층(4)의 형성 시나 제거 시에 실리콘 표면이 희생 산화막들(3a, 3b)로 피복되어 있기 때문에, 실리콘 표면의 오염을 방지하여 높은 신뢰도를 달성할 수 있다.
그러나, Ar 이온의 주입을 희생 산화막(3a)을 통하여 15keV 정도의 낮은 가속 전압으로 행하고 있으므로, 이온 주입의 범위는 17.1㎚ 정도이기 때문에 이온 주입층(5)은 실리콘 표면 근방의 얕은 영역에 형성된다. 따라서, 도 17에 도시된 공정에 있어서, 희생 산화막들(3a, 3b)을 제거한 후, 열산화 처리의 전처리로서 RCA 세정 등의 에칭 효과를 갖는 세정 처리를 행하면, 가장 높은 이온 농도를 갖는 이온 주입층(5)의 표면 부분이 에칭에 의해 제거된다. 이 후, 도 18의 열처리를 행하면, 이온 주입층(5)의 이온 농도는 외측 확산(out-diffusion)에 의해 더 낮아진다. 따라서, 소자 구멍(2a) 내에서의 산화 효율이 저하하고, 산화막(6b)에 비하여 충분한 두께를 갖는 산화막(6a)을 얻는 것이 어렵게 된다.
본 발명의 목적은, 상이한 두께를 갖는 복수의 게이트 산화막을 1회의 열산화 처리에 의해 형성할 때에 두꺼운 게이트 산화를 효율적으로 행할 수 있는 게이트 산화막 제조 방법을 제공하는 데에 있다.
본 발명의 일 양상에 따르면, (a) 반도체 기판을 준비하는 단계; (b) 상기 반도체 기판의 한쪽의 주 표면에 제1 및 제2 소자 구멍들을 갖는 필드 절연막을 형성하는 단계; (c) 상기 제1 및 제2 소자 구멍들 내측의 반도체 표면들 위에 제1 열산화 처리에 의해 제1 및 제2 희생 산화막들을 각각 형성하는 단계; (d) 상기 필드 절연막 위에 상기 제1 소자 구멍을 노출하고 상기 제2 소자 구멍을 피복하는 레지스트층을 형성하는 단계; (e) 가속 전압 20∼50 keV 및 도우즈량 1×1014∼2×1016 ions/㎠의 조건하에서 상기 레지스트층을 마스크로 하여, 상기 제1 희생 산화막을 통하여 상기 제1 소자 구멍 내측의 반도체 부분에 아르곤 이온을 주입하여 이온 주입층을 형성하는 단계; (f) 상기 이온 주입층을 형성한 후, 상기 레지스트층을 제거하는 단계; (g) 상기 레지스트층을 제거한 후, 상기 제1 및 제2 희생 산화막들을 제거하는 단계; 및 (h) 상기 제1 및 제2 희생 산화막들을 제거한 후, 상기 제1 및 제2 소자 구멍들 내의 반도체 표면들 위에 제2 열산화 처리에 의해 제1 및 제2 게이트 산화막들을 각각 형성하는 단계를 포함하고, 상기 이온 주입층에 기초한 가속 산화에 의해 상기 제1 게이트 산화막을 상기 제2 게이트 산화막보다 두껍게 형성하는 게이트 산화막 제조 방법이 제공된다.
본 발명에 따르면, 이온 주입 단계 (e)에서 아르곤 이온을 가속 전압 20∼50keV, 도우즈량 1×1014∼2×1016 ions/㎠의 조건으로 주입하기 때문에, 이온 주입층이 반도체 기판의 표면으로부터 비교적 깊은 영역에 형성된다. 이 때문에, 제2 열처리의 전처리로서 에칭 효과를 갖는 세정 처리를 수행하는 경우에, 이온 주입층은 최고의 이온 농도를 갖는 부분이 반도체 기판의 표면으로부터 비교적 깊은 위치에 형성되어 있기 때문에, 에칭 작용에 의해 제거되지 않을 것이다. 이 후, 도시된 제2 열산화 처리를 행하면, 주입 이온은, 반도체 표면 근방에서는 약간 외측 확산되지만, 실리콘의 표면으로부터 비교적 깊은 위치에서는 거의 외측 확산되지 않아, 전체적인 이온 농도의 저하는 적다. 따라서, 제1 소자 구멍 내에서의 산화 효율이 향상되어, 제1 게이트 산화막을 단시간의 처리에 의해 제2 게이트 산화막에 비하여 충분히 두껍게 형성할 수 있다.
최근, 디누디드 존(denuded zone)(DZ)을 갖는 웨이퍼의 제조에는 수소 대신에 아르곤이 사용되고 있다. 상술한 산화막 제조 방법에서는, 반도체 표면으로부터 비교적 깊은 영역에 아르곤 이온 주입층을 형성한 후, 제2 열산화 처리를 수행하기 때문에, 기판(웨이퍼) 표면에서는 결함을 야기하는 산소의 농도가 외측 확산에 의해 감소되고, 기판의 내부 영역에서는 중금속 등의 유해 불순물을 포획하는 미소 결함이 성장하므로, 기판 표면이 DZ로 변환된다. 이 때문에, 기판 표면의 DZ에는 제1 게이트 산화막을 게이트 절연막으로 사용하는 고성능의 MOS형 트랜지스터를 형성할 수 있다.
본 발명의 다른 양상에 따르면, (a) 반도체 기판을 준비하는 단계; (b) 상기 반도체 기판의 한쪽의 주 표면에 제1 및 제2 소자 구멍들을 갖는 필드 절연막을 형성하는 단계; (c) 상기 제1 및 제2 소자 구멍들 내측의 반도체 표면들 위에 제1 열산화 처리에 의해 제1 및 제2 희생 산화막들을 각각 형성하는 단계; (d) 상기 필드 절연막 위에 상기 제1 소자 구멍을 노출하고 상기 제2 소자 구멍을 피복하는 레지스트층을 형성하는 단계; (e) 가속 전압 15~25 keV 및 도우즈량 6×1014∼1×1015 ions/㎠의 조건하에서 상기 레지스트층을 마스크로 하여, 상기 제1 희생 산화막을 통하여 상기 제1 소자 구멍 내측의 반도체 부분에 불소 이온을 주입하여 이온 주입층을 형성하는 단계; (f) 상기 이온 주입층을 형성한 후, 상기 레지스트층을 제거하는 단계; (g) 상기 레지스트층을 제거한 후, 상기 제1 및 제2 희생 산화막들을 제거하는 단계; 및 (h) 상기 제1 및 제2 희생 산화막들을 제거한 후, 상기 제1 및 제2 소자 구멍들 내의 반도체 표면들 위에 제2 열산화 처리에 의해 제1 및 제2 게이트 산화막들을 각각 형성하는 단계를 포함하고, 상기 이온 주입층에 기초한 가속 산화에 의해 상기 제1 게이트 산화막을 상기 제2 게이트 산화막보다 두껍게 형성하는 게이트 산화막 제조 방법이 제공된다.
본 발명에 따르면, 이온 주입 단계 (e)에서 불소 이온을 가속 전압 15∼25keV, 도우즈량 6×1014∼1×1015 ions/㎠의 조건으로 주입하기 때문에, 이온 주입층이 실리콘 기판의 표면으로부터 비교적 깊은 영역에 형성된다. 따라서, 제1 소자 구멍 내에서의 산화 효율이 향상되어, 제1 게이트 산화막을 단시간의 처리에 의 해 제2 게이트 산화막에 비하여 충분히 두껍게 형성할 수 있다.
또한, 불소는 산화 속도를 빠르게 하는 효과 외에, 산화막의 품질을 개선하는 효과가 있다는 보고가 있다. 상술한 제2 게이트 산화막의 제조 방법에서는, 제2 열산화 처리 중에 제1 게이트 산화막에 불소가 들어가기 때문에, 제1 게이트 산화막의 핫 캐리어 내성 및 절연 저항 용량이 향상된다.
또한, 불소는 실리콘에서 붕소, 인 등의 도전형 결정 불순물의 확산을 억제하는 효과가 있다는 보고가 있다. MOS형 트랜지스터의 특성에 가장 영향을 주는 쇼트 채널 효과는 소스 및 드레인 영역들 중 게이트측의 가장 깊은 영역에서 나타난다. 상술한 게이트 산화막 제조 방법에서는, 불소 이온 주입층을 비교적 깊은 영역에 형성하기 때문에, 소스 및 드레인 영역들의 형성 후의 각종 열 처리에서는, 소스 및 드레인 영역들 내의 붕소, 인 등의 불순물의 확산이 억제되기 때문에, MOS형 트랜지스터의 특성을 안정화시킬 수 있다.
본 발명의 또 다른 양상에 따르면, (a) 반도체 기판을 준비하는 단계; (b) 상기 반도체 기판의 한쪽의 주 표면에 제1 및 제2 소자 구멍들을 갖는 필드 절연막을 형성하는 단계; (c) 상기 제1 및 제2 소자 구멍들 내측의 반도체 표면들 위에 제1 열산화 처리에 의해 제1 및 제2 게이트 산화막들을 각각 형성하는 단계; (d) 상기 필드 절연막 위에 상기 제1 소자 구멍을 노출하고 상기 제2 소자 구멍을 피복하는 레지스트층을 형성하는 단계; (e) 상기 레지스트층을 마스크로 하여, 상기 제1 게이트 산화막을 통하여 상기 제1 소자 구멍 내측의 반도체 부분에 산화 속도를 증대시키지만 도전형은 결정하지 않는 불순물 이온을 주입하여 이온 주입층을 형성 하는 단계; (f) 상기 이온 주입층을 형성한 후, 상기 레지스트층을 제거하는 단계; (g) 상기 레지스트층을 제거한 후, 에칭 처리에 의해 상기 제1 및 제2 게이트 산화막들을 얇게 하는 단계; 및 (h) 상기 제1 및 제2 게이트 산화막들을 얇게 한 후, 제2 열산화 처리에 의해 상기 제1 및 제2 게이트 산화막들을 두껍게 하는 단계를 포함하고, 상기 이온 주입층에 기초한 가속 산화에 의해 상기 제1 게이트 산화막을 상기 제2 게이트 산화막보다 두껍게 형성하는 게이트 산화막 제조 방법이 제조된다.
제1 게이트 산화막을 통하여 제1 소자 구멍 내의 반도체 부분에, 산화 속도는 증대시키지만 도전형을 결정하지 않는 아르곤 또는 불소 등의 불순물들을 주입하여 이온 주입층을 형성한 후, 에칭 처리에 의해 제1 및 제2 게이트 절연막들을 얇게 한다. 그 후에, 제2 열산화 처리에서는, 이온 주입층에 기초한 가속 산화에 의해 제1 게이트 산화막을 제2 게이트 산화막보다 두껍게 한다. 제1 게이트 산화막은 이온 주입층을 피복한 조건에서 제2 열산화 처리가 수행되기 때문에, 제1 게이트 산화막에 의해 불순물 이온의 외측 확산이 억제되어, 제1 소자 구멍 내에서의 산화 효율이 향상된다. 따라서, 제1 게이트 산화막의 두께를 단시간의 처리에 의해 제2 게이트 산화막의 두께보다 두껍게 형성할 수 있다.
또한, 상기 이온 주입 단계 (e)에서는, 주입 이온으로서 아르곤 이온을 가속 전압 20∼50keV, 도우즈량 1×1014∼2×1016 ions/㎠의 조건 하에서 주입할 수 있다. 이런 경우에는, 기판 표면에 DZ를 형성할 수 있다.
또한, 상기 이온 주입 단계 (e)에서는, 주입 이온으로서 불소 이온을 가속 전압 15∼25keV, 도우즈량 6×1014∼1×1015 ions/㎠의 조건 하에서 주입할 수 있다. 이 경우에는, 트랜지스터의 특성을 안정화시킬 수 있고, 제1 게이트 산화막의 핫 캐리어 내성 및 절연 저항 용량을 향상시킬 수 있다.
본 발명의 또 다른 양상에 따르면, (a) 반도체 기판을 준비하는 단계; (b) 상기 반도체 기판의 한쪽의 주 표면에 제1 및 제2 소자 구멍들을 갖는 필드 절연막을 형성하는 단계; (c) 상기 제1 및 제2 소자 구멍들 내측의 반도체 표면들 위에 제1 열산화 처리에 의해 제1 및 제2 희생 산화막들을 각각 형성하는 단계; (d) 상기 필드 절연막 위에 상기 제1 소자 구멍을 노출하고 상기 제2 소자 구멍을 피복하는 레지스트층을 형성하는 단계; (e) 상기 레지스트층을 마스크로 하여, 상기 제1 희생 산화막을 통하여 상기 제1 소자 구멍 내측의 반도체 부분에 산화 속도를 증대시키지만 도전형은 결정하지 않는 불순물 이온을 서로 상이한 가속 전압으로 각각 주입하는 복수의 이온 주입에 의해 복수의 이온 주입층을 형성하는 단계; (f) 상기 이온 주입층들을 형성한 후, 상기 레지스트층을 제거하는 단계; (g) 상기 레지스트층을 제거한 후, 상기 제1 및 제2 희생 산화막들을 제거하는 단계; 및 (h) 상기 제1 및 제2 희생 산화막들을 제거한 후, 상기 제1 및 제2 소자 구멍들 내의 반도체 표면들 위에 제2 열산화 처리에 의해 제1 및 제2 게이트 산화막들을 각각 형성하는 단계를 포함하고, 상기 이온 주입층에 기초한 가속 산화에 의해 상기 제1 게이트 산화막을 상기 제2 게이트 산화막보다 두껍게 형성하는 게이트 산화막 제조 방법이 제공된다.
또한, 상기 이온 주입 단계 (e)에서는, 주입 이온으로서 아르곤 이온을 2개 단계들에 의해 주입하는데, 제1단계는 가속 전압 50∼100keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하고, 제2단계는 가속 전압 10∼40keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행한다. 또한, 상기 이온 주입 단계 (e)에서는, 주입 이온으로서 불소 이온을 2개 단계들에 의해 주입하는데, 제1단계는 가속 전압 30∼60keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하고, 제2단계는 가속 전압 10∼25keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행한다.
제1 희생 산화막을 통하여 제1 소자 구멍 내측의 반도체 부분에 산화 속도는 증대시키지만 도전형은 결정하지 않는 아르곤 또는 불소 등의 불순물 이온을 레지스트층을 마스크로 이용하여 이온 주입 함으로써 상이한 깊이에 복수의 이온 주입층을 형성하기 때문에, 이온 주입층들에 의해 깊이 방향의 주입 이온 농도 분포가 균일화된다. 따라서, 1단계 주입에 비하여 산화 효율이 한층 향상되고, 두꺼운 제1 게이트 산화막을 보다 단시간에 형성할 수 있다. 또한, 제1 게이트 산화막에 들어가는 불순물(아르곤 또는 불소)의 양이 일정해져, 제1 게이트 산화막의 막질이 안정된다.
본 발명의 또 다른 양상에 따르면, (a) 반도체 기판을 준비하는 단계; (b) 상기 반도체 기판의 한쪽의 주 표면에 제1 및 제2 소자 구멍들을 갖는 필드 절연막 을 형성하는 단계; (c) 상기 제1 및 제2 소자 구멍들 내측의 반도체 표면들 위에 제1 열산화 처리에 의해 제1 및 제2 게이트 산화막들을 각각 형성하는 단계; (d) 상기 필드 절연막 위에 상기 제1 소자 구멍을 노출하고 상기 제2 소자 구멍을 피복하는 레지스트층을 형성하는 단계; (e) 상기 레지스트층을 마스크로 하여, 상기 제1 게이트 산화막을 통하여 상기 제1 소자 구멍 내측의 반도체 부분에 산화 속도를 증대시키지만 도전형은 결정하지 않는 불순물 이온을 서로 상이한 가속 전압으로 각각 주입하는 복수의 이온 주입에 의해 복수의 이온 주입층을 형성하는 단계; (f) 상기 이온 주입층들을 형성한 후, 상기 레지스트층을 제거하는 단계; (g) 상기 레지스트층을 제거한 후, 에칭 처리에 의해 상기 제1 및 제2 게이트 산화막들을 얇게 하는 단계; 및 (h) 상기 제1 및 제2 게이트 산화막들을 얇게 한 후, 제2 열산화 처리에 의해 상기 제1 및 제2 게이트 산화막들을 두껍게 하는 단계를 포함하고, 상기 이온 주입층에 기초한 가속 산화에 의해 상기 제1 게이트 산화막을 상기 제2 게이트 산화막보다 두껍게 형성하는 게이트 산화막 제조 방법이 제공된다.
또한, 상기 이온 주입 단계 (e)에서는, 주입 이온으로서 아르곤 이온을 2개 단계들에 의해 주입하는데, 제1단계는 가속 전압 50∼100keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하고, 제2단계는 가속 전압 10∼40keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행한다. 또한, 상기 이온 주입 단계 (e)에서는, 주입 이온으로서 불소 이온을 2개 단계들에 의해 주입하는데, 제1단계는 가속 전압 30∼60keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하고, 제2단계는 가속 전압 10∼25keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행할 수 있다.
제1 게이트 산화막을 통하여 제1 소자 구멍 내측의 반도체 부분에 산화 속도는 증대시키지만 도전형은 결정하지 않는 아르곤 또는 불소 등의 불순물 이온을 레지스트층을 마스크로 이용하여 이온 주입 함으로써 상이한 깊이에 복수의 이온 주입층을 형성하기 때문에, 이온 주입층들에 의해 깊이 방향의 주입 이온 농도 분포가 균일화된다. 따라서, 1단계 주입에 비하여 산화 효율이 한층 향상되고, 두꺼운 제1 게이트 산화막을 보다 단시간에 형성할 수 있다. 또한, 제1 게이트 산화막에 들어가는 불순물(아르곤 또는 불소)의 양이 일정해져, 제1 게이트 산화막의 막질이 안정된다.
본 발명에 따르면, 열산화 처리 전에 아르곤 또는 불화수소의 이온 주입층을 반도체 기판의 표면의 깊은 영역에 형성하고, 이온 주입층을 게이트 산화막으로 피복한 상태에서 열산화 처리를 실행함으로써, 또는 복수의 이온 주입에 의해 상이한 깊이를 갖는 복수의 이온 주입층들을 형성함으로써, 산화 효율이 향상되기 때문에, 단시간 처리에 의해 제2 게이트 산화막에 비해 충분한 두께를 갖도록 제1 게이트 산화막을 형성할 수 있다.
<실시예>
도 1은 본 발명의 제1 실시 형태에 따른 MOS형 IC의 제조 방법에 있어서 희생 산화막을 형성하기 까지의 공정들을 도시하는 단면도이다.
예를 들면 p형 실리콘으로 이루어지는 반도체 기판(10)의 한쪽의 주 표면에는, 소자 구멍들(12a, 12b)을 갖는 실리콘 산화막으로 이루어지는 필드 절연막(12)을 주지의 선택적 에칭에 의해 형성한다. 필드 절연막(12)은, 기판의 표면에 선택적 에칭에 의해 오목부들을 형성하고, 그 후 오목부들을 매립하도록 CVD(화학 기상 증착법) 등을 이용하여 절연막을 형성하는 방법에 의해서 형성할 수 있다.
다음에, 소자 구멍들(12a, 12b)의 표면 상에는, 실리콘 산화막으로 이루어지는 희생 산화막들(14a, 14b)을 열산화 처리에 의해 형성한다. 열 산화는, 예를 들면, 드라이 O2(또는 드라이 에어) 분위기에서 950 ℃에서 행하여, 희생 산화막들(14a, 14b)의 두께는 40㎚로 만든다. 희생 산화막들(14a, 14b)은, 게이트 산화막의 형성 전에 부착 불순물들을 제거함으로써 소자 구멍들(12a, 12b)의 표면을 세정하기 위해 형성되는 것이기 때문에, 도 4를 참조하여 후술하는 바와 같이 게이트 산화막의 형성 전에 제거된다.
도 2는 도 1에 도시된 공정에 후속하는 레지스트층 형성 공정 및 이온 주입 공정을 도시하는 단면도이다.
필드 절연막(12)의 위에, 소자 구멍(12a)을 노출하는 구멍(16a)을 갖는 레지스트층(16)을 주지의 포토리소그래피 공정에 의해 형성한다. 레지스트층(16)은 소자 구멍(12b) 내에서 희생 산화막(14b)을 피복하도록 형성한다.
다음에, 레지스트층(16)을 마스크로 하는 선택적 이온 주입 처리를 실행하여 레지스트층(16)의 구멍(16a) 및 희생 산화막(14a)을 통하여 소자 구멍(12a) 내측의 반도체 부분에 아르곤 이온 Ar+를 주입하여 이온 주입층(18)을 형성한다. 이 때의 이온 주입은, 예를 들면, 가속 전압 40keV, 도우즈량 1.5×1016 ions/㎠의 조건으로 수행한다. 아르곤 이온을 가속 전압 40keV로 실리콘 기판에 주입했을 때의 주입 범위는 31.0㎚이다. 아르곤 이온은 가속 전압 50keV으로 주입할 수도 있고, 이 때의 주입 범위는 49.8㎚가 된다. 이온 주입층(18)은 소자 구멍(12a) 내측의 반도체 부분의 산화 속도를 증대시키도록 형성되는 것이다.
도 3은 도 2에 도시된 공정에 후속하는 레지스트층 제거 공정을 도시하는 단면도이다.
화학적 처리에 의해 레지스트층(16)을 제거하여 필드 절연막(12) 및 희생 산화막들(14a, 14b)을 노출시킨다. 화학적 처리로서는, 황산과 과산화수소수(hydogen peroxide, oxygenated water)를 이용한 처리일 수 있다.
도 4는 도 3에 도시된 공정에 후속하는 희생 산화막 제거 공정을 도시하는 단면도이다.
희불산(rare hydrofluoric acid) 처리에 의해 희생 산화막들(14a, 14b)을 제거하여 소자 구멍들(12a, 12b) 내측의 반도체 표면을 노출시킨다. 희불산 처리는, 10:1 HF를 이용하여 70초 동안 행할 수 있다. 그 후에, RCA 세정 등의 에칭 효과를 갖는 세정 처리에 의해 소자 구멍들(12a, 12b) 내측의 반도체 표면을 세정한다. 또한, 희불산 처리 및 세정 처리에 의해 필드 절연막(12)도 약간 에칭된다.
도 5는 도 4에 도시된 공정에 후속하는 산화 공정을 도시하는 단면도이다.
소자 구멍들(12a, 12b) 내측의 반도체 표면들에 실리콘 산화막으로 이루어지는 게이트 산화막들(20a, 20b)을 각각 열산화 처리에 의해 형성한다. 열산화 처리는 드라이 O2 분위기에서 950℃에서 행해진다.
도 4에 도시한 바와 같이 소자 구멍(12a) 내측의 반도체 표면 상에는 이온 주입층(18)을 형성하고 있으므로, 소자 구멍(12a) 내측의 실리콘의 산화 속도는, 소자 구멍(12b) 내측의 실리콘의 산화 속도보다 빠르다. 따라서, 1회의 열산화 처리에 의해, 두꺼운 게이트 산화막(20a)을 소자 구멍(12a) 내측에 형성하고 동시에 얇은 게이트 산화막(20b)을 소자 구멍(12b) 내측에 형성한다. 예를 들면, 상술한 바와 같이, 가속 전압 40keV, 도우즈량 1.5×1016 ions/㎠의 조건으로 이온 주입층(18)을 형성하는 경우에, 게이트 산화막(20a)의 두께는 50㎚가 되고, 게이트 산화막(20b)의 두께는 25㎚가 된다.
도 6은 도 5에 도시된 공정에 후속하는 MOS형 트랜지스터 형성 공정을 도시하는 단면도이다.
소자 구멍(12a) 내측에 n-채널 MOS형 트랜지스터 T1을 형성하고, 소자 구멍(12b) 내측에 n-채널 MOS형 트랜지스터 T2를 형성한다. 트랜지스터들 T1과 T2는 게이트 산화막(20a, 20b)을 게이트 절연막으로 하여 형성한다. 도 6에는 LDD(Lightly Doped Drain) 구조를 갖는 트랜지스터 T1과 T2를 도시하고 있지만, 그외의 구조들을 갖는 트랜지스터들도 형성할 수 있다.
기판 상에 도전재층을 형성한 후, 형성된 도전재층을 포토리소그래피 또는 드라이 에칭 처리에 의해 패터닝함으로써, 잔존하는 도전재로 이루어지는 게이트 전극층들(22a, 22b)을 형성한다. 도전재층으로서는, 예를 들면, 도전성 폴리실리콘의 단일층, 도전성 폴리실리콘과 Ti, W, Mo 등의 고융점 금속과의 적층 또는 그 금속들의 실리사이드의 적층이 있다.
다음에, 필드 절연막(12), 게이트 산화막(20a)과 게이트 전극층(22a)의 적층, 게이트 산화막(20b)과 게이트 전극층(22b)의 적층을 마스크로서 이용하여 인 등의 n형 불순물의 이온 주입 처리에 의해 비교적 불순물 농도가 낮은 소스 영역들(24, 28) 및 드레인 영역들(26, 30)을 형성한다.
다음에, 기판 상면에 게이트 전극층들(22a, 22b)을 피복한 실리콘 산화막을 CVD법에 의해 퇴적한다. 퇴적한 실리콘 산화막을 에치백함으로써, 게이트 전극층(22a)의 한쪽측 및 다른 쪽측에 잔존하는 산화 실리콘으로 이루어지는 사이드 스페이서들(32, 34)이 형성되며, 동시에 게이트 전극층(22b)의 한쪽측 및 다른쪽측에 잔존하는 산화 실리콘으로 이루어지는 사이드 스페이서들(36, 38)이 형성된다. 이 때의 에칭 처리에서는 게이트 산화막들(20a, 20b)을 제거하여 소스 및 드레인을 위한 영역들을 노출한다.
다음에, 필드 절연막(12)과, 게이트 산화막(20a), 게이트 전극층(22a) 및 사이드 스페이서(32, 34)를 포함하는 게이트부와, 게이트 산화막(20b), 게이트 전극층(22b) 및 사이드 스페이서(36, 38)를 포함하는 게이트부를 마스크로서 이용하여 n형 불순물의 이온 주입 처리에 의해 비교적 불순물 농도가 높은 소스 영역들(40, 44) 및 드레인 영역들(42, 46)을 형성한다. 그 후에는, 통상의 IC 구성 방법에 따라, 층간 절연막의 형성, 층간 절연막에의 접속 구멍의 형성, 각 접속 구멍마다의 배선 형성 등의 처리를 행한다.
기판, 소스, 및 드레인의 도전형을 반대로 함으로써 트랜지스터 T1, T2로서 p-채널 MOS형 트랜지스터들을 형성할 수도 있다. 또한, 도 1에 도시된 공정에 있어서 필드 절연막(12)을 형성하기 전에 p형 웰 영역(11a) 및 n형 웰 영역(11b)을 형성해 놓고, 웰 영역들(11a, 11b)에 각각 n-채널 트랜지스터 T1 및 p-채널 트랜지스터 T2를 형성할 수 있다. 이 경우, 웰 영역들(11a, 11b)은 n형 및 p형으로 하고, 트랜지스터들 T1, T2를 p-채널 및 n-채널로 할 수 있다.
도 6에 도시한 트랜지스터들 T1 및 T2의 각각의 게이트 절연막들(20a, 20b)은 게이트 산화막의 단일층으로 형성되었지만, 이 게이트 절연막들(20a, 20b)은 적층 구조로 할 수 있다. 예를 들면, 게이트 산화막(20a)(또는 20b)와, 실리콘 질화막, 실리콘 산화 질화막, 산화 탄탈막 및 고유전율막 중 적어도 하나의 막의 적층, 또는 게이트 산화막(20a)(또는 20b)의 위에 실리콘 질화막 또는 실리콘 산화 질화막을 개재하여 CVD 실리콘 산화막을 중첩한 샌드위치 형상 적층을 이용할 수 있다.
본 발명의 발명자는 아르곤 이온의 주입이 실리콘의 산화에 미치는 영향을 실험하였다. 이 실험에서는, 각각 p형 실리콘 기판으로 이루어진 No.1∼10의 웨이퍼들을 준비한 후, 다음의 표 1에 나타낸 바와 같이, No.2∼No.10의 웨이퍼들에 대 하여 가속 전압 40keV으로 도우즈량을 다르게 하여 아르곤 이온 Ar+를 주입하고, 그 다음에 No.1∼No.10의 웨이퍼들에 열처리를 실시했다. 그 후에, 각 웨이퍼의 산화막의 두께를 측정하고, No.1의 웨이퍼에 비해 두께가 증가된 값을 웨이퍼들 No.2∼No.10의 각각에 대하여 측정하였다. 표 1은, No.1∼No.10의 각 웨이퍼에 대해 Ar+의 도우즈량과, 산화막 두께와, 산화막 두께의 증가분을 나타낸다.
Figure 112005030549033-pat00001
도 7은 표 1에 표시된 데이터에 따라 아르곤 이온의 도우즈량과 산화막 두께의 증가분 사이의 관계를 도시하는 그래프이다. 산화막 두께의 증가는 아르곤 이온 Ar+의 도우즈량이 1×1014∼2×1016 ions/㎠의 범위 R에서 인식된다.
도 2에 도시한 이온 주입 공정은 가속 전압 20∼50keV, 도우즈량 1×1014∼2×1016 ions/㎠(바람직하게는 가속 전압 20∼45keV, 도우즈량 6×1015∼1×1016 ions/㎠)의 조건에서 수행할 수 있다. 또한, 아르곤 이온 대신에, 불소 이온을 가속 전압 15∼25keV, 도우즈량 6×1014∼1×1015 ions/㎠의 조건으로 주입하고, 그 후에 도 3 내지 도 6에 도시한 공정을 마찬가지로 실행할 수 있다. 아르곤 이온 및 불소 이온 주입의 가속 전압들을 각각 20keV 및 15keV보다 높지 않게 설정하면, 주입 이온의 농도가 외측 확산에 의해 감소하기 때문에, 충분한 산화 속도를 얻는 것이 곤란해진다. 또한, 아르곤 이온 및 불소 이온의 주입의 가속 전압들을 각각 50keV 및 25keV보다 높게 설정하면, 이온 주입의 깊이가 깊어지기 때문에, 기판 중의 결정 결함이 증대되어 누설 전류의 증대를 초래한다.
본 발명의 발명자는 이온 주입을 1단계로 행하는 경우와 2단계들로 행하는 경우를 비교하기 위하여 실리콘의 산화에 대해 비교 실험을 행하였다. 이 비교 실험에서는, p형 실리콘 기판으로 이루어지는 No.0의 웨이퍼를 기준 웨이퍼로 규정하고, No.0의 웨이퍼에는 이온 주입을 실시하지 않았다. 각각 p형 실리콘 기판으로 이루어지는 No.11∼No.14의 웨이퍼들에 1단계의 이온 주입을 실시했고, 이 때의 도우즈량은 다음의 표 2에 나타내었다.
Figure 112005030549033-pat00002
한편, 각각 p형 실리콘 기판으로 이루어지는 No.21∼No.24의 웨이퍼들에는, 2단계의 이온 주입을 실시하여, 제1단계에서는 가속 전압을 60keV로 깊은 주입을 행하고, 제2단계에서는 가속 전압을 20keV으로 얕은 주입을 행하였으며, 이때의 도우즈량은 다음의 표 3에 나타내었다.
Figure 112005030549033-pat00003
표 3에 표시된 No.21∼No.24 웨이퍼들 각각에 대한 제1 및 제2 단계의 도우즈량의 총량은, 표 2에 표시된 No.11∼No.14 웨이퍼들 각각의 도우즈량과 각각 동일하다. 바꾸어 말하면, 1단계 이온 주입으로 주입한 도우즈량은, 2단계 이온 주입에서는 상이한 깊이로 주입된 2개 부분들로 분할된다.
다음에, No.0, No.11∼No.14, No.21∼No.24의 웨이퍼들에 동일한 산화 조건으로 열산화 처리를 실시했다. 그 후에, No.11∼No.14, No.21∼No.24의 웨이퍼들의 각각의 산화막의 두께를 측정하고, No.0 웨이퍼의 산화막 두께(15.1㎚)와 비교하여 두께의 증가분(차분)을 No.2∼No.10의 웨이퍼들 각각에 대해 측정하였다. 이하의 표 4는, No.11∼No.14 및 No.21∼No.24의 각 웨이퍼에 대해 Ar+의 도우즈량과, 산화막 두께의 증가분이 표시되어 있다. No.21∼No.24의 웨이퍼들에 대하여, 제1 및 제2단계들의 도우즈량의 총량이 나타내어진다.
Figure 112005030549033-pat00004
도 8은 표 4의 데이터에 기초하여 2단계 주입의 경우에 있어서 아르곤 이온의 도우즈량과 산화막 두께의 증가분 사이의 관계를 도시한 그래프이다. 그래프에서, 라인 S1은 1단계 주입에서의 데이터를 나타내고, 라인 S2는 2단계 주입에서의 데이터를 나타낸다. 도 8에 도시된 바와 같이, 1단계 주입인 경우에 비하여 2단계 주입인 경우가 산화막 두께의 증가분이 크기 때문에, 2단계 주입의 산화 속도가 1단계 주입의 산화 속도보다 빠르다. 2단계 주입이 더 빠른 산화 속도를 갖는 이유는, 깊이 방향의 2단계 주입에서의 주입 이온의 농도 분포가 1단계 주입의 경우의 가우스 분포에 비하여 균일화되는 것에 의한 것이라고 생각된다.
도 9는, 1단계 주입 대신에 표 3, 표 4 및 도 8에 도시한 2단계 주입을 이용하여 도 2에 도시된 공정에 의해 형성된 이온 주입층의 형성을 도시한 단면도이다. 동일한 참조 부호는 도 2와 동일한 부분들을 나타내고, 그에 대한 상세한 설명은 생략한다.
도 9에 도시된 이온 주입 처리에서는, 예를 들면, 제1단계에서 가속 전압 60keV, 도우즈량 2×1015 ions/㎠의 조건으로 소자 구멍(12a) 내측의 반도체 부분에 아르곤 이온 Ar+를 주입하여 비교적 깊은 이온 주입층(18a)을 형성하고, 제2단계에서 가속 전압 20keV, 도우즈량 2×1015 ions/㎠의 조건으로 소자 구멍(12a) 내측의 반도체 부분에 아르곤 이온 Ar+를 주입하여 비교적 얕은 이온 주입층(18b)을 형성한다. 이 경우에는 이온 주입 공정을, 제1단계에서는 가속 전압 50∼100keV, 도우즈량 5×1013∼5×1015 ions/㎠(바람직하게는 가속 전압 60∼80keV, 도우즈량 5×1014∼4×1015 ions/㎠)의 조건 하에서, 제2단계에서는 가속 전압 10∼40keV, 도우즈량 5×1013∼5×1015 ions/㎠(바람직하게는 가속 전압 20∼30keV, 도우즈량 5×1014∼4×1015 ions/㎠)의 조건 하에서 실시할 수 있다. 이온 주입 처리 후에는, 도 3 내지 도 6에 도시된 공정을 실행한다.
또한, 아르곤 이온 대신에 불소 이온 F+를 제1 및 제2의 2단계로 주입하여 이온 주입층들(18a, 18b)을 형성할 수 있다. 이 경우, 불소 이온 F+은 제1단계에 있어서는 가속 전압 30∼60keV, 도우즈량 5×1013∼5×1015 ions/㎠(바람직하게는 가속 전압 40∼50keV, 도우즈량 5×1014∼4×1015 ions/㎠)의 조건으로, 제2단계에 있어서는 가속 전압 10∼25keV, 도우즈량 5×1013∼5×1015 ions/㎠(바람직하게는 가속 전압 15∼20keV, 도우즈량 5×1014∼4×1015 ions/㎠)의 조건으로 주입될 수 있다. 이온 주입 처리 후에는, 도 3 내지 도 6에 도시된 공정들을 실행한다.
도 5에 도시한 열산화 처리에 있어서, 아르곤 또는 불소의 이온 주입에 의해 두껍게 형성된 게이트 산화막(20a)의 두께는 35∼70㎚(바람직하게는 45∼60㎚, 더욱 바람직하게는 50㎚)로 설정될 수 있다. 또한, 아르곤 또는 불소의 이온 주입 없이 얇게 형성되는 게이트 산화막(20b)의 두께는 6.5∼35㎚(바람직하게는 12∼20㎚, 더욱 바람직하게는 15㎚)로 설정할 수 있다.
상술한 실시 형태에서는, 주입 이온의 도우즈량을 2개의 값들로 설정하여 2 종류의 게이트 산화막들을 형성하였지만, 주입 이온의 도우즈량을 3개의 값들로 설정하여 3 종류의 게이트 산화막들을 형성할 수도 있다.
본 발명의 제1 실시 형태에 따르면, 도 2의 이온 주입 공정에 의해, 아르곤 이온을 가속 전압 20∼50keV, 도우즈량 1×1014∼2×1016 ions/㎠의 조건으로 주입하고, 불소 이온을 가속 전압 15∼25keV, 도우즈량 6×1014∼1×1015 ions/㎠의 조건으로 주입하고, 아르곤 이온 또는 불소 이온을 2단계로 주입하는 조건으로 이온 주입층들(18 또는 18a)을 형성했기 때문에, 이온 주입층들(18 또는 18a)이 실리콘 기판의 표면으로부터 비교적 깊은 영역에 형성된다. 이 때문에, 도 4의 세정 공정에서 에칭 효과를 갖는 세정 처리를 행하는 경우에, 이온 주입층(18 또는 18a)은 실리콘 기판의 표면으로부터 비교적 깊은 영역에 형성되어 있기 때문에, 에칭 작용에 의해 제거되지 않는다. 이 후, 도 5의 열산화 처리가 수행되면, 주입 이온은 약간 외측 확산되지만, 실리콘의 표면으로부터 비교적 깊은 영역에서의 이온은 거의 외측 확산되지 않아서 전체적인 이온 농도의 저하는 미소하다. 따라서, 소자 구멍(12a) 내에서의 산화 효율이 향상되어, 게이트 산화막(20a)을 단시간의 처리에 의해 게이트 산화막(20b)보다 충분히 두껍게 형성할 수 있다. 특히, 도 9를 참조하여 기술한 바와 같이 아르곤 이온 또는 불소 이온을 2단계 주입에 의해 주입한 경우에는, 소자 구멍(12a) 내측에서의 산화 효율이 더욱 향상되어, 두꺼운 게이트 산화막(20a)을 빠르게 형성할 수 있다.
도 2의 이온 주입 공정에서 아르곤 이온을 주입하는 경우에는, 아르곤 이온 주입층(18 또는 18a)이 실리콘 표면으로부터 비교적 깊은 영역에 형성되기 때문에, 도 5의 열산화 처리에서 소자 구멍(12a) 내측의 실리콘 표면 영역이 DZ으로 변환된다. 따라서, 도 6의 공정에서는 소자 구멍(12a) 내의 결함이 적은 실리콘 표면 영역에 고성능의 트랜지스터 T1을 형성할 수 있다.
도 2의 이온 주입 공정에 있어서 불소 이온을 주입하는 경우에는, 불소 이온 주입층(18 또는 18a)이 실리콘 표면으로부터 비교적 깊은 영역에 형성되기 때문에, 도 6에 도시된 트랜지스터 T1의 형성 후의 각종 열 처리에서는, 소스 영역들(24, 40) 및 드레인 영역들(26, 42)에 인 등의 도전형 결정 불순물의 확산이 억제되어, 트랜지스터 특성을 안정화시킬 수 있다. 또한, 도 5의 열산화 처리에서는, 이온 주입층(18 또는 18a)으로부터 게이트 산화막(20a)에 불소가 들어가기 때문에, 게이트 산화막(20a)의 핫 캐리어 내성 및 절연 저항 용량이 향상된다.
도 2의 이온 주입 공정에 있어서 아르곤 이온 또는 불소 이온을 2단계로 주입한 경우에는, 이온 주입층들(18a, 18b)에 의해 실리콘 기판의 주입 이온 농도 분포의 균일성이 개선되기 때문에, 도 5의 열산화 처리 시에 게이트 산화막(20a)에 들어가는 불순물(아르곤 또는 불소)의 양이 일정해져, 게이트 산화막(20a)의 막질이 안정된다.
도 10 내지 도 15는 본 발명의 제2 실시 형태에 따른 MOS형 IC의 제조 방법을 도시한 것이다. 도 10 내지 도 15에 있어서, 도 1 내지 도 5와 동일한 참조 부분들은 도 1 내지 도 5와 유사한 부분들을 나타내며, 그에 대한 상세한 설명은 생략한다.
도 10의 공정에서는, 도 1에 관하여 상술한 공정과 마찬가지로, 반도체 기판(p형 실리콘 기판)(10)의 한쪽의 주 표면에 소자 구멍들(12a, 12b)을 갖는 필드 절연막(12)을 형성한다. 그리고, 도 1을 참조하여 상술한 바와 마찬가지로 소자 구멍들(12a, 12b) 내측의 반도체 표면들 위에 희생 산화막들(14a, 14b)을 형성한 후, 도 4를 참조하여 전술한 바와 마찬가지로 희생 산화막들(14a, 14b)을 제거한다. 그 제거면에 에칭 효과를 갖는 세정 처리를 실시한다. 그 결과, 소자 구멍들(12a, 12b) 내측의 반도체 표면이 세정된다.
도 11은 도 10에 도시된 공정에 후속하는 산화 처리를 도시하는 단면도이다.
도 11의 공정에서는, 소자 구멍들(12a, 12b) 내측의 반도체 표면에 실리콘 산화막으로 이루어지는 게이트 산화막들(50a, 50b)을 열산화 처리에 의해 형성한다. 열산화 처리는 드라이 O2 분위기에서 950℃의 온도의 조건에서 실시하고, 게이트 산화막들(50a, 50b) 모두의 두께는 25㎚로 할 수 있다.
도 12는 도 11에 도시된 공정에 후속하는 레지스트층 형성 공정 및 이온 주입 공정을 도시하는 단면도이다.
도 12의 공정에서는, 소자 구멍(12a)을 노출하는 구멍(52a)을 갖는 레지스트층(52)을 필드 절연막(12)의 위에 주지의 포토리소그래피 처리에 의해 형성한다. 레지스트층(52)은 소자 구멍(12b) 내에서 게이트 산화막(50b)을 피복하도록 형성한다.
다음에, 레지스트층(52)을 마스크로 하는 선택적 이온 주입 처리를 실시하여 레지스트층(52)의 구멍(52a) 및 게이트 산화막(50a)을 통하여 소자 구멍(12a) 내측의 반도체 부분에 아르곤 이온 Ar+를 주입하여 이온 주입층(54)을 형성한다. 이온 주입은, 예를 들면, 가속 전압 20∼50keV, 도우즈량 1×1014∼2×1016 ions/㎠(바람직하게는 가속 전압 20∼45keV, 도우즈량 6×1015∼1×1016 ions/㎠)의 조건으로 실시한다. 또한, 아르곤 이온 대신에, 불소 이온을 가속 전압 15∼25keV, 도우즈량 6×1014∼1×1015 ions/㎠의 조건으로 주입하여 이온 주입층(54)을 형성할 수도 있다.
도 12의 이온 주입 공정에서는, 도 9를 참조하여 전술한 바와 같이 아르곤 이온 또는 불소 이온을 2단계 주입 공정으로 주입하여 비교적 깊은 이온 주입층과 비교적 얕은 이온 주입층을 갖는 이온 주입층(54)을 형성할 수 있다. 아르곤 이온을 주입하여 이온 주입층(54)을 형성하는 경우에는, 예를 들면, 아르곤 이온을 제1단계에서는 가속 전압 50∼100keV, 도우즈량 5×1013∼5×1015 ions/㎠(바람직하게는 가속 전압 60∼80keV, 도우즈량 5×1014∼4×1015 ions/㎠)의 조건으로 하고, 제2단계에서는 가속 전압 10∼40keV, 도우즈량 5×1013∼5×1016 ions/㎠(바람직하게는 가속 전압 20∼30keV, 도우즈량 5×1014∼4×1015 ions/㎠)의 조건으로 하여 주입할 수 있다. 또한, 아르곤 이온 대신에 불소 이온 F+를 주입할 수 있다. 이 경우에, 불소 이온 F+를, 제1단계에서는 가속 전압 30∼60keV, 도우즈량 5×1013∼5×1015 ions/㎠(바람직하게는 가속 전압 40∼50keV, 도우즈량 5×1014∼4×1015 ions/㎠)의 조건으로 하고, 제2단계에서는 가속 전압 10∼25keV, 도우즈량 5×1013∼5×1015 ions/㎠(바람직하게는 가속 전압 15∼20keV, 도우즈량 5×1014∼4×1015 ions/㎠)의 조건으로 하여 주입할 수 있다.
도 13은 도 12에 도시된 공정에 후속하는 레지스트층 제거 공정을 도시하는 단면도이다.
도 13의 공정에서는, 도 3을 참조하여 전술한 바와 마찬가지로 레지스트층(52)을 제거한다.
도 14는 도 13에 도시된 공정에 후속하는 산화막 세정 공정을 도시하는 단면도이다.
도 14의 공정에서는, 에칭 효과를 갖는 세정 처리에 의해 게이트 산화막들(50a, 50b)을 얇게 한다. 게이트 산화막들(50a, 50b)의 에칭량은 둘다 2㎚로 한다. 세정 처리로서는, 암모니아, 과산화수소수, HF(200:1 HF)를 이용하는 처리를 수행할 수 있다. 이러한 세정 처리는 게이트 산화막(50a, 50b)이 레지스트층(52)의 피착이나 제거(레지스트 제거 탱크에의 침지)에 의해 발생된 오염 불순물들을 제거함으로써 청정한 표면을 얻기 위해서 행해지는 것이다. 또한, 세정 처리에 의해 필드 절연막(12)이 약간 에칭된다.
도 15는 도 14에 도시된 공정에 후속하는 산화 공정을 도시하는 단면도이다.
도 15의 공정에서는, 드라이 O2 분위기의 950℃에서 열산화 처리에 의해 게이트 산화막들(50a, 50b)을 두껍게 한다. 도 14에 도시한 바와 같이 소자 구멍(12a) 내측의 반도체 표면에 이온 주입층(54)을 형성하고 있기 때문에, 소자 구멍(12a) 내측의 실리콘의 산화 속도는, 소자 구멍(12b) 내측의 실리콘의 산화 속도보다 빠르다. 따라서, 단지 1회의 열산화 처리에 의해, 소자 구멍(12a) 내측에 두꺼운 게이트 산화막(50a)을 형성하는 것과 동시에 소자 구멍(12b) 내측에 얇은 게이트 산화막(50b)이 형성된다. 예를 들면, 게이트 산화막(50a)의 두께는 35∼70㎚(바람직하게는 45∼60㎚, 더욱 바람직하게는 50㎚)로 할 수 있다. 또한, 게이트 산화막(50b)의 두께는 6.5∼35㎚(바람직하게는 12∼20㎚, 더욱 바람직하게는 15㎚)로 할 수 있다.
도 15의 공정 후에는, 도 6을 참조하여 전술한 공정과 마찬가지로 게이트 산화막들(50a, 50b)을 게이트 절연막들로 하는 MOS형 트랜지스터를 소자 구멍들(12a, 12b) 내측에 형성할 수 있다. 또한, 도 6을 참조하여 상술한 바와 같이 트랜지스터들 T1 과 T2의 각각의 게이트 절연막(50a, 50b)을 적층 구조로 할 수도 있다. 상술한 제2 실시 형태에서는, 주입 이온의 도우즈량을 2개의 값들로 설정하여 2종류의 게이트 산화막들을 형성하였지만, 주입 이온의 도우즈량을 3개의 값들로 설정하여 3종류의 게이트 산화막들을 형성할 수도 있다.
도 10 내지 도 15를 참조하여 기술한 본 발명의 제2 실시 형태에 따르면, 도 12의 공정에서 아르곤 또는 불소 등과 같이 산화 속도를 증대시키지만 도전형 결정에 기여하지 않는 불순물들을 주입하는 것에 의해 이온 주입층(54)을 형성한 후, 얇아진 게이트 산화막(50a)으로 피복한 상태에서 이온 주입층(54)을 열산화 처리에 의해 처리함으로써, 게이트 산화막(50a)을 두껍게 하므로, 게이트 산화막(50a)이 이온 주입층(54)으로부터의 주입 이온의 외측 확산을 효과적으로 억제한다. 따라서, 소자 구멍(12a) 내측에서의 산화 속도가 향상되고, 게이트 산화막(50a)의 두께를 단시간의 처리에 의해 게이트 산화막(50b)의 두께보다 두껍게 할 수 있다. 특히, 도 9를 참조하여 전술한 바와 같이, 아르곤 이온 또는 불소 이온을 2단계 주입에 의해 주입한 경우에는, 소자 구멍(12a) 내측에서의 산화 효율이 더욱 향상되어, 두꺼운 게이트 산화막(50a)을 보다 빠르게 형성할 수 있다.
도 12의 이온 주입 공정에 의해 아르곤 이온을 주입하는 경우에는, 도 5와 도 6을 참조하여 전술한 바와 마찬가지로, 소자 구멍(12a) 내의 결함이 적은 실리콘 표면 영역에 고성능의 트랜지스터를 형성할 수 있다. 또한, 도 12의 이온 주입 공정에 의해 불소 이온을 주입하는 경우에는, 도 5와 도 6을 참조하여 전술한 바와 마찬가지로, 게이트 산화막(50a)의 핫 캐리어 내성 및 절연 저항 용량이 향상되고, MOS형 트랜지스터의 특성을 안정화시킬 수 있다. 또한, 도 12의 이온 주입 공정에 있어서 아르곤 이온 또는 불소 이온을 2단계로 주입한 경우에는, 깊은 이온 주입층과 얕은 이온 주입층으로 이루어지는 이온 주입층(54)에 의해 실리콘 기판의 주입 이온 농도 분포의 균일성이 개선되기 때문에, 도 15의 열산화 처리 시에 게이트 산화막(50a)에 들어가는 불순물(아르곤 또는 불소)의 양이 일정해져, 게이트 산화막(50a)의 막질이 안정된다.
본 발명은 바람직한 실시 형태들에 관하여 서술되었다. 그러나 본 발명은 상기 실시 형태들에 한정되는 것이 아니다. 당업자에 의해 다양한 변경, 개선, 조합 등을 행할 수 있음은 명백하다.
본 발명에 따르면, 열산화 처리 전에 아르곤 또는 불화수소의 이온 주입층을 반도체 기판의 표면의 깊은 영역에 형성하고, 이온 주입층을 게이트 산화막으로 피복한 상태에서 열산화 처리를 실행함으로써, 또는 복수의 이온 주입에 의해 상이한 깊이를 갖는 복수의 이온 주입층들을 형성함으로써, 산화 효율이 향상되기 때문에, 단시간 처리에 의해 제2 게이트 산화막에 비해 충분한 두께를 갖도록 제1 게이트 산화막을 형성할 수 있다.

Claims (11)

  1. 게이트 산화막들을 제조하는 방법으로서,
    (a) 반도체 기판을 준비하는 단계;
    (b) 상기 반도체 기판의 한쪽의 주 표면에 제1 및 제2 소자 구멍들을 갖는 필드 절연막을 형성하는 단계;
    (c) 상기 제1 및 제2 소자 구멍들 내측의 반도체 표면들 위에 제1 열산화 처리에 의해 제1 및 제2 희생 산화막들을 각각 형성하는 단계;
    (d) 상기 필드 절연막 위에 상기 제1 소자 구멍을 노출하고 상기 제2 소자 구멍을 피복하는 레지스트층을 형성하는 단계;
    (e) 가속 전압 20∼50 keV 및 도우즈량 1×1014∼2×1016 ions/㎠의 조건하에서 상기 레지스트층을 마스크로 하여, 상기 제1 희생 산화막을 통하여 상기 제1 소자 구멍 내측의 반도체 부분에 아르곤 이온을 주입하여 이온 주입층을 형성하는 단계;
    (f) 상기 이온 주입층을 형성한 후, 상기 레지스트층을 제거하는 단계;
    (g) 상기 레지스트층을 제거한 후, 상기 제1 및 제2 희생 산화막들을 제거하는 단계; 및
    (h) 상기 제1 및 제2 희생 산화막들을 제거한 후, 상기 제1 및 제2 소자 구멍들 내의 반도체 표면들 위에 제2 열산화 처리에 의해 제1 및 제2 게이트 산화막 들을 각각 형성하는 단계
    를 포함하고,
    상기 이온 주입층에 기초한 가속 산화에 의해 상기 제1 게이트 산화막을 상기 제2 게이트 산화막보다 두껍게 형성하는 게이트 산화막 제조 방법.
  2. 게이트 산화막들을 제조하는 방법으로서,
    (a) 반도체 기판을 준비하는 단계;
    (b) 상기 반도체 기판의 한쪽의 주 표면에 제1 및 제2 소자 구멍들을 갖는 필드 절연막을 형성하는 단계;
    (c) 상기 제1 및 제2 소자 구멍들 내측의 반도체 표면들 위에 제1 열산화 처리에 의해 제1 및 제2 희생 산화막들을 각각 형성하는 단계;
    (d) 상기 필드 절연막 위에 상기 제1 소자 구멍을 노출하고 상기 제2 소자 구멍을 피복하는 레지스트층을 형성하는 단계;
    (e) 가속 전압 15~25 keV 및 도우즈량 6×1014∼1×1015 ions/㎠의 조건하에서 상기 레지스트층을 마스크로 하여, 상기 제1 희생 산화막을 통하여 상기 제1 소자 구멍 내측의 반도체 부분에 불소 이온을 주입하여 이온 주입층을 형성하는 단계;
    (f) 상기 이온 주입층을 형성한 후, 상기 레지스트층을 제거하는 단계;
    (g) 상기 레지스트층을 제거한 후, 상기 제1 및 제2 희생 산화막들을 제거하는 단계; 및
    (h) 상기 제1 및 제2 희생 산화막들을 제거한 후, 상기 제1 및 제2 소자 구멍들 내의 반도체 표면들 위에 제2 열산화 처리에 의해 제1 및 제2 게이트 산화막들을 각각 형성하는 단계
    를 포함하고,
    상기 이온 주입층에 기초한 가속 산화에 의해 상기 제1 게이트 산화막을 상기 제2 게이트 산화막보다 두껍게 형성하는 게이트 산화막 제조 방법.
  3. 게이트 산화막들을 제조하는 방법으로서,
    (a) 반도체 기판을 준비하는 단계;
    (b) 상기 반도체 기판의 한쪽의 주 표면에 제1 및 제2 소자 구멍들을 갖는 필드 절연막을 형성하는 단계;
    (c) 상기 제1 및 제2 소자 구멍들 내측의 반도체 표면들 위에 제1 열산화 처리에 의해 제1 및 제2 게이트 산화막들을 각각 형성하는 단계;
    (d) 상기 필드 절연막 위에 상기 제1 소자 구멍을 노출하고 상기 제2 소자 구멍을 피복하는 레지스트층을 형성하는 단계;
    (e) 상기 레지스트층을 마스크로 하여, 상기 제1 게이트 산화막을 통하여 상기 제1 소자 구멍 내측의 반도체 부분에 산화 속도를 증대시키지만 도전형은 결정하지 않는 불순물 이온을 주입하여 이온 주입층을 형성하는 단계;
    (f) 상기 이온 주입층을 형성한 후, 상기 레지스트층을 제거하는 단계;
    (g) 상기 레지스트층을 제거한 후, 에칭 처리에 의해 상기 제1 및 제2 게이 트 산화막들을 얇게 하는 단계; 및
    (h) 상기 제1 및 제2 게이트 산화막들을 얇게 한 후, 제2 열산화 처리에 의해 상기 제1 및 제2 게이트 산화막들을 두껍게 하는 단계
    를 포함하고,
    상기 이온 주입층에 기초한 가속 산화에 의해 상기 제1 게이트 산화막을 상기 제2 게이트 산화막보다 두껍게 형성하는 게이트 산화막 제조 방법.
  4. 제3항에 있어서,
    상기 이온 주입 단계 (e)는, 상기 불순물 이온으로서 아르곤 이온을 가속 전압 20∼50 keV, 도우즈량 1×1014∼2×1016 ions/㎠의 조건으로 주입하는 게이트 산화막 제조 방법.
  5. 제3항에 있어서,
    상기 이온 주입 단계 (e)는, 상기 불순물 이온으로서 불소 이온을 가속 전압 15∼25 keV, 도우즈량 6×1014∼1×1015 ions/㎠의 조건으로 주입하는 게이트 산화막 제조 방법.
  6. 게이트 산화막들을 제조하는 방법으로서,
    (a) 반도체 기판을 준비하는 단계;
    (b) 상기 반도체 기판의 한쪽의 주 표면에 제1 및 제2 소자 구멍들을 갖는 필드 절연막을 형성하는 단계;
    (c) 상기 제1 및 제2 소자 구멍들 내측의 반도체 표면들 위에 제1 열산화 처리에 의해 제1 및 제2 희생 산화막들을 각각 형성하는 단계;
    (d) 상기 필드 절연막 위에 상기 제1 소자 구멍을 노출하고 상기 제2 소자 구멍을 피복하는 레지스트층을 형성하는 단계;
    (e) 상기 레지스트층을 마스크로 하여, 상기 제1 희생 산화막을 통하여 상기 제1 소자 구멍 내측의 반도체 부분에 산화 속도를 증대시키지만 도전형은 결정하지 않는 불순물 이온을 서로 상이한 가속 전압으로 각각 주입하는 복수의 이온 주입에 의해 복수의 이온 주입층을 형성하는 단계;
    (f) 상기 이온 주입층들을 형성한 후, 상기 레지스트층을 제거하는 단계;
    (g) 상기 레지스트층을 제거한 후, 상기 제1 및 제2 희생 산화막들을 제거하는 단계; 및
    (h) 상기 제1 및 제2 희생 산화막들을 제거한 후, 상기 제1 및 제2 소자 구멍들 내의 반도체 표면들 위에 제2 열산화 처리에 의해 제1 및 제2 게이트 산화막들을 각각 형성하는 단계
    를 포함하고,
    상기 이온 주입층에 기초한 가속 산화에 의해 상기 제1 게이트 산화막을 상기 제2 게이트 산화막보다 두껍게 형성하는 게이트 산화막 제조 방법.
  7. 제6항에 있어서,
    상기 이온 주입 단계 (e)에서는 상기 불순물 이온으로서 아르곤 이온을 2개 단계들로 주입하며, 제1단계는 가속 전압 50∼100 keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하고, 제2단계는 가속 전압 10∼40 keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하는 게이트 산화막 제조 방법.
  8. 제6항에 있어서,
    상기 이온 주입 단계 (e)에서는 상기 불순물 이온으로서 불소 이온을 2개 단계들로 주입하며, 제1단계는 가속 전압 30∼60 keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하고, 제2단계는 가속 전압 10∼25 keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하는 게이트 산화막 제조 방법.
  9. 게이트 산화막들을 제조하는 방법으로서,
    (a) 반도체 기판을 준비하는 단계;
    (b) 상기 반도체 기판의 한쪽의 주 표면에 제1 및 제2 소자 구멍들을 갖는 필드 절연막을 형성하는 단계;
    (c) 상기 제1 및 제2 소자 구멍들 내측의 반도체 표면들 위에 제1 열산화 처 리에 의해 제1 및 제2 게이트 산화막들을 각각 형성하는 단계;
    (d) 상기 필드 절연막 위에 상기 제1 소자 구멍을 노출하고 상기 제2 소자 구멍을 피복하는 레지스트층을 형성하는 단계;
    (e) 상기 레지스트층을 마스크로 하여, 상기 제1 게이트 산화막을 통하여 상기 제1 소자 구멍 내측의 반도체 부분에 산화 속도를 증대시키지만 도전형은 결정하지 않는 불순물 이온을 서로 상이한 가속 전압으로 각각 주입하는 복수의 이온 주입에 의해 복수의 이온 주입층을 형성하는 단계;
    (f) 상기 이온 주입층들을 형성한 후, 상기 레지스트층을 제거하는 단계;
    (g) 상기 레지스트층을 제거한 후, 에칭 처리에 의해 상기 제1 및 제2 게이트 산화막들을 얇게 하는 단계; 및
    (h) 상기 제1 및 제2 게이트 산화막들을 얇게 한 후, 제2 열산화 처리에 의해 상기 제1 및 제2 게이트 산화막들을 두껍게 하는 단계
    를 포함하고,
    상기 이온 주입층에 기초한 가속 산화에 의해 상기 제1 게이트 산화막을 상기 제2 게이트 산화막보다 두껍게 형성하는 게이트 산화막 제조 방법.
  10. 제9항에 있어서,
    상기 이온 주입 단계 (e)에서는 상기 불순물 이온으로서 아르곤 이온을 2개 단계들로 주입하며, 제1단계는 가속 전압 50∼100 keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하고, 제2단계는 가속 전압 10∼40 keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하는 게이트 산화막 제조 방법.
  11. 제9항에 있어서,
    상기 이온 주입 단계 (e)에서는 상기 불순물 이온으로서 불소 이온을 2개 단계들로 주입하며, 제1단계는 가속 전압 30∼60 keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하고, 제2단계는 가속 전압 10∼25 keV, 도우즈량 5×1013∼5×1015 ions/㎠의 조건으로 행하는 게이트 산화막 제조 방법.
KR1020050049371A 2004-06-09 2005-06-09 게이트 산화막 제조 방법 KR100770499B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004170905 2004-06-09
JPJP-P-2004-00170905 2004-06-09
JP2005074489A JP4241650B2 (ja) 2004-06-09 2005-03-16 ゲート酸化膜形成法
JPJP-P-2005-00074489 2005-03-16

Publications (2)

Publication Number Publication Date
KR20060046397A KR20060046397A (ko) 2006-05-17
KR100770499B1 true KR100770499B1 (ko) 2007-10-25

Family

ID=35461074

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050049371A KR100770499B1 (ko) 2004-06-09 2005-06-09 게이트 산화막 제조 방법

Country Status (4)

Country Link
US (1) US7488652B2 (ko)
JP (1) JP4241650B2 (ko)
KR (1) KR100770499B1 (ko)
TW (1) TWI270148B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355580B1 (en) 1998-09-03 2002-03-12 Micron Technology, Inc. Ion-assisted oxidation methods and the resulting structures
CN113140464A (zh) * 2021-06-22 2021-07-20 晶芯成(北京)科技有限公司 半导体器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000195968A (ja) 1998-12-25 2000-07-14 Mitsubishi Electric Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5637635A (en) 1979-09-05 1981-04-11 Mitsubishi Electric Corp Manufacture of semiconductor device
TW344897B (en) 1994-11-30 1998-11-11 At&T Tcorporation A process for forming gate oxides possessing different thicknesses on a semiconductor substrate
JPH08162618A (ja) 1994-12-08 1996-06-21 Sony Corp Ｄｒａｍ搭載半導体装置の製造方法
TW413863B (en) 1998-10-07 2000-12-01 Mosel Vitelic Inc Method for simultaneously forming oxide layers with different thickness in semiconductor circuit
US6358819B1 (en) 1998-12-15 2002-03-19 Lsi Logic Corporation Dual gate oxide process for deep submicron ICS
JP3439412B2 (ja) 1999-09-17 2003-08-25 Ｎｅｃエレクトロニクス株式会社 集積回路装置、電子回路機器、回路製造方法
JP4437352B2 (ja) * 2000-02-29 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000195968A (ja) 1998-12-25 2000-07-14 Mitsubishi Electric Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2006024888A (ja) 2006-01-26
US20050277259A1 (en) 2005-12-15
US7488652B2 (en) 2009-02-10
TWI270148B (en) 2007-01-01
TW200625467A (en) 2006-07-16
KR20060046397A (ko) 2006-05-17
JP4241650B2 (ja) 2009-03-18

Similar Documents

Publication Publication Date Title
US6472283B1 (en) MOS transistor processing utilizing UV-nitride removable spacer and HF etch
JP2004014875A (ja) 半導体装置及びその製造方法
JP3393956B2 (ja) 縦型電界効果トランジスタ及びその製造方法、並びに相補型の縦型電界効果トランジスタ
KR100770499B1 (ko) 게이트 산화막 제조 방법
JP4656854B2 (ja) 半導体装置の製造方法
KR20090125422A (ko) 반도체 소자의 제조 방법
US5824596A (en) POCl3 process flow for doping polysilicon without forming oxide pillars or gate oxide shorts
KR100603510B1 (ko) 반도체 소자의 제조 방법
JPH05243264A (ja) トランジスタの製造方法
JP2663946B2 (ja) 半導体装置の製造方法
JPH0637106A (ja) 半導体製造装置の製造方法
JP2002170951A (ja) Ｍｏｓ構造を有する半導体装置の製造方法
JP2000077429A (ja) 半導体装置の製造方法
JP2004140059A (ja) 絶縁ゲート電界効果トランジスタの製造方法
JP2968548B2 (ja) 半導体装置及びその製造方法
JPH113935A (ja) 半導体装置およびその製造方法
JP2001185555A (ja) 半導体装置の製造方法
JPH06140590A (ja) 半導体装置の製造方法
JPH088262A (ja) 半導体装置の製造方法
JP2748854B2 (ja) 半導体装置の製造方法
JPH1131814A (ja) 半導体装置の製造方法
JP2004228528A (ja) 半導体装置の製造方法
JPH11265953A (ja) 半導体装置の製造方法
RU2141149C1 (ru) Способ изготовления бикмоп структуры
JP2705583B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20120919

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee