KR100762865B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 셀 동작 오류를 방지하면서 커플링 비율(Couupling Ratio)을 증가시킬 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
본 발명의 플래쉬 메모리 소자의 제조방법은 활성영역과 소자격리 영역을 갖는 반도체 기판에 있어서, 상기 기판상에 제 1 절연막을 증착한 후, 상기 활성영역에 남도록 선택적으로 패터닝하는 단계, 상기 제 1 절연막을 마스크로 이용하여 상기 소자격리 영역의 기판을 소정깊이로 식각하여 트랜치를 형성하는 단계, 상기 트랜치를 포함한 제 1 절연막상에 제 2 절연막을 증착하고, 평탄화한 후, 상기 제 1 절연막을 제거하여 소자격리 영역에 필드 산화막을 형성하는 단계, 상기 결과물 상부에 게이트 절연막을 형성하고, 상기 필드 산화막과 오버랩 되도록 플로팅 게이트를 형성하는 단계, 상기 플로팅 게이트상에 유전체막을 형성한 후, 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1c는 종래의 플래쉬 메모리 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 제조방법을 나타낸 공정 단면도
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 101 : 제 1 절연막
102 : 트랜치 103 : 필드 산화막
104 : 게이트 절연막 105a : 플로팅 게이트
106 : 유전체막 107a : 컨트롤 게이트
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 셀 동작 오류를 방지하면서 커플링 비율(Couupling Ratio)을 증가시킬 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
도 1a 내지 도 1c는 종래의 플래쉬 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(10)에 활성영역과 소자격리 영역을 정의한 후, 소자격리 영역의 기판(10)을 소정깊이로 식각하여 트랜치를 형성한다.
그리고 상기 트랜치을 포함한 전면에 절연막을 증착하고, 선택적으로 패터닝하여 필드 산화막(11)을 형성한다. 이때, 상기 소자격리 영역은 STI(Shallow Trench Isolation) 구조이다.
도 1b에 도시한 바와 같이 상기 기판(11) 전면에 게이트 절연막(12)을 형성한 후, 상기 게이트 절연막(12)상에 제 1 폴리 실리콘을 증착하고 선택적으로 패터닝하여 상기 활성영역에 플로팅 게이트(13)을 형성한다.
이어, 상기 플로팅 게이트(13)을 포함한 상기 게이트 절연막(12)상에 유체막(14)을 형성한다.
도 1c에 도시한 바와 같이 상기 필드 산화막(11)이 소정부분 노출되도록 상기 유체전막(14)을 선택적으로 식각한다.
이어, 상기 유전체막(14)을 포함한 상기 결과물 상부에 제 2 폴리 실리콘층을 증착하고 선택적올 패터닝하여 컨트롤 게이트(15)을 형성한다.
그러나 상기와 같은 종래의 플래쉬 메모리 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
소자의 집접도를 향상시키기 위해 플로팅 게이트간의 공간을 최소 디자인 루 울(Design Rule)로 적용할 경우, 플로팅 게이트를 게이트 절연막 사이의 활성영역에 형성하므로 미스-얼라인(Mis-Align)이 발생될 수 있다. 따라서, 후 공정에 형성될 컨트롤 게이트 형성시 도 1c의 A 부분과 같이 플로팅 게이트 하부의 실리콘 표면과 컨트롤 게이트가 가깝게 형성되어 셀 동작의 오류를 유발시킨다.
이를 해결하기 위해 게이트 절연막은 크게 형성시켜야 하므도 이는 동일 위치내에서 셀 게이트의 폭 방향으로 크기가 줄어들게 되므로 셀 전류가 감소된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 플로팅 게이트 형성시 소자격리 영역에 형성되는 절연막의 단차를 이용하여 셀 동작 오류를 방지하고, 커플링 비율을 증가시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자의 제조방법은 활성영역과 소자격리 영역을 갖는 반도체 기판에 있어서, 상기 기판상에 제 1 절연막을 증착한 후, 상기 활성영역에 남도록 선택적으로 패터닝하는 단계, 상기 제 1 절연막을 마스크로 이용하여 상기 소자격리 영역의 기판을 소정깊이로 식각하여 트랜치를 형성하는 단계, 상기 트랜치를 포함한 제 1 절연막상에 제 2 절연막을 증착하고, 평탄화한 후, 상기 제 1 절연막을 제거하여 소자격리 영역에 필드 산화막을 형성하는 단계, 상기 결과물 상부에 게이트 절연막을 형성하고, 상기 필드 산화막과 오버랩 되도록 플로팅 게이트를 형성하는 단계, 상기 플로팅 게이트상에 유전체막을 형성한 후, 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한 다.
또한, 상기 제 1 절연막의 두께는 1200∼2000Å인 것을 특징으로 한다.
또한, 상기 제 1 절연막 제거시 HF 및 BOE 공정을 통해 시간을 조절하여 상기 기판과 필드 산화막의 단차를 조절하는 것을 특징으로 한다.
또한, 상기 기판과 필드 산화막의 단차는 500∼1000Å인 것을 특징으로 한다.
또한, 상기 플로팅 게이트 형성 단계는, 상기 게이트 절연막 상에 제 1 폴리 실리콘층을 증착한 후, CMP(Chemical Mechanical Polishing), ACE(Advanced Chemical Etching) 및 에치 백 중 어느 하나의 공정을 이용하여 평탄화하는 단계; 및 상기 필드 산화막과 오버랩 되도록 제 1 폴리 실리콘층을 선택적으로 식각하는 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 플로팅 게이트 형성시 경사를 갖도록 식각하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(100)에 활성영역과 소자격리 영역을 정의한 후, 상기 기판(100) 전면에 제 1 절연막(101)을 증착한다. 이때, 상기 제 1 절연막(101)의 두께는 1200∼2000Å이다.
이어, 상기 제 1 절연막(101)을 선택적으로 패터닝한 후, 상기 제 1 절연막(101)을 마스크로 이용하여 상기 기판(100)을 소정깊이로 식각하여 트랜치(102)을 형성한다.
도 2b에 도시한 바와 같이 상기 트랜치(102)를 포함한 제 1 절연막(101)상에 제 2 절연막을 증착한 후, 상기 제 1 절연막(101)을 스톱층으로 이용하여 CMP(Chemical Mechanical Polishing) 공정을 통해 소작격리 영역에 필드 산화막(13)을 형성한다.
이어, HF 또는 BOE 체미컬(Chemical) 공정을 이용하여 상기 제 1 절연막(101)을 제거함과 동시에 시간을 조절하여 상기 필드 산화막(103)의 두께를 조절한다. 즉, 상기 기판(100)과 필드 산화막(103)의 단차를 500∼1000Å으로 한다. 한편, 상기 소자격리 영역은 STI 구조이다.
이어서, 상기 필드 산화막(103)을 포함한 기판(100) 전면에 게이트 절연막(104)을 형성한 후, 상기 게이트 절연막(104)상에 제 1 폴리 실리콘(105)을 증착한다.
이때, 상기 제 1 폴리 실리콘(105)은 CMP, ACE(Advanced Chemical Etching), 에치 백(Etch Back) 중 어느 하나의 공정을 이용하여 평탄화한다.
도 2c에 도시한 바와 같이 상기 제 1 폴리 실리콘(105)에 포토공정을 이용하여 선택적으로 식각하여 상기 필드 산화막(103)과 오버랩 되도록 플로팅 게이트(105a)를 형성한다.
여기서, 상기 제 1 폴리 실리콘(105) 식각 공정시 경사(slope)를 갖도록 식 각하여 임계치수(CD : Critical Dimension)를 크게 할 수 있다.
이어, 상기 플로팅 게이트(105a)상에 유전체막(106)을 형성한 후, 상기 유전체막(106)상에 제 2 폴리 실리콘(107)을 증착하여 컨트롤 게이트(107a)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 플래쉬 메모리 소자의 제조방법에 의하면, 기판과 필드 산화막이 단차가 생기도록 형성하므로 플로팅 게이트 형성시 셀프 얼라인이 가능하여 종래의 미스 얼라인에 의해 발생된 셀 동작 오류를 방지할 수 있다.
또한, 플로팅 게이트 형성시 CMP, ACE, 에치 백 공정을 이용하여 평탄화한 후, 식각하므로 임계치수를 크게 형성할 수 있다. 즉, 커플링 비율을 증가시킬 수 있다.
한편, 공정이 단순하고 간단하므로 원가절감 및 수율을 향상시킬 수 있다.
Claims (6)
- 활성영역과 소자격리 영역을 갖는 반도체 기판에 있어서,상기 기판상에 제 1 절연막을 증착한 후, 상기 활성영역에 남도록 선택적으로 패터닝하는 단계;상기 제 1 절연막을 마스크로 이용하여 상기 소자격리 영역의 기판을 소정깊이로 식각하여 트랜치를 형성하는 단계;상기 트랜치를 포함한 제 1 절연막상에 제 2 절연막을 증착하고, 평탄화한 후, 상기 제 1 절연막을 제거하여 소자격리 영역에 필드 산화막을 형성하는 단계;상기 결과물 상부에 게이트 절연막을 형성하고, 상기 필드 산화막과 오버랩 되도록 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트상에 유전체막을 형성한 후, 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막의 두께는 1200∼2000Å인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막 제거시 HF 및 BOE 공정을 통해 시간을 조절하여 상기 기판 과 필드 산화막의 단차를 조절하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 기판과 필드 산화막의 단차는 500∼1000Å인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 플로팅 게이트 형성 단계는,상기 게이트 절연막 상에 제 1 폴리 실리콘층을 증착한 후, CMP(Chemical Mechanical Polishing), ACE(Advanced Chemical Etching) 및 에치 백 중 어느 하나의 공정을 이용하여 평탄화하는 단계; 및상기 필드 산화막과 오버랩 되도록 제 1 폴리 실리콘층을 선택적으로 식각하는 단계;를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항 또는 제 5 항에 있어서,상기 플로팅 게이트 형성시 경사를 갖도록 식각하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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| KR20010030188A (ko) * | 1999-08-31 | 2001-04-16 | 니시무로 타이죠 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
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