KR100745071B1 - Method for fabricating semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims abstract description 15
- 238000003860 storage Methods 0.000 claims abstract description 46
- 239000010410 layer Substances 0.000 claims abstract description 38
- 239000011229 interlayer Substances 0.000 claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 8
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 5
- 239000011574 phosphorus Substances 0.000 claims abstract description 5
- 230000002950 deficient Effects 0.000 claims abstract description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims 2
- 238000004140 cleaning Methods 0.000 abstract description 3
- 238000001039 wet etching Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010169 landfilling Methods 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
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Abstract
반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 (a)제1 층간 절연막을 식각하여 형성한 스토리지 노드 콘택이 형성된 반도체 기판 상에 PSG로 된 제2 층간 절연막을 형성하는 단계, (b)제2 층간 절연막 표면을 크리닝처리하여 제2 층간 절연막의 표면에 인(P)부족층을 형성하는 단계, (c)제2 층간 절연막 상에 PE-TEOS 층을 형성하는 단계, (d) PE-TEOS층 및 제2 층간 절연막을 식각하여 스토리지 노드 콘택이 노출되도록 하는 캐패시터 형성 사이트를 형성하는 단계, 및 (e)캐패시터 형성 사이트를 스토리지 노드, 유전체, 상부전극을 차례대로 매립하여 스토리지 캐패시터를 완성하는 단계를 포함한다.A method for manufacturing a semiconductor device is provided. A method of manufacturing a semiconductor device includes (a) forming a second interlayer insulating film made of PSG on a semiconductor substrate on which a storage node contact formed by etching the first interlayer insulating film is formed, and (b) cleaning the surface of the second interlayer insulating film. Forming a phosphorus (P) deficient layer on the surface of the second interlayer insulating film, (c) forming a PE-TEOS layer on the second interlayer insulating film, (d) a PE-TEOS layer and a second interlayer insulating film Etching to form a capacitor formation site for exposing the storage node contact; and (e) filling the capacitor formation site with the storage node, the dielectric, and the upper electrode in order to complete the storage capacitor.
반도체 소자, 특수처리, 인부족층, PSG, PE-TEOS Semiconductor device, special processing, phosphorus short layer, PSG, PE-TEOS
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100: 반도체 기판 105: 게이트 스택100: semiconductor substrate 105: gate stack
110: 제1 층간 절연막 115: 스토리지 노드 콘택110: first interlayer insulating film 115: storage node contact
120: 제2 층간 절연막 121: 인부족층120: second interlayer insulating film 121: insufficient layer
130: PE-TEOS층 135: 스토리지 캐패시티 형성 사이트130: PE-TEOS layer 135: storage capacity forming site
140: 스토리지 캐패시터 141: 스토리지 노드140: storage capacitor 141: storage node
142: 유전체 143: 상부전극142: dielectric 143: upper electrode
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도 체 소자에 있어서 스토리지 캐피시터의 하부 전극인 스토리지 노드 간에 브릿지 현상을 방지하면서 스토리지 캐패시터의 면적을 넓힐 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of increasing the area of a storage capacitor while preventing a bridge phenomenon between storage nodes which are lower electrodes of the storage capacitor in a semiconductor device. will be.
반도체 소자의 집적도는 점점 증가하고 있는 바, 그에 따라 스토리지 캐패시터를 형성할 수 있는 공간 마진도 점점 부족해지고 있다. 따라서, 스토리지 캐패시터의 용량을 높이기 위하여 주로 많이 연구되고 있는 방법이 스토리지 캐패시터의 면적을 넓히는 방법인데, 이 또한 스토리지 캐패시터 간에 간격이 점점 작아지게 디어 한계에 부 H히고 있다.As the degree of integration of semiconductor devices is increasing, there is also a shortage of space margin for forming storage capacitors. Therefore, a method that is mainly studied to increase the capacity of the storage capacitor is a method of increasing the area of the storage capacitor, which also limits the gap between the storage capacitors.
제일 대표적인 예가 반도체 소자의 스토리지 캐패시터를 형성하기 위한 층간 절연막으로서 일반적으로 PSG(Phosphor Silicate Glass)와 PE-TEOS 물질을 사용하고 있다. 즉, 하나의 층간절연막을 사용하는 것이 아니라 두층(double layer)으로된 층간 절연막을 사용하고 있다. 보다 큰 정전용량을 확보하기 위해서는 여러가지 방법이 있으나 점점 집적도의 증가에 따라 종횡비(aspect ratio)가 증가함에 따라 스토리지 노드 에치 공정의 한계로 캐패시터의 높이(height) 제한을 받고 있는 상황이고 스토리지 노드를 이루는 하부전극의 재료도 그 개발에 있어서 한계가 있는 상황이다.The most representative example is a PSG (Phosphor Silicate Glass) and PE-TEOS materials are generally used as an interlayer insulating film for forming a storage capacitor of a semiconductor device. That is, instead of using one interlayer insulating film, an interlayer insulating film made of a double layer is used. There are many ways to secure larger capacitance, but as the aspect ratio increases with increasing density, the limitation of the storage node etch process is limiting the height of the capacitor and forming the storage node. The material of the lower electrode is also limited in its development.
따라서, 제한된 디자인룰(design rule) 상에서 캐패시터의 표면적을 넓히는 프로파일을 형성해야 하는 과정에서 PE-TEOS와 PSG 조합에 의한 최적화된 스토리지 노드 프로파일을 확보하는 것이 가능하게 되었다.Therefore, it is possible to secure an optimized storage node profile by a combination of PE-TEOS and PSG in the process of forming a profile that increases the surface area of the capacitor on a limited design rule.
그러나, PSG와 PE-TEOS를 연속적으로 증착하는 과정에서 PSG의 표면 불안정 성에 의해 향후 스토리지 노드 공정 중 습식 식각에 의한 공정에 의해 표면적을 넓히는 과정에서 PSG/PE-TEOS 계면에서의 PSG의 과도한 식각에 의해 스토리지 노드간에 브릿지 현상, 즉 스토리지 노드간에 전기적으로 연결되는 현상을 초래할 수 있다는 문제점이 있다.However, due to the surface instability of PSG and PE-TEOS in the continuous deposition process, the PSG / PE-TEOS interface may be excessively etched in the process of increasing the surface area by wet etching during the storage node process. As a result, there is a problem that a bridge phenomenon between storage nodes, that is, an electrical connection between storage nodes may be caused.
본 발명이 이루고자 하는 기술적 과제는 PSG, PE-TEOS 두층으로된 층간절연막을 형성하여 스토리지 캐패시터의 면적을 넓히면서도 스토리지 노드간에 브릿지 현상이 발생하는 것을 억제할 수 있는 반도체 소자의 제조 방법을 제공하는데에 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device that can form an interlayer insulating film composed of two layers of PSG and PE-TEOS to increase the area of the storage capacitor and to suppress the bridge phenomenon between storage nodes. have.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Technical problems to be achieved by the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.
상기의 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 (a)제1 층간 절연막을 식각하여 형성한 스토리지 노드 콘택이 형성된 반도체 기판 상에 PSG로 된 제2 층간 절연막을 형성하는 단계, (b)제2 층간 절연막 표면을 크리닝처리하여 제2 층간 절연막의 표면에 인(P)부족층을 형성하는 단계, (c)제2 층간 절연막 상에 PE-TEOS 층을 형성하는 단계, (d) PE-TEOS층 및 제2 층간 절연막을 식각하여 스토리지 노드 콘택이 노출되도록 하는 캐패시터 형성 사이트를 형성하는 단계, 및 (e)캐패시터 형성 사이트를 스토리지 노드, 유전체, 상부전극을 차례대로 매립하여 스토리지 캐패시터를 완성하는 단계를 포함한다.In order to solve the above technical problem, a method of manufacturing a semiconductor device according to an embodiment of the present invention includes (a) forming a second interlayer insulating film made of PSG on a semiconductor substrate on which a storage node contact formed by etching the first interlayer insulating film is formed. Forming (b) a phosphorus (P) deficient layer on the surface of the second interlayer insulating film by cleaning the surface of the second interlayer insulating film, (c) forming a PE-TEOS layer on the second interlayer insulating film (D) etching the PE-TEOS layer and the second interlayer insulating film to form a capacitor formation site for exposing the storage node contacts, and (e) the capacitor formation site in order of the storage node, the dielectric, and the upper electrode. Landfilling to complete the storage capacitor.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 첨부 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the accompanying drawings.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, only the present embodiments to make the disclosure of the present invention complete, and common knowledge in the art to which the present invention pertains. It is provided to fully inform the person having the scope of the invention, which is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.
또한, 도면에서 층과 막 또는 영역들의 크기 두께는 명세서의 명확성을 위하여 과장되어 기술된 것이며, 어떤 막 또는 층이 다른 막 또는 층의 "상에" 형성된다라고 기재된 경우, 상기 어떤 막 또는 층이 상기 다른 막 또는 층의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막 또는 층이 개재될 수도 있다.In addition, in the drawings, the size and thickness of layers and films or regions are exaggerated for clarity of description, and when any film or layer is described as being formed "on" of another film or layer, It may be directly on top of the other film or layer, and a third other film or layer may be interposed therebetween.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 소자를 제조하기 위해서는 먼저, 도 1a에 도시된 바와 같이 반도체 기판(100) 상에 도 1b에 도시된 바와 같이 제2 층간 절연 막(120)을 형성한다.To manufacture a semiconductor device according to an embodiment of the present invention, first, as shown in FIG. 1B, a second interlayer
반도체 기판(100)에는 게이트 스택(gate stack; 105)이 형성되어 있고, 스토리지 노드 콘택(storage node contact; 115)이 제1 층간 절연막(110)의 식각영역에 형성되어 있다.A
제2 층간 절연막(120)은 PSG(Phosphor Silicate Glass)로 형성된다.The second
다음으로, 도 1c에 도시된 바와 같이 PSG로 형성되는 제2 층간 절연막(120)의 표면에 특수 처리를 하여 제2 층간 절연막(120)의 표면에 인(phosphor) 부족층(deficient layer; 121)를 형성한다.Next, as shown in FIG. 1C, a special treatment is performed on the surface of the second
인부족층(121)을 형성하기 위해 특수처리를 하는 방법으로는 첫째, SC-1, HF, SPM, IPA를 혼합한 용액으로 표면을 클리닝(cleaning)하는 방법이 있고, 둘째로는 약 650~750℃의 온도에서 표면에 열처리(heat treatment)를 해주거나, 셋째로는 상기 첫번째와 두번째 방법을 서로 병행하는 방법이 제시될 수 있으나, 바람직하게는 첫번째 방법이 추천될 수 있다.As a special treatment to form the
다음으로, 도 1d에 도시된 바와 같이 제2 층간 절연막(120), 구체적으로는 인부족층(121)상에 PE-TEOS(Plasma Enhanced Tetraethyl ortho silicate)층(130)을 형성한다.Next, as shown in FIG. 1D, a Plasma Enhanced Tetraethyl ortho silicate (PE-TEOS)
PE-TEOS층(130)은 후에 스토리지 캐패시터가 형성될 영역의 면적을 높이기 위해 습식 식각(wet etching)을 수행할 때, 그 하부의 PSG와의 선택성(selectivity)차이를 두어 습식식각을 억제하여 스토리지 노드간 브릿지를 방지하기 위해 형성된다.When the PE-
다음으로, 도 1e에 도시된 바와 같이 PE-TEOS층(130) 및 제2 층간 절연막(120)(인부족층(121) 포함)을 식각하여 스토리지 캐패시터(storage capacitor)가 형성될 사이트(135)를 형성한다.Next, as shown in FIG. 1E, the PE-
이 과정을 보다 구체적으로 설명하면, PE-TEOS층(130) 상에 포토 레지스트 패턴 및 하드 마스크막으로서 질화막을 형성하고, 1차적으로 포토 레지스트 패턴을 마스크막으로 질화막을 식각한 후, 포토 레지스트패턴을 제거하고, 그 다음 질화막을 하드마스크로 하여 PE-TEOS 층(130) 및 제2 층간 절연막(120)을 스토리지 노드 콘택(115)이 노출되도록 식각하여 준다.In more detail, the nitride film is formed as a photoresist pattern and a hard mask film on the PE-
다음으로, 도 1e에 도시된 바와 같이 습식식각, 구체적으로 PSG에 대한 선택성은 높고, PE-TEOS에 대한 선택성은 낮은 식각용액으로 습식식각을 실시한다.Next, as shown in FIG. 1E, wet etching is performed using an etching solution having high selectivity to wet etching, specifically, high PSG and low selectivity to PE-TEOS.
그 결과 도 1e에 도시된 바와 같이 PSG로된 제2 층간절연막(120)의 측벽이 식각되어 전체적으로 스토리지 캐패시터가 형성될 사이트(135)의 면적이 넓어지게 되었다.As a result, as shown in FIG. 1E, the sidewall of the second
마지막으로, 도 1f에 도시된 바와 같이 스토리지 캐패시터가 형성될 사이트(135)에 하부전극으로서 스토리지 노드(141), 유전체(142), 상부전극(143)을 차례대로 스토리지 캐패시터 형성 사이트(135) 상에 컨포말(conformal)하게 형성하여 스토리지 캐패시터(storage capacitor;140)를 완성한다.Finally, as shown in FIG. 1F, the
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였으나, 본 발명은 상기 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이 나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments and can be manufactured in various forms, and a person of ordinary skill in the art to which the present invention belongs. It will be appreciated that the present invention may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.
본 발명의 실시예에 따른 반도체 소자의 제조 방법에 따르면 고집적 반도체 메모리 소자에 있어서 스토리지 캐패시터의 면적을 넓힐 수 있으면서 동시에 캐패시터 스토리지 노드 간의 브릿지가 생기는 현상을 방지할 수 있다.According to the method of manufacturing the semiconductor device according to the embodiment of the present invention, the area of the storage capacitor in the highly integrated semiconductor memory device can be increased while preventing the bridges between the capacitor storage nodes.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058783A KR100745071B1 (en) | 2005-06-30 | 2005-06-30 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058783A KR100745071B1 (en) | 2005-06-30 | 2005-06-30 | Method for fabricating semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070003054A KR20070003054A (en) | 2007-01-05 |
| KR100745071B1 true KR100745071B1 (en) | 2007-08-01 |
Family
ID=37869957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058783A KR100745071B1 (en) | 2005-06-30 | 2005-06-30 | Method for fabricating semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100745071B1 (en) |
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-
2005
- 2005-06-30 KR KR1020050058783A patent/KR100745071B1/en not_active IP Right Cessation
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|---|---|
| KR20070003054A (en) | 2007-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
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Payment date: 20100624 Year of fee payment: 4 |
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| LAPS | Lapse due to unpaid annual fee |