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KR100671525B1 - Ｐｃｍ을 ｐｗｍ으로 변환하는 방법 및 장치 - Google Patents

Ｐｃｍ을 ｐｗｍ으로 변환하는 방법 및 장치 Download PDF

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KR100671525B1
KR100671525B1 KR1020040077630A KR20040077630A KR100671525B1 KR 100671525 B1 KR100671525 B1 KR 100671525B1 KR 1020040077630 A KR1020040077630 A KR 1020040077630A KR 20040077630 A KR20040077630 A KR 20040077630A KR 100671525 B1 KR100671525 B1 KR 100671525B1
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KR
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signal
digital
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stage
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보리사블제빅아나
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인터내쇼널 렉티파이어 코포레이션
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Publication date
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Abstract

펄스폭 변조된 입력 신호를 필요로 하는 스위칭 오디오 증폭기를 구동하기 위해 입력 직렬 펄스 코드 변조된(PCM) 디지털 신호를 출력 펄스폭 변조된(PWM) 디지털 신호로 변환하기 위한 회로가 제공되는바, 이는 제 1 샘플링 주파수의 상기 입력 직렬 PCM 디지털 신호를 수신한 다음, 상기 제 1 샘플링 주파수가 제 2 주파수 보다 낮은 경우 상기 입력 직렬 PCM 디지털 신호를 상기 제 2 주파수의 제 2의 직렬 PCM 디지털 신호로 변환하는 샘플 속도 변환기와; 상기 제 2의 직렬 PCM 디지털 신호를 제 3 주파수로 업샘플링하고, 상기 제 2의 직렬 PCM 디지털 신호를 병렬 디지털 신호로 변환하는 디지털 필터 스테이지와; 상기 병렬 디지털 신호를 수신한 다음, 디지털 볼륨 커맨드 제어 신호에 따라 볼륨 조정된 병렬 디지털 신호를 발생시키는 볼륨 제어 스테이지와; 상기 볼륨 조정된 병렬 디지털 신호와 디지털 램프 신호 간의 교차점을 계산하고, 상기 스위칭 오디오 증폭기의 원하는 펄스폭 변조를 나타내는 병렬 디지털 신호를 발생시키는 디지털 교차점 추정기 스테이지와; 상기 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를, 상기 스위칭 오디오 증폭기에 인가될 펄스폭 변조를 나타내는 양자화된 병렬 디지털 신호로 양자화하는 양자화 스테이지와; 그리고 상기 양자화된 병렬 디지털 신호를 상기 스위칭 오디오 증폭기를 구동하기 위한 PWM 신호로 변환하는 PWM 발생 스테이지를 포함한다.
PCM, PWM, 양자화, 피드백 제어, 스위칭 회로, 볼륨 제어, 게인 제어

Description

ＰＣＭ을 ＰＷＭ으로 변환하는 방법 및 장치{METHOD AND APPARATUS FOR CONVERTING PCM TO PWM}
도 1은 본 발명에 따라 PCM을 PWM으로 변환하는 신호의 전체 블럭도이다.
도 2는 도 1의 필터의 블럭도이다.
도 3은 한 채널에 관한 도 1의 델타 시스마 양자화기의 블럭도이다.
도 4는 피드백 제어를 나타내는 도 1의 회로의 제어 흐름도이다.
도 5는 피드백 제어가 생략된 PCM에서 PWM으로의 변환에 관한 보다 상세한 블록도이다.
도 6은 도 1의 변환기의 샘플 속도 변환기의 블럭도이다.
도 7은 도 5의 저역 필터의 블럭도이다.
도 8은 도 5의 보간 필터 1의 블럭도이다.
도 9는 도 5의 보간 필터 2의 블럭도이다.
도 10은 도 5의 한 채널에 관한 볼륨 제어의 블럭도이다.
도 11은 도 5의 한 채널에 관한 교차점 추정기의 블럭도이다.
도 12는 도 1 및 도 5에 도시된 한 채널에 관한 PWM 발생 블럭의 블럭도이다.
도 13은 본 발명에서 이용되는 곱셈기의 블럭도이다.
관련 출원
본 출원은, 2003년 9월 25일 출원되었으며 그 명칭이 "PCM TO PWM IC"인 미국 가 특허 출원 제60/506,188호의 이득 및 우선권을 주장하는바, 이의 전체 내용은 본원의 참조로서 인용된다.
본 발명은 디지털 변조의 한 형태인 PCM(펄스 부호 변조)으로부터 PWM(펄스 폭 변조)으로 변환하는 디지털 변환 회로에 관한 것으로서, 특히 스위칭 회로, 특히 클래스 D 오디오 증폭기들을 제어하는 디지털 집적 회로에 관한 것이다. 이러한 집적 회로의 기능은 디지털적으로 엔코드된 오디오 신호(PCM 포맷)를 받아 펄스 폭 변조(PWM)를 생성하는 것인바, 이는 클래스 D 오디오 증폭기를 제어하는 데에 이용된다.
오디오 증폭기는 입력 DC를 원하는 출력 AC 신호로 변환하는 파워 변환기 이다. 이후, 이러한 출력 AC 신호는 스피커에 인가되고, 이 스피커는 원하는 사운드를 생성한다. 고품질의 사운드를 재현하기 위해, 상기 오디오 증폭기는 출력 파워 범위 전체에 걸쳐서 출력 AC 신호의 낮은 총 고조파 왜곡(THD:total harmonic distortion)을 가져야 한다.
전형적으로, 클래스 A, 클래스 B 및 클래스 AB 선형 증폭기들이 오디오 증폭기들로서 이용되었다. 근래에는, 클래스 D 스위치 모드 증폭기가 보다 효율적이고 보다 작은 장점을 갖기 때문에, 기존의 클래스 A 및 클래스 B를 계속하여 대체하고 있다. 현재, 클래스 D 오디오 증폭기를 구동하는 서로 다른 칩들은 미국의 트라이패스 테크놀로지(Tripath Technology), 텍사스 인스트루먼츠(Texas Instruments) 및 시러스 로직(Cirrus Logic)과, 유럽의 필립스(Philips) 및 (ApogeeDDX와 파트너인) 에스티마이크로일렉트로닉스(STMicroelectronics)와, 일본의 미츠비시( Mitsubishi) 및 (Bang & Olufsen과 파트너인) 산요(Sanyo)와 같은 회사에서 시판되고 있다. 상기 예들은 미츠비시 M65817A FP, 크리스탈 CS44210, 및 텍사스 인스트루먼츠 TAS5010 또는 칩들을 포함한다. 클래스 D 스위치 모드 증폭기들은 하프 브리지(half-bridge) 및 풀 브리지(full-bridge) 스위치 모드 변환기 아키텍쳐들을 모두 포함한다.
그러나, 종래 기술에 따른 PCM을 PWM으로 변환하는 회로는 출력 AC 신호의 피드백 제어가 이루어지지 않고 그리고 낮은 THD를 달성할 수 없었으며, 파워 스테이지의 트랜지스터들의 유한한 턴온/턴오프 타임 및 데드 타임이 보상되지 않는 문제점이 있었다.
따라서, 본 발명의 목적은 상기 종래 기술의 문제점을 극복하기 위한 것으로 출력 AC 신호의 피드백 제어가 이루어지고 낮은 THD 및 파워 스테이지의 유한한 턴온/턴오프 타임 및 데드 타임이 보상될 수 있는 PCM을 PWM으로 변환할 수 있는 회로를 제공하는 것이다. 본 발명의 목적은 또한 유한한 클록 주파수로 PWM 레졸루션을 개선할 수 있는 PCM에서 PWM으로 변환하는 회로를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 양상에 따르면, 펄스폭 변조된 입력 신호를 필요로 하는 스위칭 오디오 증폭기를 구동하기 위해 입력 직렬 펄스 코드 변조된(PCM) 디지털 신호를 출력 펄스폭 변조된(PWM) 디지털 신호로 변환하기 위한 회로가 제공되는바, 이는 제 1 샘플링 주파수의 상기 입력 직렬 PCM 디지털 신호를 수신한 다음, 상기 제 1 샘플링 주파수가 제 2 주파수 보다 낮은 경우 상기 제 2 주파수의 상기 입력 직렬 PCM 디지털 신호를 제 2의 직렬 PCM 디지털 신호로 변환하는 샘플 속도 변환기(sample rate converter)와; 상기 제 2의 직렬 PCM 디지털 신호를 제 3 주파수로 업샘플링(up-sampling)하고, 상기 제 2의 직렬 PCM 디지털 신호를 병렬 디지털 신호로 변환하는 디지털 필터 스테이지와; 상기 병렬 디지털 신호를 수신한 다음, 디지털 볼륨 커맨드 제어 신호에 따라 볼륨 조정된 병렬 디지털 신호를 발생시키는 볼륨 제어 스테이지와; 상기 볼륨 조정된 병렬 디지털 신호와 디지털 램프 신호 간의 교차점을 계산하고, 상기 스위칭 오디오 증폭기의 원하는 펄스폭 변조를 나타내는 병렬 디지털 신호를 발생시키는 디지털 교차점 추정기 스테이지와; 상기 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를, 상기 스위칭 오디오 증폭기에 인가될 펄스폭 변조를 나타내는 양자화된 병렬 디지털 신호로 양자화하는 양자화 스테이지와; 그리고 상기 양자화된 병렬 디지털 신호를 상기 스위칭 오디오 증폭기를 구동하기 위한 PWM 신호로 변환하는 PWM 발생 스테이지를 포함한다.
본 발명의 다른 양상에 따르면, 펄스폭 변조된 입력 신호를 필요로 하는 스위칭 회로를 구동하기 위해 입력 직렬 펄스 코드 변조된(PCM) 디지털 신호를 출력 펄스폭 변조된(PWM) 디지털 신호로 변환하기 위한 회로가 제공되는바, 이는 상기 입력 직렬 PCM 디지털 신호를 보다 높은 주파수로 업샘플링하고, 상기 입력 직렬 PCM 디지털 신호를 병렬 디지털 신호로 변환하는 디지털 필터 스테이지와; 상기 병렬 디지털 신호와 디지털 램프 신호 간의 교차점을 계산하고, 상기 스위칭 회로의 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 발생시키는 디지털 교차점 추정기 스테이지와; 그리고 상기 스위칭 회로의 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 상기 스위칭 회로를 구동하기 위한 PWM 신호로 변환하는 PWM 발생 스테이지를 포함한다.
본 발명의 다른 양상에 따르면, 본 발명은 펄스폭 변조된 입력 신호를 필요로 하는 스위칭 회로를 구동하기 위해 입력 직렬 펄스 코드 변조된(PCM) 디지털 신호를 출력 펄스폭 변조된(PWM) 디지털 신호로 변환하기 위한 방법을 제공하는바, 이는 상기 입력 직렬 PCM 디지털 신호를 보다 높은 주파수로 업샘플링하고, 상기 입력 직렬 PCM 디지털 신호를 병렬 디지털 신호로 변환하는 단계와; 상기 병렬 디지털 신호와 디지털 램프 신호 간의 교차점을 계산하고, 상기 스위칭 회로의 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 발생시키는 단계와; 그리고 상기 스위칭 회로의 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 상기 스위칭 회로를 구동하기 위한 PWM 신호로 변환하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 회로는 바람직하게 전적으로 하드웨어로 구현되는 완전한 디지털 신호 처리를 구비하고 그리고 전체 출력 AC 신호의 피드백 제어(feedback control)를 특징으로 한다. 본 발명은, 예를 들어 98.304㎒의 매우 높은 주파수에서 동작하고, 196.608㎒에 가까운 PWM 신호의 레졸루션을 갖는 FPGA(field programmable gate array)로서 구현된다. 본 발명에 따르면, 1.16×10-15의 PWM 신호의 총 고조파 왜곡(THD+N) 및 98dB의 PWM 신호의 다이내믹 레인지(dynamic range)(출력은 풀 브리지 파워 증폭기를 구동하는 데에 적합한 3-레벨 PWM 신호이다)를 얻을 수 있다.
본 발명의 다른 특징들 및 장점들은 첨부 도면들을 참조하여 설명되는 하기의 실시예들로부터 명확해질 것이다.
이제, 본 발명은 도면들을 참조하여 설명되는 하기의 상세한 설명에서 보다 상세히 설명된다.
도 1은 본 발명의 블럭도를 도시한다. 칩에 대한 입력은 다음의 샘플링 주파수들(fin: 48㎑, 96㎑, 192㎑, 44.1㎑, 88.2㎑ 및 176.4㎑) 중 임의의 샘플링 주파수의 신호이다. 입력 데이터는 16비트, 20비트 또는 24비트의 입력 데이터가 될 수 있다. 이러한 데이터의 포맷은 MSB(최상위 비트) 우선이거나 LSB(최하위 비트) 우선이거나, 또는 왼쪽 또는 오른쪽 정렬일 수 있다. IIS 포맷의 데이터가 또한 허용된다. 출력 신호는 상기 입력의 샘플링 주파수에 따라 768㎑ 또는 705.6㎑ 주파수의 PWM 신호이다. 입력의 샘플링 주파수는 상기 칩 외부의 회로소자에 의해 상기 칩의 클럭 주파수와 동일한 위상으로 고정되어 있는 것으로 가정한다.
본 발명의 기본 블럭들은: a) 샘플 속도 변환기(10), b) 필터(20), c) 볼륨 제어 블럭(30), d) 교차점 추정기(cross-point estimator)(40), e) 델타 시그마 양자화기(50), f) PWM 발생 블럭(60), g) 데드 타임 제어 블럭(70), 및 h) 피드백 제어 블럭(80)이다. 데이터는 바람직하게는 2의 보수법(2's complement notation)으로 표현되고 처리된다.
상기 샘플 속도 변환기(10) 및 필터(20)는 (98.304㎒/90.3168㎒의) 고주파수로 업샘플링된(upsampled) 입력 신호를 재현한다. 이러한 업샘플링된 신호는 또한 볼륨 제어 블럭(30)에 의해 스케일(scale)된다. 이렇게 스케일된 신호는 이후 가상 톱니(virtual sawtooth) "램프(ramp)"와 비교되는바, 이 램프의 주파수는 파워 스테이지의 스위칭 주파수이다. 이러한 비교는 교차점 추정기(40)에 의해 수행되고, 그 결과는 출력 PWM 신호의 원하는 펄스 폭을 나타내는 24 비트의 워드이다. 교차점 추정기(40)는 상기 입력 신호와 상기 "램프"의 교차점을 추정하기 위해 입력 신호에 대해 1 차 (선형) 근사를 이용한다. 상기 입력 신호는 (98.304㎒/90.3168㎒의) 매우 높은 고주파수로 업샘플링되기 때문에, 상기 입력 신호에 대해 (고차의 근사 대신) 선형 근사를 이용하여도 여전히 우수한 결과들을 얻을 수 있다. 이러한 접근은 PCM을 PWM으로 변환하는 기능을 하드웨어를 기반으로 구현하는 데에 매우 적합하다.
하기 설명되는 바와 같이, 피드백 제어가 구현된 후, 상기 출력 PWM 신호의 원하는 펄스 폭을 나타내는 이러한 24 비트 워드는 델타 시그마 양자화기(50)의 입력이 된다. 풀 24 비트 레졸루션(full 24-bit resolution)으로 PWM 신호를 발생시키는 데에는, 1e+012㎐ 정도의 도달불가능한 클럭 주파수가 요구된다. 이것이 델타 시그마 양자화기(50)가 필요한 이유이며; 이 델타 시그마 양자화기(50)는 유한한(finite) 디지털 클럭으로 달성가능한 출력 PWM 펄스의 레졸루션을 개선하는 역할을 한다. 델타 시그마 양자화기(50)의 출력은 출력 PWM 신호의 펄스 폭을 나타내는 10 비트 워드이다. 이러한 10 비트 워드는 상기 PWM 발생 블럭(60)에 제공되는바, 상기 PWM 발생 블럭은 196.608㎒/180.6336㎒의 높은 레졸루션을 갖는 PWM 신호를 발생시킨다.
데드 타임 제어 블럭(70)은 외부적으로 특정되는 데드 타임(이 데드 타임은 개별적인 단계들에서 설정된다)을 수용하고, PWM 발생 블럭(60)에 10 비트 워드를 출력한다. 이러한 10 비트 워드는 파워 변환기의 한 구간(leg) 동안 상부 스위치에 대한 PWM 펄스와 하부 스위치 대한 PWM 펄스 사이의 데드 타임(공백 펄스)의 길이이다.
피드백 제어 블럭(80)은 요구되는 데드 타임 및 파워 스테이지로부터의 피드백에 근거하여 파워 변환기의 출력을 제어한다.
상기 샘플 속도 변환기(10)는 입력 데이터의 스트림을 (48㎑, 96㎑, 192㎑의 입력 샘플링 주파수에 대해) 192㎑ 또는 (44.1㎑, 88.2㎑ 및 176.4㎑의 입력 샘플링 주파수에 대해) 176.4㎑의 데이터의 스트림으로 변환한다. 입력 데이터는 16 비트, 20 비트 또는 24 비트 입력 데이터가 될 수 있다.
도 2는 필터(20)의 예를 도시한다. 전체 필터(20)는 저역 필터(20A), 보간 필터 1(20B) 및 보간 필터 2(20C)를 포함한다. 상기 전체 필터(20)는 그의 입력 데이터를 192/176.4㎑로부터 98.304㎒/90.3168㎒의 주파수로 업샘플링한다. 상기 필터들은 단일 집합의 계수들(single set of coefficients)로 모든 입력 샘플링 주파수들을 지원하는 방식으로 설계된다. 모든 필터들은 유한 임펄스 응답(FIR) 필터가 되도록 선택되는바, 이는 FIR 필터 구조가 IIR 필터 구조와 대조적으로 끝돌이 떨기(limit cycle oscillation)하는 경향이 없기 때문이다. 보간 필터 1 및 보간 필터 2는 모두 최소의 계수들로 최대 감쇠를 가능하게 하기 위해 저역 필터 보다는 다중 스톱 대역(multi stop-band) 필터로서 설계된다.
필터는 3개의 스테이지들로 구현되는데, 이는 전체적인 필터 업샘플링 동작에 대해 요구되는 연산의 수를 감소시키기 때문이다. 제 1 필터는 176.4/192㎑의 데이터 스트림을 받는 저역 필터(20A)이다. 이는 22.05kHz인 입력에서 기대되는 최저의 에일리어스된(aliased) 주파수를 충분히 감쇠시키도록 설계된다. 제 2 필터(20B)(보간 필터 1)는 중간 신호의 보간을 구현한다. 제 3 필터(20C)(보간 필터 2)는 신호의 최종 보간을 구현하고, 98.304㎒/90.3168㎒ 주파수의 신호를 생성한다.
볼륨 제어 블럭(30)은, 실제 볼륨이 (절대값이) 제한되는 변화율로 원하는 볼륨에 접근한다는 점에서 "점차적인(gradual)" 제어로서 구현된다. 원하는 볼륨 값은 외부적으로 설정된다.
교차점 추정기(40)는 파워 스테이지의 스위칭 주파수에서 가상 "램프"와 입력 신호 사이의 교차점을 계산한다. 이러한 계산은 샘플들 간의 입력 신호의 선형 보간에 기초하여 수행된다. 이 블럭은 기본적으로 24 비트 정밀도로 2개의 라인들 간의 교차점을 알아낸다.
도 3은 델타 시그마 양자화기(50)를 상세히 도시한다. 이는 2차 보간 D/A 변환기 구조에 기초하는 4차 양자화기이다. 이 양자화기의 입력은 24 비트 워드이다. 이 양자화기의 출력은 10 비트 워드이다.
델타 시그마 양자화기(50)는 유한한 디지털 클럭으로 달성할 수 있는 출력 PWM 펄스의 레졸루션을 개선하는 역할을 한다. 이러한 개선은, 인접하는 출력 신호 레벨들 간에 추가적인 스위칭 이벤트들을 삽입하여, 평균 출력 신호 레벨이 상기 입력을 보다 더 근접하게 따르게 함으로써 달성된다.
PMW 발생 블럭(60)은 델타 시그마 양자화기의 10 비트 출력을 업카운팅 카운터의 값에 끊임없이 비교함으로써 PWM 펄스들을 발생시킨다. 카운터는 각 PWM 주기의 시작시 리셋된다. PWM 펄스는 각 PWM 주기의 시작시 세트되고, 카운터 값이 델타 시그마 양자화기의 10비트 출력을 초과할 때 리셋된다.
데드 타임은 외부적으로 설정되고, PWM 펄스는 데드 타임 제어 블럭(70)에 의해 설정되는 원하는 데드 타임을 반영하도록 PWM 발생 블럭(60)에 의해 조정된다.
피드백 제어 블록(80)은 내부 제어 루프(80A) 및 외부 제어 루프(80B)로 이루어진다. 도 4를 참조하라.
내부 제어 루프(80A)는 부하(확성기)를 통한 필터링되지 않은(스위치된) 전압의 평균값의 제어를 수행한다. 내부 제어 루프(80A)는 파워 스테이지의 트랜지스터들의 유한한 턴온/턴오프 타임 및 데드 타임을 보상한다.
외부 제어 루프(80B)는 확성기 전압의 제어를 수행한다. 이 외부 제어 루프(80B)는 필터의 손실 및 출력 회로의 손실을 보상한다.
도 5는 본 발명의 구현을 보다 상세하게 나타낸 블럭도이다. 본 섹션에서 설명되는 바와 같이, 칩 아키텍쳐는 FPGA 구현에 적절하다. 하지만, 이해해야 하는 점은, 이러한 아키텍쳐는 단지 예로서 제시된 것으로서, 동일한 기능을 달성하는 변형된 아키텍쳐들이 ASIC의 구현에 적당할 수 있다는 점이다. 예를 들어, 이러한 설계의 ASIC 구현에서는, 보다 높은 클럭 주파수들을 달성할 수 있게 되어, 동일한 수의 곱셈 및 덧셈이 보다 적은 산술 회로들에 의해 수행될 수 있게 됨으로써, 실리콘의 면적을 절약할 수 있다. 구현 관련 설명들이 응용가능한 빌딩 블럭들의 설명에 부가된다.
도 6은 샘플 속도 변환기(10)를 보다 상세히 도시한다. 이는, 본원에서 왼쪽 채널 및 오른쪽 채널이라 부르는 2개의 오디오 채널들에 대한 PCM 코드화된 오디오 입력을 나타내는 데이터의 스트림을 받는다. 실제 구현되는 채널들의 수는 임의적이다. 이 샘플 속도 변환기는 도 6에 도시된 직병렬 변환기(deserializer)(201) 및 직렬 변환기(serializer)(203)로 이루어진다. 직병렬 변환기는 시프트 레지스터(shift register)로서, 이는 직렬 입력을 계속해서 받은 다음, 이를 한 채널에 하나씩, 24비트 출력들의 2개의 세트들로 변환한다. 왼쪽 채널 및 오른쪽 채널 데이터 값들이 직병렬 변환기의 출력들에서 유효하면, 이 직병렬 변환기의 출력은 입력 클럭(bit_clk_in)(204)을 이용하여 제어 논리(202)에 의해 샘플링되어, 직렬 변환기(203)의 2개의 회전 레지스터들(RR)에 기록된다. bit_clk_in의 주파수는 이러한 칩을 구동하는 장비에 따라 48(44.1), 96(88.2) 또는 192(176.4)㎑가 될 수 있다. RR의 내용은 국부적인 192(176.4)㎑의 클럭을 이용하여 레지스터들 각각을 통해 회전된다. 각 RR의 최상위 비트가 출력으로 표시된다. 제어 논리(202)는 이러한 2개의 출력들을 샘플 속도 변환기의 1개의 출력 비트 스트림으로 멀티플렉싱한다. 이러한 출력의 주파수는 192㎑/176.4㎑이다. 이러한 방식에서는, 입력 데이터를 단순히 n번 반복함으로써 이 입력 데이터가 n배 더 높은 출력 주파수로 업샘플링된다. 입력의 샘플링 주파수를 지정(specification)하는 데에 어떠한 입력 핀도 필요하지 않기 때문에, 전체 입력 핀들의 수를 감소시킨다.
도 5에 도시된 저역 필터(20A), 보간 필터 1(20B) 및 보간 필터 2(20C)는 바람직하게는 직접형 구조들(direct form structures)(이는 탭지연 선로(tapped delay line) 구조들 또는 횡단 필터 구조들이라고도 한다)로서 구현된다.
도 2에 나타낸 바와 같이, 데이터 스트림은 보간 필터 1에 의해 필터링되기 전에 208에서 8번 업샘플링된 다음, 보간 필터 2에 의해 필터링되기 전에 264에서 64번 업샘플링된다. 이러한 모든 경우들에서, n의 인자(factor) 만큼의 업샘플링은 존재하는 샘플들 간에 단순히 (n-1) 개의 제로들을 삽입함으로써 이루어진다. 보간 필터들 1, 2의 수행에 수반되는 연산의 수를 최소화하기 위해, 실제로 0이 아닌 샘플들만이 필터들의 계수들과 곱해지고 더해져서 출력을 생성한다.
도 7은 저역 필터(20A)의 블록도를 도시한다. 입력 블럭은 상기 설명한 201과 같은 직병렬 변환기(301)이다. 이 직병렬 변환기(301)는 샘플 속도 변환기(10)로부터 수신되는 왼쪽 및 오른쪽 채널 데이터를 분리하여, 이들을 24비트 표현으로 병렬로 출력한다. 직병렬 변환기의 출력이 유효하면, 이는 데이터 RAM(304)에 기록된다. 필터(20A)의 대칭성을 이용하면, 동일한 계수가 곱해지게 될 데이터 샘플들의 쌍들이 먼저 더해지게 됨에 따라, 곱셈의 수를 반으로 줄인다. 이는, 임의의 쌍을 구성하는 데이터 샘플들을 차례로 판독한 다음, 이들을 가산기(306)의 입력으로 전달함으로써 달성되는바, 상기 가산기(306)는 상기 RAM 출력과 레지스터(305)에 저장되어 있는 이전 클럭 주기의 RAM 출력을 더한다. 획득된 합은, 곱셈기(307)에 의해, 필터 계수 ROM(303)으로부터 판독된 대응하는 필터 계수와 곱해진다. 양쪽 채널들에 대한 곱셈은 곱셈기(307)에 의해 수행되며, 상기 곱셈기는 98.304㎒의 클럭 주파수에서 클럭 주기 마다 1개의 곱셈을 처리할 수 있다. 서로 다른 채널들에 관련된 곱셈의 결과들은 디멀티플렉서(308)에 의해 분리되어, 2개의 가산기-누산기들(왼쪽:309, 311; 오른쪽:310, 312)에 의해 개별적으로 처리된다. 누산기의 출력들은 절단기들(truncators)(313 및 314)에 의해 24비트 레졸루션으로 절단되는 필터 출력으로 제공된다. 이러한 누산기들(311, 312)은 각 필터 주기의 시작시 리셋된다. 메모리(303, 304) 액세스를 제어하는 신호들, 디멀티플렉서(308) 및 누산기의 리셋은 제어 논리(302)에 의해 구동된다.
98.304㎒의 클럭 주파수에서의 동작은 3개의 가산기들(306, 309 및 310)의 이용을 필요로 하는바, 이들중 하나(306)는 단지 50%의 시간 동안만 동작하는 반면, 나머지 2개는 100%의 시간 동안 동작한다. 가산기들(306, 309 및 310)이 150㎒의 주파수에서 동작할 수 있는 기술의 구현을 위해, 가산기(306) 및 나머지 2개의 가산기들중 하나를 150㎒에서 동작하는 하나의 가산기로 교체하는 것이 가능하다. 또한, 구현 기술이 250㎒에서 동작하는 가산기를 허용한다면, 3개의 모든 가산기들을 상기 주파수에서 동작하는 하나의 가산기로 교체할 수 있다. 하지만, 주목할 사항으로서, 가산기들을 공유하게 되면 멀티플렉서들 및 제어 논리에 무시할 수 없을 정도의 오버헤드(overhead)를 생성하게 될 것이라는 점이다.
도 8은 보간 필터 1(20B)의 블럭도를 도시한다.
저역 필터(20A)에 의해 구동되는 각 채널에 대한 데이터 입력들이 2개의 개별적인 데이터 RAM 블럭들(403 및 404)에 기록된다. 필터 계수들이 ROM 또는 RAM으로서 구현될 수 있는 룩업 테이블(look up table)(401)에 저장된다. 양 채널들에 대한 데이터-계수 곱셈은 곱셈기(406)에 의해 수행된다. 제어 논리(402)는 메모리 블럭들(401, 403, 404)에 대한 모든 액세스들 및 데이터 멀티플렉서(405)의 제어를 개시한다. 곱셈기 출력은 왼쪽 및 오른쪽 채널에 대한 2개의 별개의 데이터 경로들로 디멀티플렉싱된다. 가산기-누산기들로 이루어지는 이들 경로들은 저역 필터(20A)의 것들과 구조적으로 동등하기 때문에, 이들에 대한 추가적인 설명이 필요없다. 주목할 사항으로서, 보간으로 인해, 보간 필터 1(20B)의 출력에서의 데이터 속도(data rate)는 그 입력에서의 데이터 속도 보다 높다.
98.304㎒의 클럭에 의해 구동될 때, 곱셈기(406)는 단지 25%의 시간 동안만 동작한다. 따라서, 곱셈기들(307 및 406)은 이러한 1개의 곱셈기로 교체될 수 있는바, 이는 98.304㎒의 클럭에 의해 구동될 때 75%의 시간 동안 작동될 것이다. 가산기들(408 및 409)은 각각 98.304㎒의 클럭 주파수에 대해 단지 50%의 시간 동안만 작동이 되며, 동일한 주파수에서 동작하는 이러한 1개의 가산기로 대체될 수 있다.
도 9는 보간 필터 2(20C)의 블럭도를 도시한다.
단지 2개의 데이터 계수의 적(product)들의 합을 포함하는 이러한 필터의 특정한 아키텍쳐로 인해, 데이터 입력들을 저장하기 위한 RAM은 필요없다. 어떠한 소정 시간에도, 채널마다 단지 2개의 데이터 입력들만이 저장되기 때문에, 이러한 목적을 위해 4개의 레지스터들(504, 505, 506 및 507)이 이용된다. 하지만, 필터가 단순함에도 불구하고, 보간 필터 2의 연산율(computation rate)은 매우 높은데, 그 이유는 상기 필터의 업샘플링 인자가 64이기 때문으로, 각 98.304㎒의 클럭 주기에서 한 쌍의 데이터 출력들(왼쪽 및 오른쪽)을 생성한다. 이는, 매 클럭 주기 마다 4번의 곱셈이 수행될 필요가 있음을 의미하며, 이는 4개의 개별적인 병렬 곱셈기들(508, 509, 510 및 511)의 수행을 필요로 한다. 제어 논리(503)는 룩업 테이블들(501 및 502)로부터 필터 계수들을 판독하는 것을 담당한다. 이들 2개의 룩업 테이블들은 동일한 계수들을 단지 다른 순서로만 저장한다. 이와같이 2개의 룩업 테이블들을 이용하는 것은 필요한 처리량(throughput)을 보장하는 데에 필요하다. 각 데이터 경로에 대한 2개의 적들은 가산기들(512 및 513)에 의해 더해진다. 필터 출력들은, 절단기들(514 및 515)에 의해 각각 24비트로 절단된 가산기 출력들이다.
이러한 필터의 클럭 주파수를 200㎒로 증가시킬 수 있는 기술을 구현하는 것이 유익한데, 그 이유는 곱셈기들, 가산기들 및 룩업 테이블들의 수를 2의 인자 만큼 감소시킬 수 있기 때문이다.
도 10은 소프트 볼륨 제어 블럭의 아키텍쳐를 도시한다. 각 채널에 하나씩, 2개의 동일한 소프트 볼륨 제어 블럭들이 있다.
이용자가 지정하는 원하는 볼륨 레벨을 나타내는 신호(volume_in)가 속도 변경 제한기 필터(rate change limiter filter)(601)를 통해 공급된다. 이 필터(601)는, 레지스터에 저장된 볼륨 제어 값을 (매 m개의 클럭 주기들 마다 한번씩 제한된 페이스(pace)로) volume-in의 값을 향하여 증분 또는 감분하는 단순한 카운터로서 구현된다. 상기 볼륨 제어 레지스터의 값은 필터(601)의 출력이다. 이 값은 곱셈기(602)에서 보간 필터 2(20C)에 의해 구동되는 입력 데이터와 곱해진다. 이 곱셈기의 출력은 603에서 24비트로 절단되어, 볼륨 제어 블럭의 출력을 나타낸다.
도 11은 교차점 추정기의 아키텍쳐를 도시한다. 2개의 채널들(왼쪽 및 오른쪽) 각각은 1개의 교차점 추정기 블럭을 포함한다. 동작은 왼쪽 채널에 대해서만 설명한다.
본 단락에서 설명되는 동작은 양의 램프와 교차(cross)하는 양의 입력 데이터 신호를 가정한다. 음의 입력 데이터에 대한 동작은 유사한 방식으로 이루어진다. 도 11에 도시된 램프 발생기(701)는 24비트 디지털 램프 신호로서 ramp700을 발생시킨다. 이 램프 발생기(701)의 절대값은 실제로, (파워 스테이지의) 각 스위칭 주기의 시작시 리셋되고 각 클럭 주기 마다 214 만큼 증분되는 업카운터(up-counter)이다. 뺄셈기(702)는 입력 데이터 신호로부터 상기 ramp700 신호를 뺀다. 이 뺄셈기(702)의 출력은 diff로서 표시된다. 이전 주기로부터의 뺄셈 결과는 레지스터(705)에 저장된다. 이 레지스터(705)의 출력은 diff_old로서 표시된다. 뺄셈 결과(diff)가 처음으로 음이 될 때, 정밀한 교차점 해결기(cross-point solver)(704)가 활성화 된다. 이 블럭은 현재(음의) 및 이전(양의) 뺄셈기의 출력값들을 이용하여, 24비트 입력 데이터와 24비트 ramp700 사이의 정밀한 교차점을 알아낸다. 이러한 계산은 기존의 입력 데이터 간의 입력 신호의 선형 근사에 기초한다. 24비트 교차점(tCP)은 다음과 같이 계산된다.
Figure 112004044131056-pat00001
여기서, ramp700diff<0은 diff가 음이 되는 바로 그 클럭 주기에서의 ramp700의 값을 나타낸다. 교차점(tCP)을 계산하기 위해, 알고리즘 분할기가 구현된다. 교차점(tCP)은 실제로, 스위칭 주기의 1/(223-1)의 증분을 가정하여, 출력 PWM 신호의 원하는 펄스폭을 나타낸다. 공칭 입력 DC_bus 전압(원형(prototype)에 대해서는, +/-50V이다)에 있어서, 블럭 출력 PW_left는 tCP이고, 그렇지 않은 경우 PW_left는 양의 데이터 입력에 대해 다음과 같이 계산된다:
Figure 112006067335790-pat00002
방정식(3D.1)
방정식(3D.1)에서, VDCBUS+는 양의 DC_bus 전압의 최근 샘플에 대응하는 10비트 워드이며, 여기서 모든 제로들은 0V에 대응하고, 731은 50V에 대응한다. 음의 데이터 입력의 경우, PW_left는 방정식(3D.1)의 VDCBUS+를 음의 DC_bus 전압으로 대체함으로써 유사한 방식으로 계산된다. 알고리즘 분할기는 방정식(3D.1)을 구현하는 데에 이용되고, 파워 스테이지의 스위칭 주기에서 이러한 목적을 위해 단지 한번 이용된다. 교차점 추정기 블럭은 또한 1비트 신호(slow_clk)를 출력하는바, 이는 파워 스테이지의 스위칭 주파수와 동등한 주파수로서 주기적이다. 이 slow_clk의 상승 에지는 PW_left가 유효함을 신호한다. 어떠한 피드백 제어 블럭(개방 루프 제어)도 없으면, 이 블럭의 출력들은 델타 시그마 양자화기(50)의 입력으로 가고; 시스템에 이용되는 피드백 제어가 있으면, 이 블럭의 출력들은 피드백 제어 블럭(80)으로 간다.
면적을 최적화하기 위해, ramp700의 값은 무부호(unsigned) 8비트 수로서하드웨어에 저장되는바, 이것이 가능한 이유는, 24비트들 중에서, ramp700의 부호는 개별적으로 처리되고 하위 15 비트는 항상 0이기 때문이다.
신호 diff(및 이에 따라 diff_old)는 216 보다 적은 최대값을 갖기 때문에, 15비트 수로서 하드웨어에 저장된다.
도 3은 델타 시그마 양자화기(50)의 아키텍쳐를 도시한다. 채널들(왼쪽 및 오른쪽) 각각은 델타 시그마 양자화기 블럭들중 하나를 갖는다. 이러한 블럭의 구현은 왼쪽 채널에 대해서만 설명한다.
이러한 블럭에 대한 입력은 24비트 워드인 PW_left인바, 이는 출력 PWM 신호의 원하는 펄스폭을 나타낸다. 피드백 제어 블럭(80)이 있는 경우, 델타 시그마 양자화기(50)에 대한 24비트 입력은 교차점 추정기(40)로부터 직접 오는 것이 아니라, 피드백 제어 블럭(80)으로부터 온다. 이 입력은 양자화기(50)에 의해 양자화되어 10비트 출력인 PWshort_left를 생성하는바, 이는 출력 PWM 신호의 실제로 구현되는 펄스폭이 될 것이다. 이 양자화기는 양자화 잡음의 4차 잡음 쉐이핑(shaping)을 수행하여, 입력 24비트 신호를 10비트로 직접 절단하는 경우와 비교하여 관심있는 대역의 최종 PWM 신호의 THD를 상당히 감소시킨다. 디지털적으로 코드화된 신호의 잡음 쉐이핑은, 원칙적으로 입력의 최하위 비트들이 최상위 비트들로 오버플로우(overflow)되어 출력에 기여(contribute)할 때까지 이들이 누산될 수 있게 함으로써 수행된다.
가산기들(804, 805, 806 및 807)의 출력들의 14개의 최하위 비트들은 각각 LSB1, LSB2, LSB3 및 LSB4로 표시된다. 가산기들(804, 805, 806 및 807)의 10개의 최상위 비트들은 각각 MSB1, MSB2, MSB3 및 MSB4로 표시된다. 모든 가산기들 및 뺄셈기들은 24 비트 가산기들 및 뺄셈기들이 될 수 있다. 전체 아키텍쳐는 하기 설명되는 바와 같이 최소 필요한 수의 비트들에 대해 최적화될 수 있다.
가산기들(805, 806 및 807)은 실제로 2개의 14비트 수들의 덧셈을 수행하는바, 여기서 MSB1, MSB3 및 MSB4는 각각 가산기들(805, 806 및 807)의 캐리 비트들(carry bits)이다. 따라서, 아키텍쳐가 비트들의 최소 필요한 수에 대해 최적화된다면, 산술 유닛은 바람직하게는 하기의 방식으로 구현된다: a) 가산기들(805, 806 및 807)은 14비트 가산기들이고, b) 뺄셈기들(811, 812 및 814)은 1비트 뺄셈기들이고, c) 뺄셈기들(813 및 815)은 2비트 뺄셈기들이고, d) 뺄셈기(816)는 3비트 뺄셈기이고, e) 가산기들(808, 809 및 810)은 11비트 가산기들이 된다(최종 출력 PWshort_left는 10비트로 제한된다).
델타 시그마 양자화기(50)는 실제로 출력 파워 스테이지의 스위칭 주파수(384㎑ 또는 768㎑)의 페이스로 동작하기 때문에, 도 3의 딜레이 블럭들(z-1)은 1/384㎑ 또는 1/768㎑의 딜레이를 나타낸다. 델타 시그마 양자화기(50)의 동작 주파수는 매우 느리기 때문에, 모든 덧셈들/뺄셈들은 98.304㎒의 주파수에서 동작하는 1개의 24 비트 가산기로 구현될 수 있다.
도 12는 PWM 발생 블럭(60)의 아키텍쳐를 도시한다. (왼쪽 및 오른쪽의) 2개의 채널들은 각각 1개의 PWM 발생 블럭을 갖는다.
도 12에 도시된 바와 같이, 블럭 아키텍쳐는 게이트될 4개의 트랜지스터들을 갖는 풀 브리지(full bridge) 파워 스테이지로 가정되지만, 아키텍쳐로부터 단지 블록(904)만 생략된다면, 동일한 방법은 하프 브리지(half bridge) 파워 스테이지까지 포괄하도록 확장될 수 있다. 이러한 아키텍쳐는 특히, 대부분의 논리가 90.3168㎒의 보다 낮은 클럭 주파수로 동작할 수 있도록 하면서, 196.608㎒/180.6336㎒의 출력 PWM 신호의 높은 레졸루션을 달성하도록 구성된다. 이러한 방법은 이용가능한 FPGA 기술의 상위 작동 주파수 한계를 효과적으로 연장한다.
PWM 발생 블럭은 2개의 블록들(901 및 902)로 분할되는바, 이들은 모두 90.3168㎒에서 동작한다. 이러한 블록들 각각은 10비트 입력 PW_short_left와 램프 발생기의 10비트 출력을 비교한다. 램프 발생기들은 실제로 각 스위칭 주기의 시작시 리셋되는 업카운터들이다. 블럭(901)은 클럭의 양의 에지에서 동작하고, PW_short_left와 ramp1(이 ramp1은 매 스위칭 주기의 시작시 1로 리셋되고, 각 클럭 주기 마다 2만큼 증분된다)을 비교한다. 동일한 방식으로, 블럭(902)은 클럭의 음의 에지에서 동작하고, PW_short_left와 ramp2(이 ramp2는 매 스위칭 주기의 시작시 0으로 리셋되고, 각 클럭 주기 마다 2만큼 증분된다)를 비교한다. Out_pos라 지칭되는 블럭(901)으로부터의 출력은, PW_short_left가 양이고 PW_short_left가 ramp1 보다 크면 1로 세트되고, 그렇지 않으면 0으로 리셋된다. Out_neg라 지칭되는 블럭(901)으로부터의 출력은, PW_short_left가 음이고 PW_short_left의 절대값이 ramp1 보다 크면 1로 세트되고, 그렇지 않으면 0으로 리셋된다. Out_pos_shift라 지칭되는 블럭(902)으로부터의 출력은, PW_short_left가 양이고 PW_short_left가 ramp2 보다 크면 1로 세트되고, 그렇지 않으면 0으로 리셋된다. Out_neg_shift라 지칭되는 블럭(902)으로부터의 출력은, PW_short_left가 음이고 PW_short_left의 절대값이 ramp2 보다 크면 1로 세트되고, 그렇지 않으면 0으로 리셋된다.
블럭들(903 및 904)은 신호들(910, 911, 912 및 913)을 생성함으로써 데드 타임 제어를 구현하는바, 이들 신호들은 데드 타임의 듀레이션(duration) 동안에는 0으로 리셋되고, 그렇지 않으면 1이다. 블럭(903)의 입력들은 신호들(Out_pos, Out_neg) 및 원하는 데드 타임(이 데드 타임의 레졸루션은 1/90.3168㎒이다))이다. 블럭(903)의 출력들은 신호들(910 및 911)인바, 이들 신호들은 Out_pos 및 Out_neg 각각의 변경 직후 0으로 리셋된다. 신호들(910 및 911)은 이후 원하는 데드 타임과 동등한 시간 동안 0으로 유지된 다음, 1로 세트된다. 유사하게, 블럭(904)의 입력들은 신호들(Out_pos_shift, Out_neg_shift) 및 원하는 데드 타임이다. 블럭(904)의 출력들은 신호들(912 및 913)인바, 이들은 Out_pos_shift 및 Out_neg_shift 각각의 변경 직후 0으로 리셋된다. 신호들(912 및 913)은 이후 원하는 데드 타임과 동등한 시간 동안 0으로 유지된 다음, 1로 세트된다. 블럭(903)은 90.3168㎒ 클럭의 양의 에지에서 동작하고, 블럭(904)은 90.3168㎒ 클럭의 음의 에지에서 동작한다.
블럭들(903 및 904)의 출력들은 블럭(905)(이 블럭은 1비트 수들 만을 비교한다)에 의해 함께 처리되는바, 이 블럭(905)은 (2.90.3618㎒)의 높은 주파수에서 동작할 수 있다. 블럭(905)은 4개의 PWM 출력들(P_leg1, N_leg1, P_leg2 및 N_leg2)을 생성한다. 이러한 4개의 PWM 출력들은 오디오 증폭기의 풀 브리지 파워 스테이지의 4개의 트랜지스터들에 대한 게이팅 신호들로서 이용되며, 1/(2.90.3618㎒)의 레졸루션으로 생성된다. 출력(P-leg1)은 신호(912)가 1이고 Out_pos_shift가 1일 때 1로 세트된다. 이 출력(P_leg1)은 다음의 4개의 조건들, 즉 a) 신호(912)가 0, b) Out_pos_shift가 0, c) 신호(910)가 0, 또는 d) Out_pos가 0 중에서 어느 것이라도 발생하면, 0으로 리셋된다. 출력(N_leg1)은 다음의 2개의 조건들, 즉 a) 신호(910)가 1이고 Out_pos의 보수가 1, 또는 b) 신호(912)가 1이고 Out_pos_shift의 보수가 1인 것 중에서 어느 하나가 발생하면, 1로 세트된다. 출력(N_leg1)은 Out_pos_shift가 1이 되면 0으로 리셋된다. 출력(P_leg2)은 신호(913)가 1이고 Out_neg_shift가 1이면, 1로 세트된다. 출력(P_leg2)은 다음의 4개의 조건들, 즉 a) 신호(913)가 0, b) Out_neg_shift가 0, c) 신호(911)가 0, 또는 d) Out_neg가 0 중에서 어느 하나가 발생하면, 0으로 리셋된다. 출력(N_leg2)은, 다음의 2개의 조건들, 즉 a) 신호(911)가 1이고 Out_neg의 보수가 1, 또는 b) 신호(913)가 1이고 Out_neg_shift의 보수가 1인 것 중에서 어느 하나가 발생하면, 1로 세트된다. 출력(N_leg2)은, Out_neg_shift가 1일 때, 0으로 리셋된다.
데드 타임 입력은 1/90.3618㎒의 증분으로 주어지는 것으로 가정한다.
도 13은 곱셈기의 아키텍쳐를 도시한다. 여기에 도시된 곱셈기는 속도의 측면에서 FPGA에 대해 최적화된다(Xilinx Spartan ⅡE-400 FPGA, speed grade 7에서는, 90.3618㎒의 주파수에서 동작할 수 있다). 곱셈기는 부호화된 24 비트 수와 부호화된 16 비트 수를 곱한다. 이 곱셈기는 매 클럭 주기 마다 새로운 엔트리를 받을 수 있고(즉, 이는 병렬 곱셈기이다), 곱셈은 6개의 클럭 주기들로 파이프라인된다. 24 비트 입력(ain)은 먼저 레지스터(1001)에 저장된다. 16비트 입력(bin)은 먼저 레지스터(1002)에 저장된다. 이후, 도 13에 도시된 바와 같이, bin의 부분적(partial product)들 및 ain의 비트들의 연속적인 쌍들이 형성되어 레지스터들(1003 및 1013)에 저장된다. 이러한 부분적들은 bin과 1 만큼 시프트된 bin을 더함으로써 형성된다(0을 곱하는 경우, bin 또는 시프트된 bin은 모두 0으로 대체될 수 있다). ain의 최상위 비트와 bin의 곱셈은 개별적으로 수행되는데, 그 이유는 정확한 결과를 얻기 위해서는 이러한 부분합은 부정(negate)되고 다른 모든 부분적들에 더해져야할 필요가 있기 때문이다. 이러한 부분합은 레지스터(1015)에 저장된다.
레지스터들(1003 및 1004)의 출력들은 비트들의 위치를 고려하여 다음 단계에서 더해진다(즉, 레지스터(1004)의 출력은 레지스터(1003)의 출력에 더해지기 전에 2 비트 왼쪽으로 시프트되어, 부호 확장(sign extension)된다). 레지스터들(1003 및 1004)의 출력들의 합이 레지스터(1016)에 저장된다. 레지스터들(1005 및 1006)의 출력들의 합은 레지스터들(1007 및 1008, 1009 및 1010, 1011 및 1012)의 출력들의 합과 동일한 방식으로 형성되며, 이러한 합들은 레지스터들(1017, 1018, 1019 및 1020)에 각각 저장된다. 레지스터들(1013, 1014 및 1015)의 출력들의 합은 레지스터(1021)에 저장된다. 레지스터들(1016 및 1017)로부터의 출력들은 다음 단계에서 더해지는바, 여기에서 레지스터(1017)의 출력은 레지스터(1016)의 출력에 더해지기 전에 4 비트 왼쪽으로 시프트되어, 부호 확장된다. 이러한 덧셈의 결과는 레지스터(1022)에 저장된다. 레지스터들(1018 및 1019)의 출력들은 레지스터들(1020 및 1021)의 출력들과 동일한 방식으로 더해지며, 이러한 합들은 레지스터들(1022, 1023 및 1024)에 각각 저장된다. 레지스터들(1022 및 1023)의 출력들은 다음 단계에서 더해지는바, 여기에서 레지스터(1023)의 출력은 레지스터(1022)의 출력에 더해지기 전에 8비트 왼쪽으로 시프트되어, 부호 확장된다. 이 합은 레지스터(1026)에 저장된다. 레지스터(1024)의 출력은 레지스터(1025)를 통해 자신의 내용을 통과시킴으로써 1 클럭 주기 만큼 지연되는바, 이는 다음 주기에서 레지스터(1025)의 출력에서 정확한 신호를 갖기 위해 수행되는 것이다. 마지막으로, 레지스터(1026)의 출력은 레지스터(1025)의 출력에 더해지며, 여기서 레지스터(1025)의 출력은 레지스터(1026)의 출력에 더해지기 전에 16비트 왼쪽으로 시프트되어, 부호 확장된다. 이러한 레지스터들(1025 및 1026)의 출력들의 마지막 덧셈의 결과가 최종 결과가 되는바, 이는 레지스터(1027)에 저장된다.
상기 설명한 곱셈기 아키텍쳐는 ASIC을 구현하기 위한 최상의 아키텍쳐가 아닐수도 있으며, 각각의 구현 플랫폼/기술에 대한 면적 및 속도의 측면에서 다른 아키텍쳐들에 대해 개별적으로 신중하게 평가될 필요가 있다.
피드백 제어의 일 실시예의 블럭도가 도 4에 도시된다. 제안되는 제어에 대한 설명은 풀 브리지 스위치 모드 변환기(100)를 갖는 1개의 오디오 채널의 경우에 대해 제공되지만, 설명되는 제어 방식은 하프 브리지 스위치 모드에도 쉽게 적용된다.
파워 변환기는 고정된 스위칭 주파수에서 동작한다. 제어는 내부 루프(80A) 및 외부 루프(80B)로 이루어진다. 내부 루프(80A)는 v1-v2의 제어를 수행하는바, 이는 부하 양단의 필터링되지 않은(스위치된) 전압이다. 외부 루프(80B)는 부하 전압(vload)을 제어한다.
내부 루프(80A)는 스피커를 통한 필터링되지 않은 전압인 v1-v2의 평균값을 그의 기준값과 같게 한다. v1 및 v2는 도 4의 블록도에 표시된다. v1 -v2의 평균값에 대한 기준은 (PW_shortVDCBUS)와 같게 만들어지는바, 여기서 PW_short는 (델타 시그마 양자화기에 의해 계산되는) 출력 PWM 펄스의 커맨드된 듀레이션이고, VDCBUS는 대응하는 DC_bus 전압(양의 입력 데이터에 대한 양의 DC_bus 전압 및 음의 입력 데이터에 대한 음의 DC_bus 전압)의 최근의 샘플의 값이다. PW_short는, 왼쪽 채널의 경우에는 Pwshort_left와 동일하고, 오늘쪽 채널의 경우에는 Pwshort_right와 동일하다. Pwshort_left 및 Pwshort_right는 도 5의 델타 시그마 양자화기에 의해 계산된다.
특히, 에러(PW_shortVDCBUS와 v1-v2의 평균값 간의 차이)의 적분(integral)은 스위칭 주기들의 정수와 동일한 시간 간격에 걸쳐서 측정된다. 이러한 에러의 적분은 Vswitched_error로서 표시된다.
n번째 스위칭 주기의(풀 24비트의 정밀도로 계산되는) 출력 PWM 신호의 원하는 펄스 폭인 PW_left_out은, 개별적으로 세트된 24비트 커맨드 값인 PW_left_cmd에 부가하여, Vswitched_error의 k+1 최근값들의 선형 함수로서 계산된다:
Figure 112004044131056-pat00003
방정식(4.1)
여기서, A(i)는 Vswitched_error의 이전값들 각각에 대한 가중치 계수들이다. 이러한 계수들은 출력 파형의 낮은 THD를 달성하도록 최적화된다. 방정식 (4.1)의 VDCBUS는 대응하는 DC_bus 전압의 최근 샘플의 값이다.
Vswitched_error는 커맨드에 따라 방전될 수 있는 캐패시터(92) 및 연산 증폭기(90)를 이용하여 측정된다. 실제로, 모든 주기들을 커버하기 위해서는 이러한 2개의 연산 증폭기-캐패시터의 세트들을 구비할 필요가 있으며, 이들 세트들은 이후 Vswitched_error를 측정하는 데에 있어서 교번되어, 한 캐패시터의 값이 레드/리셋(red/reset)인 동안, 다른 캐패시터 세트는 측정을 지속한다. Vswitched_error의 측정은 디지털 도메인(digital domain) 대신 아날로그 도메인에서 수행되는데, 그 이유는 아날로그 도메인에서의 측정에서 보다 높은 정밀도를 얻을 수 있기 때문이다.
외부 루프(80B)는 내부 루프의 입력인 PW_left_cmd의 값을 계산한다.
출력 전압을 조정하는 간단한 경우에서, n번째 스위칭 주기의 PW_left_cmd는 다음과 같다:
Figure 112004044131056-pat00004
방정식(4.2)
방정식(4.2)에서, Vload(i)는 i번째 스위칭 주기의 부하 전압의 평균값으로서, 이는 i번째 스위칭 주기에서 취해지는 vload의 모든 샘플들의 이동 평균(moving average)으로서 계산된다.
A/D 변환기(94)에 의해 아날로그 도메인으로부터 디지털 도메인으로 변환된 후, 입력 DC_bus 전압들의 값들(양의 DC_bus 전압 및 음의 DC_bus 전압)은 각각 VDCbus+ 및 VDCbus-로 표현된다. 이러한 VDCbus+ 및 VDCbus-는 교차점 추정기에 공급되며, 이 교차점 추정기는 그의 출력 값(PW_left)( 및 PW_right, 이는 2 채널의 경우)을 조정함으로써 입력 DC_bus 전압들에서의 변화들이 교정되게 한다. 이러한 동작에 대해서는 상기에서 상세히 설명하였다.
데드 타임/상승 타임/하강 타임을 보상하기 위한 대안적인 방법은 에러 전압(Vswitched_error)의 측정된 값들 및 대응하는 iin(이 iin은 도 4에 표시된 바와 같이 필터에 대한 입력 전류이다)의 값들을 (칩 메모리에) 저장할 것을 필요로 한다. Vswitched_error는 파워 스테이지에서의 유한한 하강/상승 타임 및 데드 타임으로 인해 발생하기 때문에, 획득된 Vswitched_error 값들의 세트는 PWM 신호의 펄스 폭을 조정하고 에러 전압이 발생하는 것을 막는 데에 이용될 수 있다.
4개 (또는 그 이상의) 원하는 출력 전압 대 출력 전류 특성들의 세트가 메모리에 저장된 다음, 실제로 검출되는 출력 전압/출력 전류비(즉, 확성기의 검출된 임피던스로서, 이는 대개 2, 4, 8 또는 16Ω중 어느 하나의 값을 갖는다)에 따라 자동으로 선택될 수 있다.
본 발명은 특정한 실시예들에 관련하여 설명되었지만, 다른 많은 변형들, 수 정들 및 응용들이 당업자에게 명백할 것이다. 따라서, 본 발명은 본원에 개시된 특정한 형태로 한정되지 않으며, 첨부된 특허청구의 범위에 의해서만 규정된다.
상기 설명한 바와 같이, 본 발명에 따르면, 펄스 폭 변조된 입력 신호를 요구하는 스위칭 오디오 증폭기를 구동하기 위해, 입력 직렬 펄스 코드 변조 디지털 신호를 출력 펄스 폭 변조 디지털 신호로 변환할 수 있는 회로를 제공할 수 있다.

Claims (54)

  1. 청구항 1은(는) 설정등록료 납부시 포기되었습니다.
    펄스폭 변조된 입력 신호를 필요로 하는 스위칭 오디오 증폭기를 구동하기 위해 입력 직렬 펄스 코드 변조된(PCM) 디지털 신호를 출력 펄스폭 변조된(PWM) 디지털 신호로 변환하기 위한 회로에 있어서:
    제 1 샘플링 주파수의 상기 입력 직렬 PCM 디지털 신호를 수신한 다음, 상기 제 1 샘플링 주파수가 제 2 주파수 보다 낮은 경우 상기 입력 직렬 PCM 디지털 신호를 상기 제 2 주파수의 제 2의 직렬 PCM 디지털 신호로 변환하는 샘플 속도 변환기와;
    상기 제 2의 직렬 PCM 디지털 신호를 제 3 주파수로 업샘플링하고, 상기 제 2의 직렬 PCM 디지털 신호를 병렬 디지털 신호로 변환하는 디지털 필터 스테이지와;
    상기 병렬 디지털 신호를 수신한 다음, 디지털 볼륨 커맨드 제어 신호에 따라 볼륨 조정된 병렬 디지털 신호를 발생시키는 볼륨 제어 스테이지와;
    상기 볼륨 조정된 병렬 디지털 신호와 디지털 램프 신호 간의 교차점을 계산하고, 상기 스위칭 오디오 증폭기의 원하는 펄스폭 변조를 나타내는 병렬 디지털 신호를 발생시키는 디지털 교차점 추정기 스테이지와;
    상기 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를, 상기 스위칭 오디오 증폭기에 인가될 펄스폭 변조를 나타내는 양자화된 병렬 디지털 신호로 양자화하는 양자화 스테이지와; 그리고
    상기 양자화된 병렬 디지털 신호를 상기 스위칭 오디오 증폭기를 구동하기 위한 PWM 신호로 변환하는 PWM 발생 스테이지를 포함하는 것을 특징으로 하는 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 스위칭 오디오 증폭기의 출력을 입력으로서 수신하는 피드백 제어 스테이지를 더 포함하고, 상기 피드백 제어 스테이지는 상기 교차점 추정기 스테이지로부터 상기 병렬 디지털 신호를 수신한 다음, 상기 스위칭 오디오 증폭기의 출력이 원하는 레벨에 있도록 하기 위해 상기 교차점 추정기 스테이지로부터의 상기 병렬 디지털 신호를 피드백 제어된 병렬 디지털 신호로 조정하는 것을 특징으로 하는 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 샘플 속도 변환기는 상기 입력 직렬 PCM 디지털 신호를 직병렬 변환된 병렬 디지털 신호로 변환하는 직병렬 변환기 스테이지, 및 상기 입력 직렬 PCM 디지털 신호가 상기 제 2 주파수보다 낮은 경우 상기 직병렬 변환된 병렬 디지털 신호를 상기 제 2 주파수의 직렬 디지털 PCM 신호로 다시 변환하거나, 또는 상기 입력 직렬 PCM 디지털 신호가 상기 제 2 주파수에 있을 경우에는 그 주파수를 동일하게 유지하는 직렬 변환기 스테이지를 포함하는 것을 특징으로 하는 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 디지털 필터 스테이지는:
    상기 제 2의 직렬 PCM 디지털 신호로부터 저역 필터링된 병렬 디지털 신호를 생성하는 제 1 디지털 저역 필터와;
    상기 저역 필터링된 병렬 디지털 신호의 샘플링 주파수를 증가시키고, 업샘플링되고 필터링된 병렬 디지털 신호를 제공하는 업샘플링 스테이지와; 그리고
    보간되고 업샘플링되고 필터링된 병렬 디지털 신호를 제공하는 디지털 보간 필터를 포함하는 것을 특징으로 하는 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 업샘플링 스테이지는 제 1 및 제 2 업샘플링 스테이지들을 포함하고, 상기 보간 필터는 보간 필터 1 및 보간 필터 2를 포함하며, 상기 제 1 업샘플링 스테이지의 출력은 상기 보간 필터 1에 공급되고, 상기 제 2 업샘플링 스테이지는 상기 보간 필터 1 다음에 오며 상기 제 2 업샘플링 스테이지의 출력은 상기 보간 필터 2에 공급되는 것을 특징으로 하는 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 볼륨 제어 스테이지는, 상기 볼륨 조정된 병렬 디지털 신호를 생성하기 위해 상기 디지털 볼륨 커맨드 제어 신호 및 상기 디지털 필터 스테이지로부터의 상기 병렬 디지털 신호를 수신하는 디지털 곱셈기를 포함하는 것을 특징으로 하는 회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 볼륨 커맨드 제어 신호를 수신하여 점차적으로 볼륨이 증가 또는 감소하도록 제어함으로써 상기 볼륨 조정된 병렬 디지털 신호를 제공하는 디지털 속도 변경 제한기 필터를 더 포함하는 것을 특징으로 하는 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 디지털 곱셈기의 출력에 결합되어, 상기 볼륨 조정된 병렬 디지털 신호를 소정수의 디지털 비트들로 절단하는 절단 스테이지를 더 포함하는 것을 특징으로 하는 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 디지털 교차점 추정기 스테이지는:
    병렬 디지털 램프 신호를 생성하는 디지털 램프 발생기와;
    상기 병렬 디지털 램프 신호 및 상기 볼륨 조정된 병렬 디지털 신호를 수신하여, 상기 병렬 디지털 램프 신호와 상기 볼륨 조정된 병렬 디지털 신호 간의 차이에 대응하는 디지털 출력 차이 신호를 제공하는 디지털 뺄셈 스테이지와;
    상기 디지털 출력 차이 신호를 저장된 차이 신호로서 저장하기 위한 메모리와; 그리고
    입력들로서 현재 클럭 주기에 대한 상기 디지털 출력 차이 신호 및 이전 클럭 주기에 대한 상기 저장된 차이 신호를 수신하며, 그리고 상기 저장된 차이 신호와 현재 차이 신호 간의 차이의 부호가 언제 변경되는지를 결정하여, 상기 램프 신호와 상기 볼륨 조정된 신호 간의 교차점을 결정하는 교차점 해결기를 포함하는 것을 특징으로 하는 회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 교차점 해결기는 상기 디지털 램프 신호와 상기 볼륨 조정된 병렬 디지털 신호 간의 교차점을 결정하기 위해, 상기 저장된 차이 신호와 현재 차이 신호 간에 선형 근사를 이용하는 것을 특징으로 하는 회로.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 양자화 스테이지는 상기 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 수신한 다음, 이를 상기 스위칭 오디오 증폭기에 인가될 펄스폭 변조를 나타내는 감소된 비트의 양자화된 디지털 신호로 변환하는 것을 특징으로 하는 회로.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 PWM 발생 스테이지는 클럭 신호의 양의 에지 및 음의 에지에서 각각 트리거되는 제 1 및 제 2 PWM 블럭들을 포함하고, 상기 제 1 및 제 2 PWM 블럭들 각각은 디지털 램프 발생기, 및 상기 디지털 램프 신호와 상기 양자화된 병렬 디지털 신호를 비교하고, 상기 스위칭 오디오 증폭기의 하프 브리지의 2개의 스위치들을 구동하기 위한 2개의 펄스폭 변조된 신호들을 생성하는 디지털 비교기를 포함하는 것을 특징으로 하는 회로.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 PWM 발생 스테이지는 상기 스위칭 오디오 증폭기의 하프 브리지의 2개의 스위치들을 구동하기 위한 상기 2개의 펄스폭 변조된 신호들 간의 데드 타임을 보장하는 데드 타임 발생기 스테이지를 더 포함하는 것을 특징으로 하는 회로.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 스위칭 오디오 증폭기를 부하에 연결하는 출력 필터를 더 포함하고;
    상기 피드백 제어 스테이지는 내부 제어 루프 및 외부 제어 루프를 포함하고, 상기 내부 제어 루프는 상기 출력 필터에 의한 필터링 이전에 상기 스위칭 오디오 증폭기의 출력 전압의 평균값을 제어하고, 상기 외부 제어 루프는 상기 출력 필터에 의한 필터링 이후에 상기 스위칭 오디오 증폭기의 출력 전압을 제어하는 것을 특징으로 하는 회로.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 내부 제어 루프는 상기 스위칭 오디오 증폭기의 스위치들의 턴오프 타임 및 데드 타임에 대한 보상을 제공하는 것을 특징으로 하는 회로.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 외부 제어 루프는 상기 스위칭 오디오 증폭기 및 상기 출력 필터의 손실들에 대한 보상을 제공하는 것을 특징으로 하는 회로.
  17. 펄스폭 변조된 입력 신호를 필요로 하는 스위칭 회로를 구동하기 위해 입력 직렬 펄스 코드 변조된(PCM) 디지털 신호를 출력 펄스폭 변조된(PWM) 디지털 신호로 변환하기 위한 회로에 있어서:
    상기 입력 직렬 PCM 디지털 신호를 상기 입력 직렬 PCM 디지털 신호의 주파수보다 높은 주파수로 업샘플링하고, 상기 입력 직렬 PCM 디지털 신호를 병렬 디지털 신호로 변환하는 디지털 필터 스테이지와;
    상기 병렬 디지털 신호와 디지털 램프 신호 간의 교차점을 계산하고, 상기 스위칭 회로의 원하는 펄스폭 변조를 나타내는 병렬 디지털 신호를 발생시키는 디지털 교차점 추정기 스테이지와; 그리고
    상기 스위칭 회로의 상기 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 상기 스위칭 회로를 구동하기 위한 PWM 신호로 변환하는 PWM 발생 스테이지를 포함하는 것을 특징으로 하는 회로.
  18. 제 17 항에 있어서,
    제 1 샘플링 주파수의 상기 입력 직렬 PCM 디지털 신호를 수신하고, 상기 제 1 샘플링 주파수가 제 2 주파수보다 낮은 경우 상기 입력 직렬 PCM 디지털 신호를 상기 제 2 주파수의 제 2의 직렬 PCM 디지털 신호로 변환하며, 그리고 상기 제 2 주파수의 상기 제 2의 직렬 PCM 디지털 신호를 상기 디지털 필터 스테이지에 제공하는 샘플 속도 변환기를 더 포함하는 것을 특징으로 하는 회로.
  19. 제 17 항에 있어서,
    상기 디지털 필터 스테이지로부터 상기 병렬 디지털 신호를 수신하고, 디지털 게인 커맨드 제어 신호에 따라 게인 조정된 병렬 디지털 신호를 발생시키는 게인 제어 스테이지를 더 포함하는 것을 특징으로 하는 회로.
  20. 제 17 항에 있어서,
    상기 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 상기 스위칭 회로에 인가될 펄스폭 변조를 나타내는 양자화된 병렬 디지털 신호로 양자화하는 양자화 스테이지를 더 포함하는 것을 특징으로 하는 회로.
  21. 제 17 항에 있어서,
    상기 스위칭 회로의 출력을 입력으로서 수신하는 피드백 제어 스테이지를 더 포함하고, 상기 피드백 제어 스테이지는 상기 교차점 추정기 스테이지로부터 상기 병렬 디지털 신호를 수신하고, 상기 스위칭 회로의 출력이 원하는 레벨에 있도록 상기 교차점 추정기 스테이지로부터의 상기 병렬 디지털 신호를 피드백 제어된 병렬 디지털 신호로 조정하는 것을 특징으로 하는 회로.
  22. 제 18 항에 있어서,
    상기 샘플 속도 변환기는 상기 입력 직렬 PCM 디지털 신호를 직병렬 변환된 병렬 디지털 신호로 변환하는 직병렬 변환기 스테이지, 및 상기 입력 직렬 PCM 디지털 신호가 상기 제 2 주파수보다 낮은 경우 상기 직병렬 변환된 병렬 디지털 신호를 상기 제 2 주파수의 직렬 디지털 PCM 신호로 다시 변환하거나, 또는 상기 입력 직렬 PCM 디지털 신호가 상기 제 2 주파수에 있을 경우에는 그 주파수를 동일하게 유지하는 직렬 변환기 스테이지를 포함하는 것을 특징으로 하는 회로.
  23. 제 17 항에 있어서, 상기 디지털 필터 스테이지는:
    상기 제 2의 직렬 PCM 디지털 신호로부터 저역 필터링된 병렬 디지털 신호를 생성하는 제 1 디지털 저역 필터와;
    상기 저역 필터링된 병렬 디지털 신호의 샘플링 주파수를 증가시키고, 업샘플링되고 필터링된 병렬 디지털 신호를 제공하는 업샘플링 스테이지와; 그리고
    보간되고 업샘플링되고 필터링된 병렬 디지털 신호를 제공하는 디지털 보간 필터를 포함하는 것을 특징으로 하는 회로.
  24. 제 23 항에 있어서,
    상기 업샘플링 스테이지는 제 1 및 제 2 업샘플링 스테이지들을 포함하고, 상기 보간 필터는 보간 필터 1 및 보간 필터 2를 포함하며, 상기 제 1 업샘플링 스테이지의 출력은 상기 보간 필터 1에 공급되고, 상기 제 2 업샘플링 스테이지는 상기 보간 필터 1 다음에 오며 상기 제 2 업샘플링 스테이지의 출력은 상기 보간 필터 2에 공급되는 것을 특징으로 하는 회로.
  25. 제 19 항에 있어서,
    상기 게인 제어 스테이지는 상기 게인 조정된 병렬 디지털 신호를 생성하기 위해 디지털 게인 커맨드 신호 및 상기 디지털 필터 스테이지로부터의 상기 병렬 디지털 신호를 수신하는 디지털 곱셈기를 포함하는 것을 특징으로 하는 회로.
  26. 제 25 항에 있어서,
    상기 게인 커맨드 제어 신호를 수신하여 점차적으로 게인이 증가 또는 감소하도록 제어함으로써 상기 게인 조정된 병렬 디지털 신호를 제공하는 디지털 속도 변경 제한기 필터를 더 포함하는 것을 특징으로 하는 회로.
  27. 제 26 항에 있어서,
    상기 디지털 곱셈기의 출력에 결합되어, 상기 게인 조정된 병렬 디지털 신호를 소정수의 디지털 비트들로 절단하는 절단 스테이지를 더 포함하는 것을 특징으로 하는 회로.
  28. 제 19 항에 있어서,
    상기 디지털 교차점 추정기 스테이지는:
    병렬 디지털 램프 신호를 생성하는 디지털 램프 발생기와;
    상기 병렬 디지털 램프 신호 및 상기 게인 조정된 병렬 디지털 신호를 수신하여, 상기 병렬 디지털 램프 신호와 상기 게인 조정된 병렬 디지털 신호 간의 차이에 대응하는 디지털 출력 차이 신호를 제공하는 디지털 뺄셈 스테이지와;
    상기 디지털 출력 차이 신호를 저장된 차이 신호로서 저장하기 위한 메모리와; 그리고
    입력들로서 현재 클럭 주기에 대한 상기 디지털 출력 차이 신호 및 이전 클럭 주기에 대한 상기 저장된 차이 신호를 수신하며, 그리고 상기 저장된 차이 신호와 현재 차이 신호 간의 차이의 부호가 언제 변경되는지를 결정하여, 상기 램프 신호와 상기 게인 조정된 신호 간의 교차점을 결정하는 교차점 해결기를 포함하는 것을 특징으로 하는 회로.
  29. 제 28 항에 있어서,
    상기 교차점 해결기는 상기 디지털 램프 신호와 상기 게인 조정된 병렬 디지털 신호 간의 교차점을 결정하기 위해, 상기 저장된 차이 신호와 현재 차이 신호 간에 선형 근사를 이용하는 것을 특징으로 하는 회로.
  30. 제 20 항에 있어서,
    상기 양자화 스테이지는 상기 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 수신한 다음, 이를 상기 스위칭 회로에 인가될 펄스폭 변조를 나타내 는 감소된 비트의 양자화된 디지털 신호로 변환하는 것을 특징으로 하는 회로.
  31. 제 17 항에 있어서,
    상기 PWM 발생 스테이지는 클럭 신호의 양의 에지 및 음의 에지에서 각각 트리거되는 제 1 및 제 2 PWM 블럭들을 포함하고, 상기 제 1 및 제 2 PWM 블럭들 각각은 디지털 램프 발생기, 및 상기 디지털 램프 신호와 상기 스위칭 회로의 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 비교하고, 상기 스위칭 회로의 하프 브리지의 2개의 스위치들을 구동하기 위한 2개의 펄스폭 변조된 신호들을 생성하는 디지털 비교기를 포함하는 것을 특징으로 하는 회로.
  32. 제 31 항에 있어서,
    상기 PWM 발생 스테이지는 상기 스위칭 회로의 하프 브리지의 2개의 스위치들을 구동하기 위한 상기 2개의 펄스폭 변조된 신호들 간의 데드 타임을 보장하는 데드 타임 발생기 스테이지를 더 포함하는 것을 특징으로 하는 회로.
  33. 제 21 항에 있어서,
    상기 스위칭 회로를 부하에 연결하는 출력 필터를 더 포함하고;
    상기 피드백 제어 스테이지는 내부 제어 루프 및 외부 제어 루프를 포함하고, 상기 내부 제어 루프는 상기 출력 필터에 의한 필터링 이전에 상기 스위칭 회로의 출력 전압의 평균값을 제어하고, 상기 외부 제어 루프는 상기 출력 필터에 의 한 필터링 이후에 상기 스위칭 회로의 출력 전압을 제어하는 것을 특징으로 하는 회로.
  34. 제 33 항에 있어서,
    상기 내부 제어 루프는 상기 스위칭 회로의 스위치들의 턴오프 타임 및 데드 타임에 대한 보상을 제공하는 것을 특징으로 하는 회로.
  35. 제 33 항에 있어서,
    상기 외부 제어 루프는 상기 스위칭 회로 및 상기 출력 필터의 손실들에 대한 보상을 제공하는 것을 특징으로 하는 회로.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    펄스폭 변조된 입력 신호를 필요로 하는 스위칭 회로를 구동하기 위해 입력 직렬 펄스 코드 변조된(PCM) 디지털 신호를 출력 펄스폭 변조된(PWM) 디지털 신호로 변환하기 위한 방법에 있어서:
    상기 입력 직렬 PCM 디지털 신호를 상기 입력 직렬 PCM 디지털 신호의 주파수보다 높은 주파수로 업샘플링하고, 상기 입력 직렬 PCM 디지털 신호를 병렬 디지털 신호로 변환하는 단계와;
    상기 병렬 디지털 신호와 디지털 램프 신호 간의 교차점을 계산하고, 상기 스위칭 회로의 원하는 펄스폭 변조를 나타내는 병렬 디지털 신호를 발생시키는 단계와; 그리고
    상기 스위칭 회로의 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 상기 스위칭 회로를 구동하기 위한 PWM 신호로 변환하는 단계를 포함하는 것을 특징으로 하는 방법.
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제 36 항에 있어서,
    제 1 샘플링 주파수의 상기 입력 직렬 PCM 디지털 신호를 수신하고, 상기 제 1 샘플링 주파수가 제 2 주파수보다 낮은 경우 상기 입력 직렬 PCM 디지털 신호를 상기 제 2 주파수의 제 2의 직렬 PCM 디지털 신호로 변환하며, 그리고 업샘플링을 위해 상기 제 2 주파수의 상기 제 2의 직렬 PCM 디지털 신호를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.
    제 36 항에 있어서,
    상기 병렬 디지털 신호를 수신하고, 디지털 게인 커맨드 제어 신호에 따라 게인 조정된 병렬 디지털 신호를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  39. 청구항 39은(는) 설정등록료 납부시 포기되었습니다.
    제 36 항에 있어서,
    상기 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 상기 스위칭 회로에 인가될 펄스폭 변조를 나타내는 양자화된 병렬 디지털 신호로 양자화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  40. 청구항 40은(는) 설정등록료 납부시 포기되었습니다.
    제 36 항에 있어서,
    피드백 입력으로서 상기 스위칭 회로의 출력을 수신하고, 상기 스위칭 회로의 출력이 원하는 레벨에 있도록 상기 병렬 디지털 신호를 피드백 제어된 병렬 디지털 신호로 조정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  41. 청구항 41은(는) 설정등록료 납부시 포기되었습니다.
    제 37 항에 있어서,
    상기 입력 직렬 PCM 디지털 신호를 직병렬 변환된 병렬 디지털 신호로 변환한 다음, 상기 입력 직렬 PCM 디지털 신호가 상기 제 2 주파수보다 낮은 경우 상기 직병렬 변환된 병렬 디지털 신호를 상기 제 2 주파수의 직렬 디지털 PCM 신호로 다시 변환하거나, 또는 상기 입력 직렬 PCM 디지털 신호가 상기 제 2 주파수에 있을 경우에는 그 주파수를 동일하게 유지하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  42. 청구항 42은(는) 설정등록료 납부시 포기되었습니다.
    제 37 항에 있어서,
    상기 제 2의 직렬 PCM 디지털 신호로부터 저역 필터링된 병렬 디지털 신호를 생성하는 단계와;
    상기 저역 필터링된 병렬 디지털 신호를 업샘플링하여, 업샘플링되고 필터링된 병렬 디지털 신호를 제공하는 단계와; 그리고
    보간되고 업샘플링되고 필터링된 병렬 디지털 신호를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  43. 청구항 43은(는) 설정등록료 납부시 포기되었습니다.
    제 42 항에 있어서,
    상기 저역 필터링된 병렬 디지털 신호를 업샘플링하는 것은, 상기 저역 필터링된 병렬 디지털 신호를 첫 번째 업샘플링하고, 상기 업샘플링되고 저역 필터링된 병렬 디지털 신호를 보간하고, 두 번째 업샘플링한 다음, 그리고 두 번째 보간하는 것을 포함하는 것을 특징으로 하는 방법.
  44. 청구항 44은(는) 설정등록료 납부시 포기되었습니다.
    제 38 항에 있어서,
    상기 게인 조정된 병렬 디지털 신호를 발생시키는 단계는, 상기 병렬 디지털 신호를 수신한 다음, 디지털 게인 커맨드 신호를 곱하여 상기 게인 조정된 병렬 디지털 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
  45. 청구항 45은(는) 설정등록료 납부시 포기되었습니다.
    제 44 항에 있어서,
    상기 게인 커맨드 제어 신호를 수신하고, 디지털 속도 변경 제한기를 이용하여 점차적으로 게인이 증가 또는 감소하도록 제어함으로써 상기 게인 조정된 병렬 디지털 신호를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  46. 청구항 46은(는) 설정등록료 납부시 포기되었습니다.
    제 45 항에 있어서,
    상기 게인 조정된 병렬 디지털 신호를 소정수의 디지털 비트들로 절단하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  47. 청구항 47은(는) 설정등록료 납부시 포기되었습니다.
    제 38 항에 있어서, 상기 교차점을 계산하는 것은:
    병렬 디지털 램프 신호를 생성하는 단계와;
    상기 병렬 디지털 램프 신호 및 상기 게인 조정된 병렬 디지털 신호를 수신하여, 상기 병렬 디지털 램프 신호와 상기 게인 조정된 병렬 디지털 신호 간의 차이에 대응하는 디지털 출력 차이 신호를 제공하는 단계와;
    상기 디지털 출력 차이 신호를 저장된 차이 신호로서 저장하는 단계와; 그리고
    입력들로서 현재 클럭 주기에 대한 상기 디지털 출력 차이 신호를 수신하고 이전 클럭 주기에 대한 상기 저장된 차이 신호를 수신하며, 그리고 상기 저장된 차이 신호와 현재 차이 신호 간의 차이의 부호가 언제 변경되는지를 결정하여, 상기 램프 신호와 상기 게인 조정된 신호 간의 교차점을 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  48. 청구항 48은(는) 설정등록료 납부시 포기되었습니다.
    제 47 항에 있어서,
    상기 교차점을 결정하는 단계는, 상기 디지털 램프 신호와 상기 게인 조정된 병렬 디지털 신호 간의 교차점을 결정하기 위해 상기 저장된 차이 신호와 현재 차이 신호 간에 선형 근사를 이용하는 단계를 포함하는 것을 특징으로 하는 방법.
  49. 청구항 49은(는) 설정등록료 납부시 포기되었습니다.
    제 39 항에 있어서,
    상기 양자화하는 단계는, 상기 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 수신한 다음, 이를 상기 스위칭 회로에 인가될 펄스폭 변조를 나타내는 감소된 비트의 양자화된 디지털 신호로 변환하는 단계를 포함하는 것을 특징으로 하는 방법.
  50. 청구항 50은(는) 설정등록료 납부시 포기되었습니다.
    제 36 항에 있어서,
    상기 PWM 신호로 변환하는 단계는, 디지털 램프 신호를 제공하고, 상기 디지털 램프 신호와 상기 스위칭 회로의 원하는 펄스폭 변조를 나타내는 상기 병렬 디지털 신호를 비교하여, 상기 스위칭 회로의 하프 브리지의 2개의 스위치들을 구동하기 위한 2개의 펄스폭 변조된 신호들을 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
  51. 청구항 51은(는) 설정등록료 납부시 포기되었습니다.
    제 50 항에 있어서,
    상기 스위칭 회로의 하프 브리지의 2개의 스위치들을 구동하기 위한 상기 2개의 펄스폭 변조된 신호들 간의 데드 타임을 보장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  52. 청구항 52은(는) 설정등록료 납부시 포기되었습니다.
    제 40 항에 있어서,
    상기 스위칭 회로로부터 부하에 제공되는 출력 신호를 필터링하는 단계를 포함하고;
    내부 피드백 제어 루프와 외부 피드백 제어 루프를 제공하는 단계와; 그리고
    상기 내부 피드백 제어 루프를 이용하여 상기 출력 신호를 필터링하기 전에 상기 스위칭 회로의 출력 전압의 평균값을 제어하고, 상기 외부 피드백 제어 루프를 이용하여 상기 출력 신호를 필터링한 이후에 상기 스위칭 회로의 출력 전압을 제어하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  53. 청구항 53은(는) 설정등록료 납부시 포기되었습니다.
    제 52 항에 있어서,
    상기 내부 피드백 제어 루프에서, 상기 스위칭 회로의 스위치들의 턴오프 타임 및 데드 타임에 대한 보상을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  54. 청구항 54은(는) 설정등록료 납부시 포기되었습니다.
    제 52 항에 있어서,
    상기 외부 피드백 제어 루프에서, 상기 스위칭 회로 및 상기 출력 필터의 손실들에 대한 보상을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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