KR100669904B1

KR100669904B1 - 초광대역 시스템용 레이크 수신기 및 이를 구비한 수신장치

Info

Publication number: KR100669904B1
Application number: KR1020050121055A
Authority: KR
Inventors: 강규민; 최상성; 박광로; 조상인; 최성우; 신철호
Original assignee: 한국전자통신연구원
Priority date: 2005-12-09
Filing date: 2005-12-09
Publication date: 2007-01-17
Also published as: US7649926B2; US20070133662A1

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 초광대역 시스템용 레이크 수신기 및 이를 구비한 수신장치에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 확산코드 길이가 24부터 1인 모드까지 모두 적용 가능하도록 병렬처리 구조를 채택하고, 24-칩(chip) 구간의 채널을 추정하여 신호 복조시 활용할 수 있게 함으로써, 확산코드 길이가 24보다 작은 모드로 시스템을 동작시킬 경우 다수의 심볼 구간에 해당하는 다중 신호를 레이크 수신기에서 처리하는 효과를 가져와서 수신 성능의 향상을 도모하고자 함.

3. 발명의 해결방법의 요지

본 발명은 프리앰블 전송구간동안 동기획득 시퀀스를 이용해서 임의의 칩 구간의 채널을 추정하는 채널 추정수단; 데이터 전송 구간에 채널의 변화를 감지하여, 채널 변화 시 동기 위치값을 조정하는 트래킹수단; 확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 상기 트래킹수단으로 출력하는 제1 스위칭수단; 확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 출력하는 제2 스위칭수단; 및 상기 채널추정수단으로부터 입력된 채널 추정값과, 상기 트래킹수단에 의해 저장된 동기 위치값과, 상기 제2 스위칭의 출력값을 이용해 전송된 신호 를 복조하는 병렬 처리 구조를 갖는 다수개의 복조수단을 구비한다.

4. 발명의 중요한 용도

본 발명은 레이크 수신기와 DS-CDMA 수신장치에 이용됨.

DS-CDMA, 초광대역, UWB, 병렬, 레이크, 수신,

Description

초광대역 시스템용 레이크 수신기 및 이를 구비한 수신장치{RAKE RECEIVER FOR DS-CDMA UWB SYSTEM}

도 1은 DS-CDMA 초광대역(UWB) 시스템의 데이터 프레임의 블록도,

도 2는 DS-CDMA 초광대역(UWB) 수신장치의 블록 구성도,

도 3은 본 발명에 따른 DS-CDMA 초광대역(UWB)용 레이크 수신기의 전체 블록 구성도,

도 4는 본 발명에 따른 DS-CDMA 초광대역(UWB) 수신장치에 사용되는 상관 검출기의 구성도,

도 5는 도 4에서 상관검출 연산기의 상세 구성도,

도 6은 본 발명에 따른 레이크 수신기의 복조기의 상세 블록 구성도,

도 7은 도 6에서 복조 연산기의 상세 구성도,

도 8은 본 발명에 따른 수신장치의 전체적인 동작을 설명하기 위한 흐름도이다.

* 도면의 주요 부분에 대한 부호의 설명

310, 320: 스위치 340: 트래킹 모듈

350: 복조기 360: 채널 추정기

본 발명은 초광대역(UWB: Ultra Wide-Band: UWB) 시스템용 레이크 수신기 및 이를 구비한 초광대역 수신장치에 관한 것으로, 더욱 자세하게는 직접 시퀀스 부호분할다중접속(DS-CDMA: Direct Sequence Code Division Multiple Access) 초광대역(UWB) 시스템에 적합한 병렬 처리 방식의 레이크 수신기 및 이를 구비한 초광대역 수신장치에 관한 것이다.

최근 초광대역 무선 기술이 수백 Mbps 내지 1Gbps급의 초고속 멀티미디어 데이터의 무선 전송 성능과 고유한 위치 인식 능력이 부각되면서 무선통신, 이미징, 센서 분야에서 매우 유망한 기술로 크게 주목받고 있다. 초광대역 무선 기술을 이용한 반송파를 사용하지 않는 펄스 무선 장치의 기본적인 구조 및 방법은 이미 공지되어 있다. 최근에는 통신 분야의 상업적 이용이 허용됨에 따라 초광대역 무선 기술을 근거리 무선 개인 영역 네트워크용으로 활용하기 위한 다양한 방법들이 제시되고 있다.

초광대역 무선 기술은 크게 단일대역을 이용하는 기술과 다중 대역(Multi Band)을 이용하는 기술로 분류할 수 있다. 단일 대역을 이용하는 기술로는 반송파 없는 펄스 기반(carrier-free impulse-based) 방식과 일정한 반송파를 사용하는 직 접 시퀀스 부호분할 다중접속(DS-CDMA) 방식이 있다. 다중 대역을 이용하는 기술로는 주파수 도약 직교주파수 분할 다중화(FH-OFDM: Frequency-Hopping Orthogonal Frequency Division Multiplexing) 방식과 다중 대역 펄스 방식이 있다.

DS-CDMA 초광대역(UWB) 시스템은 초광대역의 주파수를 사용해서 신호를 전송하기 때문에 신호 전송시 전송 채널의 다중 경로에 의한 다중 경로 패이딩, 패이즈 옵셋뿐만 아니라, 송수신부에서 사용하는 클럭간에 발생하는 주파수 옵셋 등에 의해 신호의 동기 오차가 심하게 발생되는 문제점이 있다. 이와 같은 동기 문제를 해결하기 위해서 수신단에 패킷 동기와 심볼 동기를 맞추기 위한 모듈이 구비되고, 또한 데이터 프레임 전송기간동안 변화하는 채널 상황에 효율적으로 대처하기 위해 채널 추정기와 레이크 수신기 등이 사용되어 전송된 데이터를 복원한다. 하지만, 초광대역(UWB) 채널 특성상 다중경로에 의한 다중 경로 패이딩 지연 시간이 최대 150~200 nsec 이상이므로, 레이크 수신기만으로는 데이터 전송시 발생하는 심볼간의 간섭을 제거할 수 없다. 이 때문에 수신단에 등화기가 추가적으로 구비된다.

종래의 무선 통신시스템은 초광대역(UWB) 시스템에서 사용하는 주파수 대역과 비교할 때, 비교적 좁은 주파수 대역을 사용하고 길이가 긴 확산 코드를 사용한다. 이 때문에, 종래의 무선 통신시스템은 채널의 다중 경로에 의한 다중경로 패이딩 지연 시간이 한 개 심볼구간이상 되지 않았다. 따라서 종래의 무선 통신시스템에서는 송신기에서 길이가 L인 확산 코드를 사용하여 신호를 전송할 경우, 레이크 수신기에서 L개 이하의 레이크 수신기 핑거를 사용하였다.

하지만, 초광대역(UWB) 시스템은 광대역의 주파수를 사용하고 길이가 짧은 확산 코드를 적용하여 데이터를 전송하기 때문에, 다중 경로에 의한 다중경로 패이딩 지연이 몇 개 심볼 구간에 걸쳐서 생기게 된다. 언급한 바와 같이 종래의 초광대역 시스템용 레이크 수신기는 한 개 심볼구간 이하의 레이크 핑거를 수신단에 구비하여 수신 데이터를 복조하는데 사용하기 때문에, 수신 성능이 좋지 않은 문제점이 있었다. 따라서, 초광대역 시스템용 레이크 수신기를 설계할 때, 다중경로에 의해 분산되는 신호에 대한 정보를 수신부에서 충분히 이용할려면, 가능한 한 몇 개의 심볼구간에 해당되는 레이크 핑거를 구성하는 것이 바람직하고, 이로 인해 발생할 수 있는 심볼간 간섭 제거를 위해 등화기가 추가적으로 구비되도록 설계하는 것이 요구되고 있는 실정이다.

알려진 바와 같이, 초광대역 시스템은 500MHz이상의 초광대역 주파수 대역을 사용하고 있고, 응용제품 대부분이 댁내에 설치되어 있기 때문에, 이동성이 거의 없다. 따라서 초광대역 채널의 도플러 주파수 확산(Doppler frequency spread)은 0에 가깝고, 코히어런스 시간(coherence time)이 길기 때문에 채널의 변화는 거의 없다고 볼 수 있다.

이에 착안하여 본 발명의 목적은 초광대역 채널의 특성을 감안하여 프리앰블 전송구간동안 몇 개 심볼 구간에 해당하는 채널 추정값을 구해서 데이터 전송 구간 시 신호 복조를 위해 활용할 뿐만 아니라, 데이터 전송 구간동안 변화하는 채널을 보상하기 위해 트래킹(tracking) 모듈, 레이크 수신기, 등화기를 유기적으로 동작 시켜 수신 성능을 향상시킬 수 있는 레이크 수신기 및 이를 구비한 수신장치를 제공하는데 있다.

또한, 본 발명의 다른 목적은 확산코드 길이가 24부터 1인 모드까지 모두 적용 가능하도록 병렬처리 구조를 채택할 뿐만 아니라, 24-칩(chip) 구간의 채널을 추정하여 신호 복조시 활용할 수 있게 함으로써, 확산코드 길이가 24보다 작은 모드로 시스템을 동작시킬 경우 다수의 심볼 구간에 해당하는 다중 신호를 레이크 수신기에서 처리하는 효과를 가져와서 수신 성능의 향상을 얻을 있는 레이크 수신기 및 이를 구비한 수신장치를 제공하는데 있다.

본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

상기 목적을 달성하기 위한 본 발명에 따른 레이크 수신기는, 프리앰블 전송구간동안 동기획득 시퀀스를 이용해서 임의의 칩 구간의 채널을 추정하는 채널 추정수단; 데이터 전송 구간에 채널의 변화를 감지하여, 채널 변화 시 동기 위치값을 조정하는 트래킹수단; 확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 상기 트래킹수단으로 출력하는 제1 스위칭수단; 확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검 출기의 출력값 중 하나를 선택하여 출력하는 제2 스위칭수단; 및 상기 채널추정수단으로부터 입력된 채널 추정값과, 상기 트래킹수단에 의해 저장된 동기 위치값과, 상기 제2 스위칭의 출력값을 이용해 전송된 신호를 복조하는 병렬 처리 구조를 갖는 다수개의 복조수단을 구비한다.

또한, 상기 목적을 달성하기 위한 본 발명에 따른 DS-CDMA 수신장치는, 아날로그/디지털 변환기와, 상기 아날로그/디지털 변환기로부터 입력된 임의개의 신호에 대한 상관값을 출력하는 상관 검출기와, 레이크 수신기와, 등화기와, 비터비 복호기를 포함하는 직접 시퀀스 CDMA 수신장치에 있어서, 상기 레이크 수신기는, 프리앰블 전송구간동안 동기획득 시퀀스를 이용해서 임의의 칩 구간의 채널을 추정하는 채널 추정수단; 데이터 전송 구간에 채널의 변화를 감지하여, 채널 변화 시 동기 위치값을 조정하는 트래킹수단; 확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 상기 트래킹수단으로 출력하는 제1 스위칭수단; 확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 출력하는 제2 스위칭수단; 및 상기 채널추정수단으로부터 입력된 채널 추정값과, 상기 트래킹수단에 의해 저장된 동기 위치값과, 상기 제2 스위칭의 출력값을 이용해 전송된 신호를 복조하는 병렬 처리 구조를 갖는 다수개의 복조수단을 구비한다.

바람직하게는, 상기 상관 검출기는, 상기 아날로그/디지털 변환기로부터 입력된 임의의 개의 복소수 입력값을 버퍼링하는 임의의 칩 크기의 제4 버퍼; 및 상기 제4 버퍼로부터 출력되는 복소수 입력값의 분배값을 이용하여 신호 전송 시 사 용된 확산 코드와 상관 검출 연산을 수행하여 결과값을 출력하는 임의의 칩 크기와 동일한 개수를 갖는 다수개의 상관 검출 연산수단을 포함한다.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.

도 1은 직접 시퀀스 CDMA(DS-CDMA) 초광대역(UWB) 시스템에 적용되는 데이터 프레임의 블록도를 나타낸다.

도시된 바와 같이, 초기 동기 획득 시퀸스(acquisition sequence) 구간부터 헤드 검토 시퀸스(HCS: Header Check Sequence)까지는 프리앰블 구간이며, 페이로드(Payload) 구간부터 오버헤더(Overhead)까지는 심볼 전송 구간에 해당된다. 데이터 전송 거리와 채널 환경 등에 따라 초광대역(UWB) 수신 장치의 초기 동기획득, 자동 이득 제어(Automatic Gain Control), 채널추정, 등화기 수렴 등을 위해 필요한 시간이 차이가 날 수 있기 때문에 프리앰블 시퀸스 길이는 십~수십usec까지 다양하게 적용할 수 있다.

도 1의 초기 동기획득 시퀸스(acquisition sequence) 전송 구간에는 수신 신호로부터 자동이득제어, 초기 심볼동기 및 프레임 동기획득, 채널추정값 결정, 자동 주파수 보정(AFC: Automatic Frequency Control)을 수행하고, 훈련신호(training sequence) 전송모드에서는 등화기의 필터탭을 수렴시킨다. 여기서 초기 동기획득 시퀸스와 훈련신호는 모뎀에서 자체 생성해서 송신하는 반면, 물리계층(PHY) 헤더와 매체접근제어(MAC) 헤더는 MAC에서 생성하여 모뎀에 전달하고, 이로부터 헤더 검토 시퀀스(HCS)를 모뎀에서 생성하여 무선 주파수(RF) 모듈로 신호를 전달한다. 데이터 전송구간에서는 프리앰블 전송구간동안 획득한 정보와, 레이크 수신기의 복조기, 트래킹 모듈, 등화기, 비터비 복호기 등의 수신 모듈을 계속적으로 동작시켜 수신 신호를 복원한다. 도 1에서, 프리앰블 전송 구간의 SFD(Start Frame Delimiter)는 프레임 시작을 구분하기 위한 것이다.

도 2는 본 발명이 적용되는 DS-CDMA 초광대역 모뎀 수신 장치의 블록 구성도이다.

도시된 바와 같이, 초광대역 수신 장치는 송신 장치에서 보낸 신호를 수신 장치의 무선 주파수(Radio Frequency: RF) 처리단이 기저대역(base band)으로 변환한 아날로그 신호(201)를 입력받아 디지털 신호(211)로 변환하는 아날로그/디지털 변환기(ADC; 200)와, 아날로그/디지털 변환기(ADC; 200)로부터 출력되는 L개의 수신 신호(211)를 병렬 처리하기 위해 L개의 신호를 연산 처리 후 L개의 결과값(221)을 레이크 수신기(220)로 출력하는 상관 검출기(correlator; 210)와, 상기 상관 검출기(210)로부터 전달된 L개의 복소 상관검출 입력값(221)으로부터 M개의 병렬처리 구조 등화기 실수 심볼입력값(231)을 출력하는 레이크 수신기(230)와, M개의 심볼 입력값(231)으로부터 채널의 심볼간 간섭을 제거한 후 M개의 심볼 결정값(241)을 구하는 M개 병렬처리구조 등화기(230)와, 부호화 이득을 얻기 위해 송신 장치의 컨벌루션 엔코더(convolutional encoder)에 맞게 수신 장치에 설계된 M'개의 출력값(251)을 갖는 비터비 복호기(240)를 구비한다. (여기서 L > M > M' 이다.)

이러한 구성을 갖는 DS-CDMA 초광대역 모뎀 수신 장치 중에서 본 발명에 따른 레이크 수신기(220)는 확산코드 길이(L)가 24부터 1인 모드까지 모두 적용 가능하도록 설계되며, 병렬 처리구조 방식으로 구현함으로써 고속의 신호 전송을 요구하는 초광대역 시스템에 효율적으로 적용할 수 있다. 또한, 본 발명에 따른 레이크 수신기는 24-칩(chip) 구간의 채널을 추정하여 신호 복조시 사용함으로써, 예를 들어, 확산코드 길이가 6인 경우 4개 심볼 구간에 해당하는 다중 신호를 레이크 수신기에서 처리하는 효과를 가져오기 때문에 종래의 레이크 수신기에 비해 수신 성능의 향상을 도모할 수 있다.

도 3은 본 발명에 따른 DS-CDMA 초광대역용 레이크 수신기의 전체 블록 구성도를 나타낸 것이다.

도시된 바와 같이, 레이크 수신기는 프리앰블 전송구간동안 동기획득 시퀀스를 이용해서 24-칩(chip) 구간의 채널을 추정하는 채널 추정기(360)와, 데이터 전송 구간에 채널의 변화를 계속적으로 감지한 후 보상하는 트래킹(tracking) 모듈(340)과, 채널 추정값과 복조기 입력값을 이용해서 전송된 신호를 복조하는 병렬처리 구조의 복조기(350)와, 데이터 복조 및 트래킹시 사용될 입력값을 선택하는 스 위치들(310, 320)을 구비한다.

길이가 12 혹은 24인 확산 코드를 사용할 경우 3 원(ternary) 코드를 사용해서 신호를 확산하기 때문에 상관 검출기(210)의 결과 값을 입력값으로 하여 신호의 복조와 트래킹 연산을 수행해야 하고, 길이가 6 이하인 확산 코드를 사용할 경우에는 수신 데이터 복조 및 트래킹 연산을 위해 레이크 수신기의 입력값을 취할 때 상관 검출기(210)에서 상관 검출 연산을 수행한 결과값을 사용하지 않고, 아날로그/디지털 변환기(ADC; 200)로부터 온 신호를 레이크 수신기의 입력값으로 사용해야 한다. 이를 위해 복조기의 입력값과 트래킹 모듈의 입력값을 선택할 수 있도록 스위치들(310, 320)이 구비된다. 또한, 아날로그/디지털 변환기(ADC; 200)로부터 온 입력값과 레이크 수신기의 타이밍을 맞추기 위해 버퍼(305)를 두었다. 다시 말해, 버퍼(305)는 아날로그/디지털 변환기(200)로부터 온 신호를 버퍼링한다. 제1 스위치(310)는 제어 신호에 따라 상기 버퍼(305)의 출력과 상기 상관 검출기(210)의 출력 중 하나를 선택하여 트래킹 모듈(340)로 제공한다. 제2 스위치(320)는 제어 신호에 따라 상기 버퍼(305)의 출력과 상기 상관 검출기(210)의 출력 중 하나를 선택하여 복조기(350)로 제공한다.

채널 추정기(360)는 초기 프리앰블 전송구간동안 동기획득 시퀀스를 이용해서 24-칩(chip) 구간의 채널을 추정한 후 그 정보를 버퍼에 저장하여, 데이터 심볼 전송구간시 복조기(350)에서 수신 데이터를 복조하는데 사용할 수 있도록 한다. 그리고, 트래킹 모듈(340)은 데이터 전송 구간시 채널의 변화를 계속적으로 감지한 후, 채널의 변화가 있을 경우, 프리앰블 전송 구간동안 검색기(searcher)를 이용해 서 레지스터에 저장해 둔 초기 동기 위치값을 조정한다. 복조기(350)는 채널 추정기(360)로부터 입력된 채널 추정값과, 트래킹 모듈로부터 온 데이터를 이용해, 제2 스위치(320)를 통해 입력된 입력 신호를 복조하여 등화기(230)로 전달한다.

도 4는 본 발명에 따른 DS-CDMA 초광대역 수신 장치에서 사용되는 상관 검출기(210)읠 전체 구조를 나타낸 도면이다.

도시된 바와 같이, 상관 검출기(210)는 아날로그/디지털 변환기(ADC; 200)로부터 복소수 신호(complex signal)인 24개의 복소수 입력값(Rx_code[24])을 입력받는 48-칩(chip) 크기의 버퍼(420)와, 상기 48-칩(chip) 크기의 버퍼(420)로부터 출력되는 복소수 입력값의 분배값(430 내지 434)을 이용하여 신호 전송시 사용된 확산 코드와 상관 검출 연산을 수행하여 결과값을 출력하는 상관검출 연산기(440 내지 444)를 포함한다.

DS-CDMA 초광대역 시스템에서 BPSK(Binary Phase Shift Keying) 전송시 적용 가능한 확산 코드의 길이는 아래의 표 1 내지 표 3에 나타낸 바와 같이 24, 12, 6, 4, 3, 2, 1 이다. [표 1]은 BPSK 전송을 위한 길이가 24인 3 원(Ternary) 확산 코드이고, [표 2]는 BPSK 전송을 위한 길이가 12인 3 원(Ternary) 확산 코드이며, [표 3]은 BPSK 전송을 위한 길이가 6/4/3/2/1인 확산 코드이다.

Code Set Number	L=24 Codes
1	-1,0,1,-1,-1,-1,1,1,0,1,1,1,1,-1,1,-1,1,1,1,-1,1,-1,-1,1
2	-1,-1,-1,-1,1,-1,1,-1,1,-1,-1,1,-1,1,1,-1,-1,1,1,0,-1,0,1,1
3	-1,1,-1,-1,1,-1,-1,1,-1,0,-1,0,-1,-1,1,1,1,-1,1,1,1,-1,-1,-1
4	0,-1,-1,-1,-1,-1,-1,1,1,0,-1,1,1,-1,1,-1,-1,1,1,-1,1,-1,1,-1
5	-1,1,-1,1,1,-1,1,0,1,1,1,-1,-1,1,1,-1,1,1,1,-1,-1,-1,0,-1
6	0,-1,-1,0,1,-1,-1,1,-1,-1,1,1,1,1,-1,-1,1,-1,1,-1,1,1,1,1

Code Set Number	L=12 Codes
1	0,-1,-1,-1,1,1,1,-1,1,1,-1,1
2	-1,1,-1,-1,1,-1,-1,-1,1,1,1,0
3	0,-1,1,-1,-1,1,-1,-1,-1,1,1,1
4	-1,-1,-1,1,1,1,-1,1,1,-1,1,0
5	-1,-1,-1,1,1,1,-1,1,1,-1,1,0
6	0,-1,-1,-1,1,1,1,-1,1,1,-1,1

Code Set Numbers	L=6 Codes	L=4 Codes	L=3 Codes	L=2 Codes	L=1 Code
1 through 6	1,0,0,0,0,0	1,0,0,0	1,0,0	1,0	1

시스템 구현시 서로 다른 길이의 상관 검출(correlation) 연산을 위해 각각의 상관 검출기를 설계한다면 수신기의 복잡도가 엄청나게 증가하게 된다. 따라서, 본 발명에서는 가장 큰 길이에 해당하는 24-칩(chip) 크기의 확산 코드에 해당되는 하나의 상관 검출기 구조를 설계한 후, 송수신기에서 데이터 전송시 길이가 24인 확산 코드를 사용할 경우 24개 칩(chip)에 대해 상관 검출 연산을 수행한 후 결과값을 내 보내게 된다.

상기 [표 3]을 살펴보면, 길이가 6 이하인 확산 코드의 경우 3원(Ternary) 코드를 사용하지 않고 TDMA(Time Division Multiple Access) 방식과 유사한 코드를 사용함을 알 수 있다. 본 발명에서는 이러한 점에 착안하여 길이가 6이하인 확산 코드를 사용하여 데이터를 전송할 시에는 수신 데이터 복조를 위해 레이크 수신기의 입력값을 취할 때 상관 검출기에서 상관 검출 연산을 수행한 결과값을 사용하지 않고 아날로그/디지털 변환기(ADC)로부터 온 입력값을 사용한다.

한편, 길이가 24보다 작은 확산 코드의 길이를 살펴보면, 모두 24의 약수에 해당되므로 수신기에서 신호 처리를 보다 효율적으로 할 수 있다. 다시 말하면, 송수신기에서 데이터 전송시 길이가 24인 확산 코드를 사용한 경우 역확산된 24개의 결과값은 1개 심볼에 해당되며, 12인 경우는 2개 심볼, 6인 경우는 4개 심볼, 4인 경우는 6개 심볼, 3인 경우는 8개 심볼, 2인 경우는 12개 심볼, 1인 경우는 24개 심볼에 해당한다. 따라서, 상관 검출기의 동작 클럭은 55MHz이지만, 데이터 전송시 사용하는 확산 코드의 길이에 따라 데이터 전송률을 수십Mbps부터 최대 1.32 Gbps까지 제공할 수 있게 된다.

도 5는 도 4에서 상관 검출 연산기의 상세 구성도이다.

도시된 바와 같이, 도 4의 상관 검출기(210)내에 있는 48-칩(chip) 크기의 버퍼(420)로부터 출력되는 복소수 입력값의 분배값은 12 또는 24-칩(chip)의 실수부측 입력값(510)과 허수부측 입력값(515)으로 분배되어, 실수부측 입력값(510)은 실수부측 상관검출 연산기(530)로 입력되고, 허수부측 입력값(515)은 허수부측 상관검출 연산기는(535)로 입력된다. 여기서, 상기 실수부측 상관검출 연산기(530)와 허수부측 상관검출 연산기(535)는 동일한 구성으로, 각각 입력된 값을 이용하여 송수신단에서 사용하는 확산 코드(520)와 상관 검출 연산을 수행하여 임의의 상관 검출 결과값(570)을 출력한다.

즉, 실수부측 상관검출 연산기(530)는 12 또는 24-칩(chip)의 실수부측 입력값(510)이 입력되면 입력된 값을 확산 코드(520)와 곱셈 연산하는 곱셈기(540)와, 상기 곱셈기(540)로부터 연산되어 출력되는 값을 합산하는 합산기(550)를 구비하고 있으며, 합산기(550)는 임의의 k번째 상관검출 결과값(Out_k, 570)의 실수부값(560)을 출력한다. 마찬가지로, 허수부측 상관검출 연산기(535) 역시 상기 실수부측 상관검출 연산기(530)와 동일한 상관 검출 연산을 수행하여 임의의 k번째 상관검출 결과값(Out_k, 570)의 허수부값(565)을 출력하게 된다. 이로써, 상기 상관 검출기(210)내에 있는 48-칩 크기의 버퍼(420)로부터 출력되는 복소수 입력값에 대한 임의의 상관검출 결과값이 얻어지게 되는 것이다.

여기서, 사용되는 확산 코드는 수신기 설계시 메모리에 미리 저장해 두며, 송신기에서 사용하는 확산 코드의 종류는 데이터 프레임 전송시 물리계층(PHY) 헤더에 그 정보를 실어 보내고, 수신기에서는 수신된 데이터 프레임의 물리계층(PHY) 헤더로부터 확산 코드의 종류를 파악한 후 확산 코드값이 저장되어 있는 메모리를 참조하여 상관 검출 연산시 사용한다.

도 6은 본 발명에 따른 레이크 수신기의 복조기의 상세 블록 구성도이다.

도시된 바와 같이, 레이크 수신기의 복조기는 채널 추정값을 저장하는 24-칩 크기의 버퍼(615)와, 복조기 입력값을 저장하는 48-칩 크기의 버퍼(625)와, 칩 크기인 24개의 복조 연산기(651 내지 654)와, 합산기(680)를 구비한다.

채널 추정기(360)에서 프리앰블 전송구간동안 동기획득 시퀸스와 길이가 24인 3원(Ternary) 확산 코드를 사용하여 구한 24-칩 구간의 채널 추정값(610)을 데이터 전송 구간시 심볼 복조를 위해 사용할 수 있도록 24-칩 크기의 버퍼(615)에 그 값을 저장한다. 또한, 데이터 전송 구간에서 길이가 12 혹은 24인 확산 코드를 사용할 경우 상관 검출기(210)의 결과값을 복조기 입력값으로 취하고, 길이가 6 이하인 확산 코드를 사용할 경우에는 아날로그/디지털 변환기(ADC; 200)로부터 온 신호를 입력값으로 취하게 되는데, 제2 스위치(320)에 의해 선택된 복조기의 입력값이 48-칩 크기의 입력 버퍼(625)에 저장된다. 한편, 프리앰블 전송구간동안 검색기(searcher)를 사용하여 초기심볼동기 및 프래임 동기를 획득한 후, 동기 위치값을 구하여 레지스터에 그 값을 저장하고, 데이터 전송구간에서는 트래킹(tracking) 모듈(340)에서 채널의 변화를 감지한 후, 채널의 변화가 있을 경우 레지스터에 저장된 동기위치값을 조정한다. 복조기는 레지스터에 저장되어 있는 동기위치값(660)을 이용하여 실제 복조 연산시 사용하게 될 24-칩 구간의 입력값을 선택(641 내지 643)한다.

이어서, 선택된 24-칩 구간의 입력값 중 첫번째값(641)과 채널 추정값 중 첫번째 버퍼에 저장되어 있는 값(631)은 제1 복조 연산기(651)의 입력값으로 사용되고, 신호 처리후 그 결과값(671)은 합산기(680)로 보내진다. 같은 방법으로 선택된 24-칩 구간의 입력값중 두번째값(642)과 채널 추정값중 두번째 버퍼에 저장되어 있는 값(632)은 제2 복조 연산기(652)의 입력값으로 사용되고, 그 결과값(672)은 합산기(680)로 보내진다. 이와 같은 방법으로 24개의 복조 연산기(651 내지 654)로 입력값이 각각 입력되고, 그 결과값(671 내지 673)이 합산기(680)로 출력된다. 합산기(680)에서는 24개의 입력값을 미리 정해둔 기준값(threshold value)과 비교하여 기준값 이상인 경우에만 그 값을 더한 후 합산 결과를 등화기(230)로 보낸다.

이때 등화기(230)로 보내진 심볼은 송신부에서 확산 코드를 사용하기 전의 한 개 심볼값에 해당한다. 따라서, 24개 병렬처리 구조로 전체적인 수신기를 설계할 경우, 확산 코드가 24인 전송모드에서는 시스템 클럭이 한번 동작할 때 1개의 심볼만 처리하면 된다. 하지만, 확산 코드가 12인 전송모드에서는 시스템 클럭이 한번 동작할 때 2개 심볼을 처리해야 하고, 확산 코드가 6인 전송모드에서는 4개 심볼을 처리해야 하며, 확산코드가 4인 경우 6개 심볼, 3인 경우 8개 심볼, 2인 경우 12개 심볼, 1인 경우 24개 심볼을 각각 처리해야 한다. 본 발명에서는 이와 같이 시스템 클럭이 한번 동작할 때 다수의 심볼을 처리할 수 있도록 복조기 구조를 병렬처리 구조로 설계(600 내지 603)하였다.

추가적으로, 복조 연산기로 제공되는 48-칩 크기의 입력 버퍼(625)는 한 개만 구비한 후, 시스템 클럭이 한번 동작할 때 각각의 심볼을 추정하기 위한 24-칩 구간의 복조 입력값을 각각 얻는데 있어서, 동기 위치값(660)으로부터 상대적인 위치를 계산하고, 이로부터 24개의 입력값을 선택함으로써 심볼 추정을 위한 24개의 복조 입력값을 각각 얻을 수 있도록 설계할 수 있다.

도 7은 도 6의 복조 연산기의 상세 구성도이다.

도시된 바와 같이, 복조 연산기는 k번째 실수부 채널 추정값(710)과 k번째 실수부 복조기 입력값을 곱하는 제1 곱셈기(730)와, k번째 허수부 채널 추정값(715)과 k번째 허수부 복조기 입력값을 곱하는 제2 곱셈기와(735)와, 제1 및 제2 곱셈기의 결과값(740, 745)을 더하는 덧셈기(750)를 포함한다. 덧셈기(750)의 결과값(760)은 복조기(350)의 합산기(680)로 전달된다.

도 8는 본 발명에 따른 레이크 수신기를 포함한 DS-CDMA 초광대역 모뎀 수신장치를 전체적으로 동작시키는 과정을 나타내는 흐름도로서, 한 개의 프레임 전송구간동안 수신장치에 있는 각 모듈들의 동작 과정을 살펴보면 다음과 같다.

먼저 초기 프리앰블 전송구간동안 동기획득 시퀀스를 이용해서 심볼 동기 및 프레임 동기를 획득하여 초기 동기위치값을 얻어 레지스터에 저장한다(810). 그리고, 채널 추정기로부터 24-칩 구간의 채널 추정값을 구해 버퍼에 저장한다(811). 프리앰블 전송이 완료되면(820), 데이터 전송 구간에서 트래킹 모듈(340)은 데이터 전송 구간에 채널의 변화를 계속적으로 감지한 후 채널의 변화가 있을 경우 레지스터에 저장된 동기위치값을 조정한다(830). 이처럼 레지스터에 저장되어 있는 동기 위치값, 24-칩 구간의 채널 추정값 버퍼와 48-칩 구간의 복조기 입력값 버퍼로부터 24-칩 구간의 채널 추정값과 복조기 입력값을 준비한다(831). 이렇게 해서 준비된 입력값을 사용하여 24개의 복조 연산기에서 각각 신호를 처리한 후(832), 24개의 결과값을 합산기로 보내고 미리 정해둔 기준값(threshold value) 이상인 경우에만 그 값을 더한다(833). 이어서, 합산기 결과값을 등화기로 전달하고(834), 데이터 심볼 전송이 완료되었는지 여부를 체크하여(840), 심볼 전송이 완료되었으면 레이크 수신기를 비롯한 수신장치의 동작을 종료하고 그렇지 않으면 동기위치값 조정 및 수신 데이터 복조를 위한 수신 동작을 반복한다.

이상에서 설명한 것은 DS-CDMA 초광대역 시스템에 적합한 병렬 처리 구조의 레이크 수신기의 하나의 실시예에 불과한 것으로서, 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

상기와 같은 본 발명은, 하나의 구조로 확산코드 길이가 24부터 1인 모드까지 모두 처리 가능할 뿐만 아니라, 병렬 처리구조 방식으로 수신기를 구현함으로써 고속의 신호 전송을 요구하는 초광대역 시스템에 효율적으로 적용할 수 있다. 또한, 24-칩 구간의 채널을 추정하여 신호 복조시 사용함으로써, 예를 들어, 확산코드 길이가 6인 경우 4개 심볼 구간에 해당하는 다중 신호를 레이크 수신기에서 처리할 수 있어 종래의 레이크 수신기에 비해 수신 성능의 향상을 도모할 수 있다.

Claims

프리앰블 전송구간동안 동기획득 시퀀스를 이용해서 임의의 칩 구간의 채널을 추정하는 채널 추정수단;

데이터 전송 구간에 채널의 변화를 감지하여, 채널 변화 시 동기 위치값을 조정하는 트래킹수단;

확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 상기 트래킹수단으로 출력하는 제1 스위칭수단;

확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 출력하는 제2 스위칭수단; 및

상기 채널추정수단으로부터 입력된 채널 추정값과, 상기 트래킹수단에 의해 저장된 동기 위치값과, 상기 제2 스위칭의 출력값을 이용해 전송된 신호를 복조하는 병렬 처리 구조를 갖는 다수개의 복조수단을 구비하는 것을 특징으로 하는 레이크 수신기.
제 1 항에 있어서,

타이밍을 맞추기 위해 상기 아날로그/디지털 변환기로부터 입력되는 신호를 버퍼링하여 상기 제1 및 제2 스위칭수단으로 출력하는 제1 버퍼를 더 포함하는 것을 특징으로 하는 레이크 수신기.
제 1 항 또는 제 2 항에 있어서,

상기 복조수단은,

프리앰블 전송구간동안 동기획득 시퀀스와 임의의 길이의 확산 코드를 사용하여 구한 채널 추정값을 저장하는 제2 버퍼;

상기 제2 스위칭수단으로부터 입력된 복조기 입력값을 저장하는 제3 버퍼;

동기위치값을 저장하는 레지스터;

상기 제2 버퍼와 상기 제3 버퍼에 저장된 채널 추정값의 복소수 값과 입력값의 복소수 값을 연산하여 출력하는 임의의 칩 크기와 동일한 개수를 갖는 다수개의 복조 연산수단; 및

상기 다수개의 복조 연산수단들로부터 입력된 연산 값을 미리 정해둔 기준값과 비교하여 기준값 이상인 경우에만 그 값을 더한 후 합산 결과를 출력하는 합산수단을 포함하는 것을 특징으로 하는 레이크 수신기.
제 3 항에 있어서,

상기 제2 버퍼는 24 칩 크기의 버퍼인 것을 특징으로 하는 레이크 수신기.
제 3 항에 있어서,

상기 제3 버퍼는 48 칩 크기의 버퍼인 것을 특징으로 하는 레이크 수신기.
제 5 항에 있어서,

상기 제3 버퍼는, 한 개로 구성되어, 시스템 클럭이 한번 동작할 때 각각의 심볼을 추정하기 위한 24 칩 구간의 복조 입력값을 각각 얻기 위해, 동기 위치값으로부터 상대적인 위치를 계산하고, 상기 계산 결과로부터 24개의 입력값을 선택하는 것을 특징으로 하는 레이크 수신기.
제 3 항에 있어서,

상기 복조 연산수단은,

상기 제3 버퍼로부터 임의 번째 실수부 복조기 입력값을 입력받고, 상기 제2 버퍼로부터 임의 번째 실수부 채널 추정값을 입력받아 곱셈하는 제1 곱셈기;

상기 제3 버퍼로부터 임의 번째 허수부 복조기 입력값을 입력받고, 상기 제2 버퍼로부터 임의 번째 허수부 채널 추정값을 입력받아 곱셈하는 제2 곱셈기; 및

상기 제1 및 제2 곱셈기의 출력을 더하는 덧셈기를 포함하는 것을 특징으로 하는 레이크 수신기.
제 3 항에 있어서,

상기 복조수단은, 시스템 클럭이 한번 동작할 때 다수의 심볼을 처리하는 것을 특징으로 하는 레이크 수신기.
아날로그/디지털 변환기와, 상기 아날로그/디지털 변환기로부터 입력된 임의개의 신호에 대한 상관값을 출력하는 상관 검출기와, 레이크 수신기와, 등화기와, 비터비 복호기를 포함하는 직접 시퀀스 CDMA 수신장치에 있어서,

상기 레이크 수신기는,

프리앰블 전송구간동안 동기획득 시퀀스를 이용해서 임의의 칩 구간의 채널을 추정하는 채널 추정수단;

데이터 전송 구간에 채널의 변화를 감지하여, 채널 변화 시 동기 위치값을 조정하는 트래킹수단;

확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 상기 트래킹수단으로 출력하는 제1 스위칭수단;

확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 출력하는 제2 스위칭수단; 및

상기 채널추정수단으로부터 입력된 채널 추정값과, 상기 트래킹수단에 의해 저장된 동기 위치값과, 상기 제2 스위칭의 출력값을 이용해 전송된 신호를 복조하는 병렬 처리 구조를 갖는 다수개의 복조수단을 구비하는 것을 특징으로 하는 수신 장치.
제 9 항에 있어서,

상기 상관 검출기는,

상기 아날로그/디지털 변환기로부터 입력된 임의의 개의 복소수 입력값을 버퍼링하는 임의의 칩 크기의 제4 버퍼; 및

상기 제4 버퍼로부터 출력되는 복소수 입력값의 분배값을 이용하여 신호 전송 시 사용된 확산 코드와 상관 검출 연산을 수행하여 결과값을 출력하는 임의의 칩 크기와 동일한 개수를 갖는 다수개의 상관 검출 연산수단을 포함하는 것을 특징으로 하는 수신장치.
제 10 항에 있어서,

타이밍을 맞추기 위해 상기 아날로그/디지털 변환기로부터 입력되는 신호를 버퍼링하여 상기 제1 및 제2 스위칭수단으로 출력하는 제1 버퍼를 더 포함하는 것을 특징으로 하는 수신장치.
제 11 항에 있어서,

상기 복조수단은,

프리앰블 전송구간동안 동기획득 시퀀스와 임의의 길이의 확산 코드를 사용하여 구한 채널 추정값을 저장하는 제2 버퍼;

상기 제2 스위칭수단으로부터 입력된 복조기 입력값을 저장하는 제3 버퍼;

동기위치값을 저장하는 레지스터;

상기 제2 버퍼와 상기 제3 버퍼에 저장된 채널 추정값의 복소수 값과 입력값의 복소수 값을 연산하여 출력하는 임의의 칩 크기와 동일한 개수를 갖는 다수개의 복조 연산수단; 및

상기 다수개의 복조 연산수단들로부터 입력된 연산 값을 미리 정해둔 기준값과 비교하여 기준값 이상인 경우에만 그 값을 더한 후 합산 결과를 출력하는 합산수단을 포함하는 것을 특징으로 하는 수신장치.
제 12 항에 있어서,

상기 제3 버퍼는, 한 개로 구성되어, 시스템 클럭이 한번 동작할 때 각각의 심볼을 추정하기 위한 24 칩 구간의 복조 입력값을 각각 얻기 위해, 동기 위치값으로부터 상대적인 위치를 계산하고, 상기 계산 결과로부터 24개의 입력값을 선택하는 것을 특징으로 하는 수신장치.
제 12 항에 있어서,

상기 복조수단은, 시스템 클럭이 한번 동작할 때 다수의 심볼을 처리하는 것을 특징으로 하는 수신장치.