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KR100658903B1 - 리드프레임 및 이를 이용한 반도체패키지 - Google Patents

리드프레임 및 이를 이용한 반도체패키지 Download PDF

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KR100658903B1
KR100658903B1 KR1020000086244A KR20000086244A KR100658903B1 KR 100658903 B1 KR100658903 B1 KR 100658903B1 KR 1020000086244 A KR1020000086244 A KR 1020000086244A KR 20000086244 A KR20000086244 A KR 20000086244A KR 100658903 B1 KR100658903 B1 KR 100658903B1
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lead
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김동석
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앰코 테크놀로지 코리아 주식회사
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Abstract

이 발명은 리드프레임 및 이를 이용한 반도체패키지에 관한 것으로, 봉지 공정중 발생된 플래시(Flash)가 용이하게 제거되도록 하여 양질의 솔더(Solder) 도금층이 형성되도록 대략 사각판상의 칩탑재판과, 상기 칩탑재판의 모서리에서 외측으로 연장되어 상기 칩탑재판을 지지하는 타이바와, 상기 칩탑재판의 외주연에 방사상으로 배열된 다수의 내부리드로 이루어진 리드프레임에 있어서, 상기 내부리드의 저면과 상기 칩탑재판의 저면에는 일정 두께의 은 도금층(Ag Plating Layer)이 형성된 것을 특징으로 함.

Description

리드프레임 및 이를 이용한 반도체패키지{Lead frame and semiconductor package using it}
도1은 종래의 리드프레임을 도시한 저면도이다.
도2a 및 도2b는 종래 리드프레임을 이용한 반도체패키지의 단면도 및 저면도이다.
도3은 본 발명에 의한 리드프레임을 도시한 저면도이다.
도4a 및 도4b는 본 발명의 리드프레임을 이용한 반도체패키지의 단면도 및 저면도이다.
- 도면중 주요 부호에 대한 설명 -
10; 본 발명에 의한 리드프레임
11; 칩탑재판 11a; 칩탑재판의 부분에칭부
12; 내부리드 12a; 내부리드의 부분에칭부
13; 타이바 14; 댐바
15; 외부리드 16; 프레임
20; 본 발명에 의한 반도체패키지 21; 반도체칩
22; 입출력패드 23; 도전성와이어
24; 봉지부 25; 은 도금층
26; 솔더 도금층 F; 플래시
본 발명은 리드프레임 및 이를 이용한 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 봉지 공정중 발생되는 플래시(Flash)가 용이하게 제거되도록 하여 양질의 솔더 도금층(Solder Plating Layer)이 형성되도록 한 리드프레임 및 이를 이용한 반도체패키지에 관한 것이다.
최근의 전자기기 예를 들면, 휴대폰, 셀룰러 폰, 노트북 등의 마더보드에는 많은 수의 반도체칩들이 패키징되어 최소시간내에 그것들이 다기능을 수행할 수 있도록 설계되는 동시에, 전자기기 자체가 초소형화 되어가는 추세에 있다. 이에 따라 반도체칩이 고집적화됨은 물론, 이를 패키징한 반도체패키지의 크기도 축소되고 있으며, 또한 실장밀도도 고밀도화되어 가고 있다.
이러한 추세에 따라 최근에는 반도체칩의 전기적 신호를 마더보드로 전달해줌은 물론 마더보드(Mother Board) 상에서 일정한 형태로 지지되도록 하는 반도체패키지의 크기가 대략 1×1mm ~ 10×10mm 내외로 개발되고 있으며, 이러한 반도체패키지의 예로서 MLF(Micro LeadFrame)형 반도체패키지 등이 알려져 있다.
여기서, 상기 MLF형 반도체패키지에 이용되는 리드프레임(10')이 도1에 도시되어 있다. 도시된 바와 같이 상기 리드프레임(10')은 중앙에 반도체칩이 탑재되는 대략 사각판 모양의 칩탑재판(11')이 형성되어 있고, 상기 칩탑재판(11')의 사각 모서리에는 외측으로 연장되는 타이바(13')가 형성되어 있다. 또한, 상기 타이바(13')는 전체적인 리드프레임(10')의 형태를 유지 및 지지하는 프레임(16')에 연결되어 있다. 한편, 상기 칩탑재판(11')의 외주연에는 다수의 내부리드(12')가 대략 방사상으로 배열되어 있으며, 상기 각 내부리드(12') 단부는 댐바(14')에 연결되어 지지 가능하게 되어 있다. 또한, 상기 댐바(14')에는 다수의 외부리드(15')가 외측으로 연장되어 있으며, 상기 외부리드(15')는 상기 프레임(16')에 연결되어 지지되어 있다.
여기서, 상기 칩탑재판(11')을 향하는 내부리드(12') 단부에는 부분에칭부(12a')가 형성되어 있고, 또한 상기 칩탑재판(11')의 둘레 및 타이바(13')의 일정 영역에도 부분에칭부(11a')가 형성되어 있다.
한편, 상기한 리드프레임(10')을 이용한 MLF형 반도체패키지(20')가 도2a 및 도2b에 도시되어 있다. 도2a는 단면도이고, 도2b는 저면도이다.
도시된 바와 같이, 상면에 다수의 입출력패드(22')가 형성된 반도체칩(21')이 구비되어 있고, 상기 반도체칩(21')의 저면에는 접착제로 칩탑재판(11')이 접착되어 있다. 상기 칩탑재판(11')은 측면 둘레에 부분에칭부(11a')가 형성되어 있고 모서리에는 외측으로 연장되고 역시 부분에칭부(도시되지 않음')가 구비된 타이바(13')가 형성되어 있다. 상기 칩탑재판(11')의 외주연에는 방사상으로 배열되어 있으며 칩탑재판(11')을 향하는 단부에 부분에칭부(12a')가 형성된 다수의 내부리드(12')가 구비되어 있다. 상기 반도체칩(21')의 입출력패드(22')와 내부리드(12')는 도전성와이어(23')에 의해 서로 전기적으로 접속되어 있다. 계속 해서 상기 반도체칩(21'), 도전성와이어(23'), 칩탑재판(11') 및 내부리드(12')는 봉지재로 봉지되어 소정의 봉지부(24')를 형성하고 있으며, 상기 칩탑재판(11'), 내부리드(12') 및 타이바(13')의 저면은 봉지부(24') 저면으로 노출되어 있다.
여기서 상기 칩탑재판(11'), 내부리드(12') 및 타이바(13')에 형성된 부분에칭부(11a',12a')는 봉지재로 형성된 봉지부(24')와 인터락킹(Interlocking)됨으로써 수직 또는 수평으로 이탈됨을 방지하도록 되어 있다. 또한 상기 타이바(13')에 형성된 부분에칭부(도시되지 않음')는 봉지부(24') 저면으로 노출되는 타이바(13') 및 내부리드(12')의 상대적 거리를 멀게 함으로써, 상기 반도체패키지(20')를 마더보드(도시되지 않음)에 실장시 솔더(Solder)에 의한 쇼트 현상을 최소화할 수 있도록 되어 있다.
또한, 상기 봉지부(24') 저면으로 노출되는 내부리드(12'), 타이바(13') 또는 칩탑재판(11')의 저면에는 솔더로 일정두께의 도금층(26')이 형성되어, 차후 반도체패키지(20')의 실장시 마더보드와의 솔더 조인트력(Solder Joint Force)이 향상되도록 되어 있다.
그러나 이러한 종래의 반도체패키지(20')는 도2a 및 도2b에 도시된 바와 같이 봉지 공정중의 플래시(F')가 상기 내부리드(12') 및 칩탑재판(11')의 일정영역에까지 형성됨으로써, 도금층(26')이 완벽하게 형성되지 않는 단점이 있다.
즉, 봉지 공정중 상기 봉지재는 상기 칩탑재판(11') 및 내부리드(12')의 저면 일정 영역까지 흘러 넘침으로써, 소위 플래시(F')를 발생시키게 된다. 상기 플래시(F')는 통상의 구리(Cu)로 만들어진 내부리드(12') 및 칩탑재판(11')과 강하 게 접착되는 성질이 있기 때문에, 비록 디플래시 공정에서 상기 플래시(F')가 어느 정도 제거된다 해도, 완벽하게 제거되지 않게 된다. 따라서 솔더 도금층(26') 형성 공정에서 상기 솔더 도금층(26')이 상기 플래시(F') 상면에 불완전하게 형성되거나 또는 형성되지 않음으로써, 상기 반도체패키지(20')가 마더보드에 적절하게 실장되지 않는 문제를 유발한다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 봉지 공정중 발생된 플래시가 용이하게 제거되도록 하여 양질의 솔더 도금층이 형성되도록 한 리드프레임 및 이를 이용한 반도체패키지에 관한 것이다.
상기한 목적을 달성하기 위해 본 발명은 대략 사각판상의 칩탑재판과, 상기 칩탑재판의 모서리에서 외측으로 연장되어 상기 칩탑재판을 지지하는 타이바와, 상기 칩탑재판의 외주연에 방사상으로 배열된 다수의 내부리드로 이루어진 리드프레임에 있어서, 상기 내부리드의 저면과 상기 칩탑재판의 저면에는 일정 두께의 은 도금층(Ag Plating Layer)이 형성된 것을 특징으로 한다.
여기서, 상기 칩탑재판에 형성된 은 도금층은 칩탑재판의 저면 내주연에 일정폭을 가지며 형성될 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명은 상면에 다수의 입출력패드가 형성된 반도체칩과, 상기 반도체칩의 저면에 접착층이 개재되어 접착된 칩탑재판과, 상기 칩탑재판의 외주연에 형성된 다수의 내부리드와, 상기 반도체칩의 입출력 패드와 내부리드를 전기적으로 연결하는 도전성와이어와, 상기 반도체칩, 칩탑재판, 내부리드 및 도전성와이어가 봉지재로 봉지되어 있되, 상기 칩탑재판 및 내부리드의 저면은 노출되도록 형성된 봉지부로 이루어진 반도체패키지에 있어서, 상기 내부리드 및 칩탑재판의 저면에는 일정 두께의 은 도금층이 더 형성된 것을 특징으로 한다.
여기서, 상기 칩탑재판에 형성된 은 도금층은 칩탑재판의 저면 내주연에 일정폭을 가지며 형성될 수 있다.
상기와 같이 하여 본 발명에 의한 리드프레임 및 이를 이용한 반도체패키지에 의하면, 봉지부 저면 외측으로 노출되는 내부리드 및 칩탑재판의 저면에 봉지부 즉, 봉지재와 접착력이 작은 은 도금층이 더 형성됨으로써, 봉지 공정중 비록 상기 내부리드 및 칩탑재판 저면에 플래시가 발생하게 되더라도 상기 플래시는 디플래시 공정에서 쉽게 제거된다. 따라서, 상기 내부리드 및 칩탑재판의 저면에는 차후 실장을 위한 솔더도금층의 형성이 매우 양호하게 수행되는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도3은 본 발명에 의한 리드프레임(10)을 도시한 저면도이다.
도시된 바와 같이 대략 사각판상의 칩탑재판(11)이 구비되어 있고, 상기 칩탑재판(11)의 네모서리에서 외측으로는 상기 칩탑재판(11)을 지지하는 타이바(13)가 연장되어 있다. 또한, 상기 칩탑재판(11)의 외주연에는 방사상으로 다수의 내부 리드(12)가 배열되어 있으며, 상기 내부리드(12) 외측으로는 댐바(14)가 그 내부리드(12)의 길이 방향과 수직으로 형성되어 있고, 상기 댐바(14)의 외측으로 다수의 외부리드(15)가 연장되어 있다. 또한 상기 타이바(13) 및 외부리드(15)는 판상의 프레임(16)에 연결되어 있다. 또한, 상기 칩탑재판(11)을 향하는 내부리드(12)의 단부 및 칩탑재판(11)의 둘레에는 부분에칭부(11a,12a)가 형성되어 있으며, 이러한 구조는 종래와 동일하다.
본 발명은 상기 내부리드(12) 및 칩탑재판(11)의 저면에 일정두께의 은 도금층(도면에서는 사선으로 표시됨)(25, 도4a 참조)이 더 형성된 것이 특징이다. 또한, 상기 은 도금층(25)은 타이바(13)에도 형성될 수 있다. 또한, 상기 은 도금층(25)은 내부리드(12), 칩탑재판(11) 및 타이바(13)에 형성된 부분에칭부(11a,12a)를 제외한 영역에 형성됨이 바람직하다.
더불어, 상기 은 도금층(25)은 칩탑재판(11)의 부분에칭부(11a)를 제외한 저면 전체에 형성되거나 또는 부분에칭부(11a)를 제외한 저면 내주연에 일정폭을 갖는 대략 사각띠 모양으로 형성될 수 있다.
또한, 상기 은 도금층(25)은 반듯이 은(Ag)으로 형성될 필요는 없으며, 봉지재와의 접착성이 떨어지는 여러 물질이 이용될 수도 있다.
도4a 및 도4b는 본 발명의 리드프레임(10)을 이용한 반도체패키지(20)의 단면도 및 저면도이다.
도시된 바와 같이 상면에 다수의 입출력패드(22)가 형성된 반도체칩(21)이 구비되어 있고, 상기 반도체칩(21)의 저면에는 접착층이 개재되어 칩탑재판(11)이 접착되어 있다. 또한, 상기 칩탑재판(11)의 외주연에는 다수의 내부리드(12)가 배열되어 있고, 상기 반도체칩(21)의 입출력패드(22)와 내부리드(12)는 도전성와이어(23)에 의해 상호 연결되어 있다. 또한, 상기 반도체칩(21), 칩탑재판(11), 내부리드(12) 및 도전성와이어(23)는 봉지재로 봉지되어 있되, 상기 칩탑재판(11) 및 내부리드(12)의 저면은 외부로 노출되도록 봉지부(24)가 형성되어 있다. 이러한 구조는 종래와 동일하다.
본 발명은 상기 봉지부(24) 외측으로 노출된 내부리드(12) 및 칩탑재판(11)의 저면에 일정두께의 은 도금층(25)(Ag Plating Layer)이 더 형성된 것이 특징이다. 또한, 상기 은 도금층(25)은 상기 봉지부(24) 외측으로 노출된 타이바(13) 저면에도 형성될 수 있다. 또한, 상기 은 도금층(25)은 내부리드(12), 칩탑재판(11) 및 타이바(13)에 형성된 부분에칭부(11a,12a)를 제외한 영역에 형성됨이 바람직하다.
더불어, 상기 은 도금층(25)은 칩탑재판(11)의 부분에칭부(11a)를 제외한 저면 전체에 형성되거나 또는 부분에칭부(11a)를 제외한 저면 내주연에 일정폭을 갖는 대략 사각띠 모양으로 형성될 수도 있다.
또한, 상기 은 도금층(25)은 반듯이 은(Ag)으로 형성될 필요는 없으며, 봉지재와의 접착성이 떨어지는 다른 물질이 이용될 수도 있다.
도4a에서 미설명 부호 26은 봉지부(24) 외측으로 노출된 내부리드(12), 칩탑재판(11)(및 타이바(13))의 저면에 형성된 솔더 도금층이다.
종래에는 상기 내부리드(12) 및 칩탑재판(11) 저면에 플래시(F')가 남아있음 으로써, 솔더 도금층(26)이 양호하게 형성되지 않았으나, 본 발명은 도4a에 도시된 바와 같이 플래시가 완벽하게 제거됨으로써, 솔더 도금층(26) 역시 양호하게 형성된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 리드프레임 및 이를 이용한 반도체패키지에 의하면, 봉지부 저면 외측으로 노출되는 내부리드 및 칩탑재판의 저면에 봉지부 즉, 봉지재와 접착력이 작은 은 도금층이 더 형성됨으로써, 봉지 공정중 비록 상기 내부리드 및 칩탑재판 저면에 플래시가 발생하게 되더라도 상기 플래시는 디플래시 공정에서 쉽게 제거된다. 결국, 상기 내부리드 및 칩탑재판의 저면에는 차후 실장을 위한 솔더도금층의 형성이 매우 양호하게 수행되는 효과가 있다.

Claims (4)

  1. 대략 사각판상의 칩탑재판과, 상기 칩탑재판의 모서리에서 외측으로 연장되어 상기 칩탑재판을 지지하는 타이바와, 상기 칩탑재판의 외주연에 방사상으로 배열된 다수의 내부리드로 이루어진 리드프레임에 있어서,
    상기 내부리드의 저면과 상기 칩탑재판의 저면에는 일정 두께의 은 도금층(Ag Plating Layer)이 형성된 것을 특징으로 하는 리드프레임.
  2. 제1항에 있어서, 상기 칩탑재판에 형성된 은 도금층은 칩탑재판의 저면 내주연에 일정폭을 가지며 형성된 것을 특징으로 하는 리드프레임.
  3. 상면에 다수의 입출력패드가 형성된 반도체칩과, 상기 반도체칩의 저면에 접착층이 개재되어 접착된 칩탑재판과, 상기 칩탑재판의 외주연에 형성된 다수의 내부리드와, 상기 반도체칩의 입출력패드와 내부리드를 전기적으로 연결하는 도전성와이어와, 상기 반도체칩, 칩탑재판, 내부리드 및 도전성와이어가 봉지재로 봉지되어 있되, 상기 칩탑재판 및 내부리드의 저면은 노출되도록 형성된 봉지부로 이루어진 반도체패키지에 있어서,
    상기 내부리드 및 칩탑재판의 저면에는 일정 두께의 은 도금층이 더 형성된 것을 특징으로 하는 반도체패키지.
  4. 제3항에 있어서, 상기 칩탑재판에 형성된 은 도금층은 칩탑재판의 저면 내주연에 일정폭을 가지며 형성된 것을 특징으로 하는 반도체패키지.
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