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KR100655375B1 - 메모리 코어 및 이를 구비한 반도체 메모리 장치 - Google Patents

메모리 코어 및 이를 구비한 반도체 메모리 장치 Download PDF

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KR100655375B1
KR100655375B1 KR1020050108102A KR20050108102A KR100655375B1 KR 100655375 B1 KR100655375 B1 KR 100655375B1 KR 1020050108102 A KR1020050108102 A KR 1020050108102A KR 20050108102 A KR20050108102 A KR 20050108102A KR 100655375 B1 KR100655375 B1 KR 100655375B1
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KR
South Korea
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bit lines
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bit line
bit
data
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KR1020050108102A
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Inventor
홍상표
이중화
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삼성전자주식회사
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Abstract

반도체 메모리 장치에 포함된 메모리 코어 및 반도체 집적회로 상에서의 배치 방법이 개시되어 있다. 메모리 코어는 자기정렬 폴리(SAC-POLY)를 이용하여 비트라인 및 로컬 입출력 라인과의 전기적인 연결시키는 데 필요한 콘택 수를 줄임으로써 칼럼 선택 회로들을 서로 인접하게 배치할 수 있다. 따라서, 메모리 코어를 구비한 반도체 메모리 장치는 경로의 미스매치에 의한 데이터의 오류를 방지할 수 있다.

Description

메모리 코어 및 이를 구비한 반도체 메모리 장치{MEMORY CORE AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
도 1은 오픈 비트 라인 구조를 갖는 일반적인 DRAM 장치의 메모리 코어의 예를 나타내는 회로도이다.
도 2는 도 1과 같은 구조를 갖는 메모리 코어의 반도체 집적회로 상에서의 배치를 나타내는 도면이다.
도 3은 본 발명의 하나의 실시예에 따른 오픈 비트라인 구조를 갖는 DRAM 장치의 메모리 코어를 나타내는 회로도이다.
도 4는 도 3의 메모리 코어에서 한 개의 비트라인 쌍과 여기에 연결된 회로들을 나타내는 회로도이다.
도 5는 도 4와 같은 구조를 갖는 메모리 코어의 반도체 집적회로 상에서의 배치를 나타내는 도면이다.
도 6은 도 5의 회로 배치에 사용된 칼럼 선택 트랜지스터의 하나의 실시예를 나타내는 단면도이다.
도 7은 도 3에 도시된 본 발명의 메모리 코어가 적용된 DRAM 장치의 하나의 실시예를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000, 1000-1 : 메모리 코어
1100, 1200 : 서브 메모리 어레이
1300 : 비트라인 증폭회로
1400 : 칼럼 선택부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치에 포함된 메모리 코어의 반도체 집적회로 상에서의 배치에 관한 것이다.
반도체 메모리 장치는 메모리 셀 내에 데이터를 저장하거나 메모리 셀 내에 저장되어 있는 데이터를 출력하는 장치이다. 반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory) 장치는 복수의 워드라인, 복수의 비트라인, 및 복수의 메모리 셀들을 가진다. 활성화된 워드라인에 연결된 메모리 셀의 데이터는 비트라인으로 출력되며, 비트라인의 데이터는 비트라인 증폭회로에 의해 증폭된다. 비트라인 증폭회로에 의해 증폭된 비트라인 상의 데이터는 칼럼 선택 회로에 의해 선택되었을 때 입출력 라인을 통해 출력된다.
현재 사용되고 있는 메모리 코어의 구조에는 폴디드( folded) 비트라인 구조와 오픈(open) 비트라인 구조가 있다. 오픈 비트라인 구조를 갖는 메모리 코어는 비트라인 증폭회로를 중심으로 왼쪽과 오른쪽에 배치된 서브 메모리 어레이를 가진 다.
도 1은 오픈 비트 라인 구조를 갖는 일반적인 DRAM 장치의 메모리 코어의 예를 나타내는 회로도이다. 도 1을 참조하면, 메모리 코어는 비트라인 증폭회로(10), 칼럼 선택 트랜지스터들(20, 30), 메모리 셀들(40, 50)을 구비한다. 비트라인(BL)과 비트라인(BLB)은 쌍을 이룬다. 비트라인(BL)과 비트라인(BLB)에는 각각 서브 메모리 어레이가 연결되고, 비트라인(BL)과 비트라인(BLB) 사이에 비트라인 증폭회로(10)가 연결되어 있다. 도 1에는 비트라인(BL)에 연결된 서브 메모리 어레이를 구성하는 메모리 셀(40)이 도시되어 있고, 비트라인(BLB)에 연결된 메모리 서브 어레이를 구성하는 메모리 셀(50)이 도시되어 있다. 비트라인 증폭회로(10)는 P형 센스 증폭기(12), N형 센스 증폭기(14), 및 등화회로(16)를 구비한다. 등화회로(16)는 비트라인(BL)과 비트라인(BLB)을 VBL 전압으로 프리차지한다. P형 센스 증폭기(12)는 비트라인(BL) 또는 비트라인(BLB)을 VCL 전압으로 충전하고, N형 센스 증폭기(14)는 비트라인(BL) 또는 비트라인(BLB)을 VSS 전압으로 충전한다. VCL 전압은 전원전압이고, VSS 전압은 접지전압일 수 있다. 칼럼 선택 트랜지스터(20)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL)을 로컬 입출력 라인(LIO)에 전기적으로 연결하고, 칼럼 선택 트랜지스터(30)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BLB)을 로컬 입출력 라인(LIOB)에 전기적으로 연결한다.
도 1에 도시된 바와 같이, 비트라인(BL)을 로컬 입출력 라인(LIO)에 전기적으로 연결하는 칼럼 선택 트랜지스터(20)는 비트라인 증폭회로(10)의 왼쪽에 위치하고, 비트라인(BLB)을 로컬 입출력 라인(LIOB)에 전기적으로 연결하는 칼럼 선택 트랜지스터(30)는 비트라인 증폭회로(10)의 오른쪽에 위치한다.
그런데, P형 센스 증폭기(12) 및 N형 센스 증폭기(12)는 칼럼 선택 트랜지스터들(20, 30)보다 훨씬 큰 트랜지스터로 구성되고 반도체 집적회로 상에서 면적도 많이 차지한다. 따라서, 칼럼 선택 트랜지스터(20)와 P형 센스 증폭기(12) 사이의 거리는 칼럼 선택 트랜지스터(30)와 P형 센스 증폭기(12) 사이의 거리와 큰 차이가 생길 수 있다. 즉, 로컬 입출력 라인(LIO)에서 P형 센스 증폭기(12)에 이르는 거리는 로컬 입출력 라인(LIOB)에서 P형 센스 증폭기(12)에 이르는 거리와 큰 차이가 생길 수 있다. 이 경우, 경로의 부정합(mismatching)에 기인하여 입출력되는 데이터에 오류가 발생할 수 있다.
도 2는 도 1과 같은 구조를 갖는 메모리 코어의 반도체 집적회로 상에서의 배치(layout)를 나타내는 도면이다.
도 2에는 두 개의 비트라인쌍(BL1, BL1B, BL2, BL2B)을 가지는 오픈 비트 라인 구조의 메모리 코어의 배치를 나타낸다. 도 2의 배치도(layout diagram)에서, 참조번호들이 나타내는 반도체 집적회로의 층(layer)은 다음과 같다. 1은 N+ 층을, 2는 게이트 폴리(gate-poly)(GP) 층을, 4는 직접콘택(direct contact)(DC) 층을, 5는 비트라인 폴리(bit-line poly) 층을 각각 나타낸다. 그리고, 100은 비트라인 증폭회로를 나타낸다. BL1과 BL1B는 하나의 비트라인쌍을 나타내고, BL2과 BL2B는 다른 하나의 비트라인쌍을 나타낸다. 비트라인 증폭회로(100)의 왼쪽과 오른쪽에 칼럼 선택 트랜지스터들(TR1~TR4)이 배치된다.
칼럼 선택 트랜지스터(TR1)는 칼럼 선택 신호(CSL)에 응답하여 비트라인 (BL1) 상의 데이터를 로컬 입출력 라인(LIO1)에 출력하고, 칼럼 선택 트랜지스터(TR2)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL2) 상의 데이터를 로컬 입출력 라인(LIO2)에 출력한다. 칼럼 선택 트랜지스터(TR3)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL1B) 상의 데이터를 로컬 입출력 라인(LIO1B)에 출력하고, 칼럼 선택 트랜지스터(TR4)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL2B) 상의 데이터를 로컬 입출력 라인(LIO2B)에 출력한다.
도 2에서, CON11 및 CON12는 칼럼 선택 트랜지스터(TR1)의 소스 콘택을 나타내고, CON13 및 CON14는 칼럼 선택 트랜지스터(TR1)의 드레인 콘택을 나타낸다. CON15 및 CON16는 칼럼 선택 트랜지스터(TR2)의 소스 콘택을 나타내고, CON17 및 CON18는 칼럼 선택 트랜지스터(TR2)의 드레인 콘택을 나타낸다. CON19 및 CON20는 칼럼 선택 트랜지스터(TR3)의 소스 콘택을 나타내고, CON21 및 CON22는 칼럼 선택 트랜지스터(TR3)의 드레인 콘택을 나타낸다. CON23 및 CON24는 칼럼 선택 트랜지스터(TR4)의 소스 콘택을 나타내고, CON25 및 CON26는 칼럼 선택 트랜지스터(TR4)의 드레인 콘택을 나타낸다.
반도체 메모리 장치의 고집적화로 인해 단위회로가 차지하는 면적이 점점 줄어들고 있다. 도 2에서, TR1의 드레인에서 TR2의 드레인까지의 거리 또는 TR3의 드레인에서 TR4의 드레인까지의 거리를 셀 피치(cell pitch)로 나타내면, 셀 피치는 고집적화가 진행될수록 감소된다. 따라서, 도 2에 도시된 바와 같은 메모리 코어의 배치로는 비트라인(BL1)의 데이터를 증폭하는 칼럼 선택 트랜지스터(TR1)와 비트라인(BL1B)의 데이터를 증폭하는 칼럼 선택 트랜지스터(TR3)를 비트라인 증폭회로 (100)의 양쪽에 분리하여 배치할 수밖에 없다.
상기와 같이, 비트라인에 연결된 비트라인 증폭회로와 칼럼 선택 트랜지스터 사이의 거리와 비트라인과 쌍을 이루는 비트라인바에 연결된 비트라인 증폭회로와 칼럼 선택 트랜지스터 사이의 거리가 큰 차이가 생길 수 있다. 비트라인 증폭회로들과 대응하는 칼럼 선택 트랜지스터들 간에 거리의 차이가 발생할 경우 경로의 부정합에 기인하여 입출력되는 데이터에 오류가 발생할 수 있다.
따라서, 비트라인 증폭회로들과 대응하는 칼럼 선택 트랜지스터들 간에 거리가 실질적으로 동일한 구조를 갖는 메모리 코어가 필요하다.
본 발명의 목적은 비트라인 증폭회로들과 대응하는 칼럼 선택 트랜지스터들 간에 거리가 실질적으로 동일한 오픈 비트 라인 구조를 가지는 메모리 코어를 제공하는 것이다.
본 발명의 다른 목적은 비트라인 증폭회로들과 대응하는 칼럼 선택 트랜지스터들 간에 거리가 실질적으로 동일한 오픈 비트 라인 구조를 가지는 메모리 코어를 구비한 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 오픈 비트 라인 구조를 가지는 메모리 코어는 복수의 제 1 비트라인, 복수의 제 2 비트라인, 제 1 서브 메모리 어레이, 제 2 서브 메모리 어레이, 비트라인 증폭회로, 및 칼럼 선택회로를 구비한다.
복수의 제 2 비트라인은 상기 제 1 비트라인과 상보적인 관계를 가진다. 제 1 서브 메모리 어레이는 워드라인 제어신호에 응답하여 제 1 데이터들을 상기 제 1 비트라인들에 출력하는 메모리 셀을 복수 개 구비한다. 제 2 서브 메모리 어레이는 워드라인 제어신호에 응답하여 상기 제 1 데이터들과 상보적인 관계를 가지는 제 2 데이터들을 상기 제 2 비트라인들에 출력하는 메모리 셀을 복수 개 구비한다. 비트라인 증폭회로는 상기 제 1 비트라인들 상의 상기 제 1 데이터들과 상기 제 2 비트라인들 상의 상기 제 2 데이터들을 증폭한다. 칼럼 선택회로는 상기 비트라인 증폭회로와 상기 제 1 서브 메모리 어레이 사이에 위치하고 칼럼 선택 신호에 응답하여 상기 제 1 비트라인들을 제 1 입출력 라인에 전기적으로 연결하고, 상기 제 2 비트라인들을 상기 제 1 입출력 라인과 상보적인 관계를 가지는 제 2 입출력 라인들에 전기적으로 연결한다.
상기 칼럼 선택회로는 제 1 칼럼 선택 트랜지스터, 및 제 2 칼럼 선택 트랜지스터를 구비한다. 제 1 칼럼 선택 트랜지스터는 상기 제 1 비트라인들 중 어느 하나를 상기 제 1 입출력 라인에 전기적으로 연결한다. 제 2 칼럼 선택 트랜지스터는 상기 제 2 비트라인들 중 어느 하나를 상기 제 2 입출력 라인에 전기적으로 연결한다.
본 발명의 다른 하나의 실시형태에 따른 오픈 비트 라인 구조를 가지는 메모리 코어는 복수의 제 1 비트라인, 복수의 제 2 비트라인, 제 1 서브 메모리 어레이, 제 2 서브 메모리 어레이, 비트라인 증폭회로, 및 칼럼 선택회로를 구비한다.
복수의 제 2 비트라인은 상기 제 1 비트라인과 상보적인 관계를 가진다. 제 1 서브 메모리 어레이는 워드라인 제어신호에 응답하여 제 1 데이터들을 상기 제 1 비트라인들에 출력하는 메모리 셀을 복수 개 구비한다. 제 2 서브 메모리 어레이는 워드라인 제어신호에 응답하여 상기 제 1 데이터들과 상보적인 관계를 가지는 제 2 데이터들을 상기 제 2 비트라인들에 출력하는 메모리 셀을 복수 개 구비한다. 비트라인 증폭회로는 상기 제 1 비트라인들 상의 상기 제 1 데이터들과 상기 제 2 비트라인들 상의 상기 제 2 데이터들을 증폭한다. 칼럼 선택회로는 상기 비트라인 증폭회로와 상기 제 2 서브 메모리 어레이 사이에 위치하고 칼럼 선택 신호에 응답하여 상기 제 1 비트라인들을 제 1 입출력 라인에 전기적으로 연결하고, 상기 제 2 비트라인들을 상기 제 1 입출력 라인과 상보적인 관계를 가지는 제 2 입출력 라인들에 전기적으로 연결한다.
본 발명의 하나의 실시형태에 따른 오픈 비트 라인 구조를 가지는 메모리 코어를 구비한 반도체 메모리 장치는 메모리 코어, 및 로컬 센스 증폭기를 구비한다.
메모리 코어는 메모리 셀 내에 저장된 데이터를 증폭하여 로컬 입출력 라인에 출력하고 상기 로컬 입출력 라인 상의 데이터를 저장한다. 로컬 센스 증폭기는 상기 메모리 코어의 출력 데이터를 증폭하여 출력한다.
상기 메모리 코어는 복수의 제 1 비트라인, 복수의 제 2 비트라인, 제 1 서브 메모리 어레이, 제 2 서브 메모리 어레이, 비트라인 증폭회로, 및 칼럼 선택회로를 구비한다.
복수의 제 2 비트라인은 상기 제 1 비트라인과 상보적인 관계를 가진다. 제 1 서브 메모리 어레이는 워드라인 제어신호에 응답하여 제 1 데이터들을 상기 제 1 비트라인들에 출력하는 메모리 셀을 복수 개 구비한다. 제 2 서브 메모리 어레이는 워드라인 제어신호에 응답하여 상기 제 1 데이터들과 상보적인 관계를 가지는 제 2 데이터들을 상기 제 2 비트라인들에 출력하는 메모리 셀을 복수 개 구비한다. 비트라인 증폭회로는 상기 제 1 비트라인들 상의 상기 제 1 데이터들과 상기 제 2 비트라인들 상의 상기 제 2 데이터들을 증폭한다. 칼럼 선택회로는 상기 비트라인 증폭회로와 상기 제 1 서브 메모리 어레이 사이에 위치하고 칼럼 선택 신호에 응답하여 상기 제 1 비트라인들을 제 1 입출력 라인에 전기적으로 연결하고, 상기 제 2 비트라인들을 상기 제 1 입출력 라인과 상보적인 관계를 가지는 제 2 입출력 라인들에 전기적으로 연결한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 본 발명의 하나의 실시예에 따른 오픈 비트라인 구조를 갖는 DRAM 장치의 메모리 코어를 나타내는 회로도이다. 도 3을 참조하면, 메모리 코어(1000)는 서브 메모리 어레이들(1100, 1200), 비트라인 증폭부(1300), 및 칼럼 선택부(1400)를 구비한다. 비트라인(BL)과 비트라인(BLB)는 쌍을 이룬다. 비트라인(BL)에는 서브 메모리 어레이(1100)가 연결되어 있고 비트라인(BLB)에는 서브 메모리 어레이(1200)가 연결되어 있다. 비트라인(BL)과 비트라인(BLB) 사이에 비트라인 증폭회로(1300)가 연결되어 있다.
서브 메모리 어레이(1100)와 서브 메모리 어레이(1200)는 워드라인들과 비트라인들이 교차하는 지점에 위치한 메모리 셀들을 가진다. 예를 들면, 메모리 셀(1110)은 워드라인(WL0)과 비트라인(BL1)이 교차하는 지점에 위치하고, 메모리 셀 (1210)은 워드라인(WL4)과 비트라인(BL1B)가 교차하는 지점에 위치한다.
비트라인 증폭부(1300)는 비트라인 증폭회로들(1310, 1320, 1330)을 구비한다. 비트라인 증폭회로(1310)는 비트라인(BL1)과 비트라인(BL1B) 상의 신호를 증폭한다. 비트라인 증폭회로(1320)는 비트라인(BL2)과 비트라인(BL2B) 상의 신호를 증폭한다. 비트라인 증폭회로(1330)는 비트라인(BLn)과 비트라인(BLnB) 상의 신호를 증폭한다.
칼럼 선택부(1400)는 칼럼 선택 회로들(1410, 1420, 1430)을 구비한다. 칼럼 선택 회로(1410)는 칼럼 선택 트랜지스터들(1411, 1412)을 구비하고, 칼럼 선택 회로(1420)는 칼럼 선택 트랜지스터들(1421, 1422)을 구비하고, 칼럼 선택 회로(1430)는 칼럼 선택 트랜지스터들(1431, 1432)을 구비한다.
칼럼 선택 트랜지스터(1411)는 칼럼 선택 신호(CSL)가 인가되는 게이트와 로컬 입출력 라인(LIO)에 연결된 드레인과 비트라인(BL1)에 연결된 소스를 가진다. 칼럼 선택 트랜지스터(1412)는 칼럼 선택 신호(CSL)가 인가되는 게이트와 로컬 입출력 라인(LIOB)에 연결된 드레인과 비트라인(BL1B)에 연결된 소스를 가진다.
칼럼 선택 트랜지스터(1421)는 칼럼 선택 신호(CSL)가 인가되는 게이트와 로컬 입출력 라인(LIO)에 연결된 드레인과 비트라인(BL2)에 연결된 소스를 가진다. 칼럼 선택 트랜지스터(1422)는 칼럼 선택 신호(CSL)가 인가되는 게이트와 로컬 입출력 라인(LIOB)에 연결된 드레인과 비트라인(BL2B)에 연결된 소스를 가진다.
칼럼 선택 트랜지스터(1431)는 칼럼 선택 신호(CSL)가 인가되는 게이트와 로컬 입출력 라인(LIO)에 연결된 드레인과 비트라인(BLn)에 연결된 소스를 가진다. 칼럼 선택 트랜지스터(1432)는 칼럼 선택 신호(CSL)가 인가되는 게이트와 로컬 입출력 라인(LIOB)에 연결된 드레인과 비트라인(BLnB)에 연결된 소스를 가진다.
도 4는 도 3의 메모리 코어에서 한 개의 비트라인 쌍(BL1, BL1B)과 여기에 연결된 회로들을 나타내는 회로도이다. 도 4를 참조하면, 비트라인 증폭회로(1310)는 P형 센스 증폭기(1312), N형 센스 증폭기(1314), 및 등화 회로(1316)를 구비한다.
등화회로(1316)는 비트라인(BL1)과 비트라인(BL1B)을 VBL 전압으로 프리차지한다. 예를 들면, VBL 전압은 VCC/2(VCC는 전원전압), 또는 VCC일 수 있다. P형 센스 증폭기(1312)는 비트라인(BL1) 또는 비트라인(BL1B)을 VCL 전압으로 충전하고, N형 센스 증폭기(1314)는 비트라인(BL1) 또는 비트라인(BL1B)을 VSS 전압으로 충전한다. VCL 전압은 전원전압이고, VSS 전압은 접지전압일 수 있다. 칼럼 선택 트랜지스터(1411)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL1)을 로컬 입출력 라인(LIO)에 전기적으로 연결하고, 칼럼 선택 트랜지스터(1412)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL1B)을 로컬 입출력 라인(LIOB)에 전기적으로 연결한다.
서브 메모리 어레이(1100)를 구성하는 메모리 셀(1110)은 NMOS 트랜지스터로 구성된 셀 스위치(CS1)와 셀 커패시터(CC1)로 구성되고, 서브 메모리 어레이(1200)를 구성하는 메모리 셀(1210)은 NMOS 트랜지스터로 구성된 셀 스위치(CS2)와 셀 커패시터(CC2)로 구성된다.
이하, 도 3과 도 4를 참조하여 본 발명의 실시예에 따른 오픈 비트라인 구조 를 갖는 DRAM 장치의 메모리 코어의 동작을 설명한다.
서브 메모리 어레이(1100)는 비트라인 증폭부(1300)의 왼쪽에 위치한다. 서브 메모리 어레이(1100)는 비트라인(BL1)을 통해 비트라인 증폭회로(1310)에 연결되고, 비트라인(BL2)을 통해 비트라인 증폭회로(1320)에 연결되고, 비트라인(BLn)을 통해 비트라인 증폭회로(1330)에 연결된다.
서브 메모리 어레이(1100)는 워드라인들(WL0~WL3)에 응답하여 메모리 셀 내의 데이터를 비트라인들(BL1~BLn, BL1B~BLnB)에 출력하거나 비트라인들(BL1~BLn, BL1B~BLnB) 상의 데이터를 메모리 셀 내에 저장한다. 예를 들어, 메모리 셀(1110)의 데이터는 워드라인(WL0)이 활성화되면, 메모리 셀 (1110)내의 데이터를 비트라인(BL1)에 출력하거나, 비트라인(BL1) 상의 데이터를 메모리 셀(1110) 내에 저장한다. 마찬가지로, 메모리 셀(1210)의 데이터는 워드라인(WL4)이 활성화되면, 메모리 셀 (1210)내의 데이터를 비트라인(BL1B)에 출력하거나, 비트라인(BL1B) 상의 데이터를 메모리 셀(1210) 내에 저장한다.
비트라인들(BL1, BL1B)은 등화회로(1316)에 의해 프리차지되고 등화된다. 비트라인(BL1) 상의 데이터와 비트라인(BL1) 상의 데이터와 비트라인(BL1B) 상의 데이터는 P형 센스 증폭기(1312)와 N형 센스 증폭기(1314)에 의해 증폭된다. 비트라인 증폭회로(1310)에 의해 증폭된 비트라인쌍(BL1, BL1B)의 데이터는 칼럼 선택 회로(1410)를 통해 로컬 입출력 라인쌍(LIO, LIOB)에 제공된다.
도 3 및 도 4를 참조하면, 비트라인(BL1)을 로컬 입출력 라인(LIO)에 전기적으로 연결하는 칼럼 선택 트랜지스터(1411)와 비트라인(BL1B)을 로컬 입출력 라인 (LIOB)에 전기적으로 연결하는 칼럼 선택 트랜지스터(1412)가 모두 비트라인 증폭회로(1310)의 왼쪽에 위치하고 있다. 이와 같이, 비트라인쌍(BL1, BL1B) 각각을 로컬 입출력 라인쌍(LIO, LIOB) 각각에 전기적으로 연결하는 칼럼 선택 트랜지스터들(1411, 1412)이 가까이 위치하면, 경로의 부정합에 기인하는 입출력 데이터의 오류를 감소시킬 수 있다. 도 1에 도시된 바와 같은 종래의 메모리 코어는 칼럼 선택 트랜지스터들(20, 30)이 비트라인 증폭회로(1310)의 양쪽에 분리되어 위치하므로 경로의 부정합에 기인하는 입출력 데이터의 오류가 발생할 가능성이 컸다.
상기에서는 도 3과 도 4를 참조하여 비트라인 증폭회로(1300)와 서브 메모리 어레이(1100) 사이에 위치한 칼럼 선택회로(1400)를 구비한 메모리 코어의 실시예에 대해 설명하였지만, 칼럼 선택회로(1400)는 비트라인 증폭회로(1300)와 서브 메모리 어레이(1200) 사이에 위치할 수도 있다.
또한, 4를 참조하면, 칼럼 선택 회로(1410)를 구성하는 칼럼 선택 트랜지스터들(1411, 1412)이 서로 인접해 있으므로, 칼럼 선택 회로(1410)는 P형 센스 증폭기(1312)와 N형 센스 증폭기(1314) 사이에 위치할 수도 있다. 즉, 반도체 배치 설계시, 칼럼 선택 회로(1410)는 P형 센스 증폭기(1312)와 N형 센스 증폭기(1314) 사이에 위치할 수도 있다. 또한, 반도체 배치 설계시, P형 센스 증폭기(1312)와 N형 센스 증폭기(1314)의 위치도 서로 바뀔 수 있다. 즉, 도 4에서와 달리, N형 센스 증폭기(1314)가 P형 센스 증폭기(1312)의 왼쪽에 위치할 수 있다.
또한, 칼럼 선택 회로(1410)를 구성하는 칼럼 선택 트랜지스터들(1411, 1412)이 서로 인접해 있으므로, 칼럼 선택 회로(1410)는 P형 센스 증폭기(1312)와 등화 회로(1316) 사이 또는 N형 센스 증폭기(1314)와 등화 회로(1316) 사이에 위치할 수도 있다.
즉, 칼럼 선택 회로(1410)를 구성하는 칼럼 선택 트랜지스터들(1411, 1412)이 서로 인접해 있으므로, 칼럼 선택 회로(1410)는 메모리 코어 내에서 자유롭게 배치할 수 있다.
도 5는 도 4와 같은 구조를 갖는 메모리 코어의 반도체 집적회로 상에서의 배치를 나타내는 도면이다.
도 5의 배치도(layout diagram)에서, 참조번호들이 나타내는 반도체 집적회로의 층(layer)은 다음과 같다. 1은 N+ 층을, 2는 게이트 폴리(gate-poly)(GP) 층을, 3은 자기정렬 폴리(SAC-POLY) 층을, 4는 직접콘택(direct contact)(DC) 층을, 5는 비트라인 폴리(bit-line poly) 층을 각각 나타낸다. 도 5에 도시된 메모리 코어에서 비트라인 증폭회로(미도시)는 도 5에 도시된 칼럼 선택 트랜지스터들의 왼쪽 또는 오른 쪽에 위치할 수 있다. BL1과 BL1B는 하나의 비트라인쌍을 나타내고, BL2과 BL2B는 다른 하나의 비트라인쌍을 나타낸다.
칼럼 선택 트랜지스터(1411)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL1) 상의 데이터를 로컬 입출력 라인(LIO1)에 출력하고, 칼럼 선택 트랜지스터(1412)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL1B) 상의 데이터를 로컬 입출력 라인(LIO1B)에 출력한다. 칼럼 선택 트랜지스터(1421)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL2) 상의 데이터를 로컬 입출력 라인(LIO2)에 출력하고, 칼럼 선택 트랜지스터(1422)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL2B) 상 의 데이터를 로컬 입출력 라인(LIO2B)에 출력한다.
도 5에서, CON31은 칼럼 선택 트랜지스터(1411)의 소스 콘택을 나타내고, CON34는 칼럼 선택 트랜지스터(1411)의 드레인 콘택을 나타낸다. CON35는 칼럼 선택 트랜지스터(1421)의 소스 콘택을 나타내고, CON38은 칼럼 선택 트랜지스터(1421)의 드레인 콘택을 나타낸다. CON39는 칼럼 선택 트랜지스터(1412)의 소스 콘택을 나타내고, CON42는 칼럼 선택 트랜지스터(1412)의 드레인 콘택을 나타낸다. CON43은 칼럼 선택 트랜지스터(1422)의 소스 콘택을 나타내고, CON46은 칼럼 선택 트랜지스터(1422)의 드레인 콘택을 나타낸다.
도 5에 도시된 칼럼 선택 트랜지스터의 배치(layout)에서 소스 및 드레인 영역은 각각 하나의 콘택을 가진다. 도 2에 도시된 종래기술의 칼럼 선택 트랜지스터의 소스 및 드레인 영역은 각각 2 개의 콘택을 가진다. 또한, 도 5의 칼럼 선택 트랜지스터에서, 자기정렬 폴리(SAC-POLY) 층이 칼럼 선택 트랜지스터들(1411, 1412, 1421, 1422)의 소스 및 드레인 영역을 완전히 덮고 있다. 따라서, 칼럼 선택 트랜지스터의 소스 및 드레인 영역에 하나의 콘택만 형성해도 자기정렬 폴리(SAC-POLY) 층이 콘택의 기능을 행하므로 트랜지스터가 정상적으로 동작한다.
따라서, 도 5에 도시된 본 발명의 실시예에 따른 칼럼 선택 트랜지스터는 소스 및 드레인 영역에 하나의 콘택만 가지므로, 비트라인들(BL1, BL1B, BL2, BL2B)이 모두 칼럼 선택 트랜지스터를 가로 방향으로 통과할 수 있다. 예를 들면, 칼럼 선택 트랜지스터(1411)에서 소스 영역의 콘택(CON31)은 비트라인(BL1)과 칼럼 선택 트랜지스터(1411)의 소스 영역을 전기적으로 연결하며, 드레인 영역의 콘택 (CON34)은 로컬 입출력 라인(LIO1)과 칼럼 선택 트랜지스터(1411)의 드레인 영역을 전기적으로 연결한다. 칼럼 선택 트랜지스터(1411)의 소스 및 드레인 영역에 하나의 콘택만 형성되어 있으므로, 소스 영역의 콘택(CON31)과 드레인 영역의 콘택(CON34) 사이로 비트라인을 형성할 수 있다.
마찬가지로, 칼럼 선택 트랜지스터(1412)에서 소스 영역의 콘택(CON39)은 비트라인(BL1B)과 칼럼 선택 트랜지스터(1412)의 소스 영역을 전기적으로 연결하며, 드레인 영역의 콘택(CON42)은 로컬 입출력 라인(LIO1B)과 칼럼 선택 트랜지스터(1412)의 드레인 영역을 전기적으로 연결한다. 칼럼 선택 트랜지스터(1412)의 소스 및 드레인 영역에 하나의 콘택만 형성되어 있으므로, 소스 영역의 콘택(CON39)과 드레인 영역의 콘택(CON42) 사이로 비트라인(BL2B)을 형성할 수 있다.
따라서, 도 5의 구조를 가지는 메모리 코어는 비트라인(BL1)에 연결된 칼럼 선택 트랜지스터(1411), 비트라인(BL1B)에 연결된 칼럼 선택 트랜지스터(1412), 비트라인(BL2)에 연결된 칼럼 선택 트랜지스터(1421), 및 비트라인(BL1B)에 연결된 칼럼 선택 트랜지스터(1422)가 모두 인접하게 배치될 수 있다.
도 5에서, 칼럼 선택 트랜지스터(1411)의 드레인에서 칼럼 선택 트랜지스터(1412)의 드레인까지의 거리 또는 칼럼 선택 트랜지스터(1421)의 드레인에서 칼럼 선택 트랜지스터(1422)의 드레인까지의 거리를 셀 피치(cell pitch)로 나타낸다. 도 5에 도시된 칼럼 선택 트랜지스터의 셀 피치는 도 2에 도시된 칼럼 선택 트랜지스터의 셀 피치와 거의 동일하다.
도 2에 도시된 바와 같은 종래의 메모리 코어의 배치로는 비트라인(BL1)의 데이터를 증폭하는 칼럼 선택 트랜지스터(TR1)와 비트라인(BL1B)의 데이터를 증폭하는 칼럼 선택 트랜지스터(TR3)를 비트라인 증폭회로(100)의 양쪽에 분리하여 배치할 수밖에 없다.
도 6은 도 5의 회로 배치에 사용된 칼럼 선택 트랜지스터의 하나의 실시예를 나타내는 단면도이다.
도 6에서, P-WELL 영역 내에 형성된 AR1과 AR2는 N+로 이루어진 소스 영역들을 나타내고, AR3은 N+로 이루어진 공통 드레인 영역을 나타낸다. GP는 게이트 폴리(Gate-Poly)를, SAC-POLY는 GP 층에 의해 자기 정렬된 콘택(contact) 폴리를, DC는 직접 콘택을, BP1과 BP2는 비트라인 폴리를 각각 나타낸다.
도 6을 참조하면, 자기정렬 폴리(SAC-POLY) 층이 드레인 영역의 상층부 거의 전면에 형성되어 드레인 영역과 콘택을 형성하기 때문에, 자기정렬 폴리(SAC-POLY) 층 상부에 하나의 직접 콘택(DC)만 형성해도 소스 영역(AR2), 드레인 영역(AR3), 및 게이트 영역(GP)으로 구성된 MOS 트랜지스터는 정상적으로 동작한다. 또한, 소스 영역(AR1), 드레인 영역(AR3), 및 게이트 영역(GP)으로 구성된 MOS 트랜지스터도 정상적으로 동작한다.
따라서, 칼럼 선택 트랜지스터는 자기정렬 폴리(SAC-POLY) 층 상부에 하나의 직접 콘택만을 형성하기 때문에 도 2에 도시된 종래의 칼럼 선택 트랜지스터와 달리 데이터를 로컬 입출력 라인에 출력하기 위한 비트라인 폴리(BP1) 외에 다른 비트라인 폴리(BP2)가 트랜지스터 상부에 배치될 수 있다.
도 7은 도 3에 도시된 본 발명의 메모리 코어가 적용된 DRAM 장치의 하나의 실시예를 나타내는 도면이다. 도 7을 참조하면, DRAM 장치는 서브 메모리 어레이들(2100, 2200), 비트라인 증폭회로(2300), 칼럼 선택 회로(2400), 로컬 센스 증폭기(2500), 입출력 센스 증폭기(2600), 및 입출력 버퍼(2700)를 구비한다.
이하, 도 7에 도시된 DRAM 장치의 동작을 설명한다.
비트라인 증폭회로(2300)는 비트라인(BL)을 통해 서브 메모리 어레이(2100)에 연결되어 있고, 비트라인(BLB)을 통해 서브 메모리 어레이(2200)에 연결되어 있다. 칼럼 선택 회로(2400)는 칼럼 선택 신호(CSL)에 응답하여 비트라인쌍(BL, BLB)의 데이터를 각각 로컬 입출력 라인쌍(LIO, LIOB)에 출력한다.
로컬 입출력 라인쌍(LIO, LIOB)의 데이터는 로컬 센스 증폭기(2500)와 입출력 센스 증폭기(2600)에 의해 증폭된다. 입출력 센스 증폭기(2600)의 출력은 입출력 버퍼(2700)에 의해 버퍼링 되고 출력 데이터(DOUT)로서 출력된다. 또한, 입력 데이터(DIN)는 입출력 버퍼(2700)에 의해 버퍼링되고 입출력 센스 증폭기(2600)와 로컬 센스 증폭기(2500)를 통해 메모리 코어에 입력된다.
도 7에 도시된 바와 같이, 비트라인 증폭회로(2300)와 서브 메모리 어레이(2100) 사이에 칼럼 선택회로(1400)가 위치하므로, 칼럼 선택 트랜지스터들(2410, 2420) 각각으로부터 비트라인 증폭회로(2300)에 이르는 거리가 실질적으로 동일하게 되므로 경로의 부정합에 기인하는 입출력 데이터의 오류를 감소시킬 수 있다. 도 7에는 비트라인 증폭회로(2300)와 서브 메모리 어레이(2100) 사이에 위치한 칼럼 선택회로(2400)를 구비한 메모리 코어가 도시되어 있지만, 칼럼 선택회로(2400)는 비트라인 증폭회로(2300)와 서브 메모리 어레이(2200) 사이에 위치할 수도 있 다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 메모리 코어는 자기정렬 폴리(SAC-POLY)를 이용하여 비트라인 및 로컬 입출력 라인과의 전기적인 연결시키는 데 필요한 콘택 수를 줄임으로써 칼럼 선택 회로들을 서로 인접하게 배치할 수 있다. 따라서, 본 발명에 따른 반도체 메모리 장치의 메모리 코어는 칼럼 선택 회로들을 메모리 코어 내에 자유롭게 임의의 위치에 배치할 수 있고, 경로의 미스매치에 의한 데이터의 오류를 방지할 수 있다.

Claims (16)

  1. 복수의 제 1 비트라인;
    상기 제 1 비트라인과 상보적인 관계를 가지는 복수의 제 2 비트라인;
    워드라인 제어신호에 응답하여 제 1 데이터들을 상기 제 1 비트라인들에 출력하는 메모리 셀을 복수 개 구비한 제 1 서브 메모리 어레이;
    워드라인 제어신호에 응답하여 상기 제 1 데이터들과 상보적인 관계를 가지는 제 2 데이터들을 상기 제 2 비트라인들에 출력하는 메모리 셀을 복수 개 구비한 제 2 서브 메모리 어레이;
    상기 제 1 비트라인들 상의 상기 제 1 데이터들과 상기 제 2 비트라인들 상의 상기 제 2 데이터들을 증폭하는 비트라인 증폭회로; 및
    상기 비트라인 증폭회로와 상기 제 1 서브 메모리 어레이 사이에 위치하고 칼럼 선택 신호에 응답하여 상기 제 1 비트라인들을 제 1 입출력 라인에 전기적으로 연결하고, 상기 제 2 비트라인들을 상기 제 1 입출력 라인과 상보적인 관계를 가지는 제 2 입출력 라인들에 전기적으로 연결하는 칼럼 선택회로를 구비하는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어.
  2. 제 1 항에 있어서, 상기 칼럼 선택회로는
    상기 제 1 비트라인들 중 어느 하나를 상기 제 1 입출력 라인에 전기적으로 연결하는 제 1 칼럼 선택 트랜지스터; 및
    상기 제 2 비트라인들 중 어느 하나를 상기 제 2 입출력 라인에 전기적으로 연결하는 제 2 칼럼 선택 트랜지스터를 구비하는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어.
  3. 제 2 항에 있어서, 상기 제 1 및 제 2 칼럼 선택 트랜지스터는
    드레인 영역의 상부 전면에 자기정렬 폴리 층이 형성되는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어.
  4. 제 3 항에 있어서, 상기 제 1 및 제 2 칼럼 선택 트랜지스터는
    소스 영역과 드레인 영역의 상부에 하나의 콘택을 구비하는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어.
  5. 제 1 항에 있어서, 상기 비트라인 증폭회로는
    상기 제 1 비트라인들과 상기 제 2 비트라인들을 고 전원전압으로 충전하는 P형 센스 증폭기; 및
    상기 제 1 비트라인들과 상기 제 2 비트라인들을 저 전원전압으로 충전하는 N형 센스 증폭기를 구비하는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어.
  6. 제 5 항에 있어서, 상기 비트라인 증폭회로는
    상기 제 1 비트라인들과 상기 제 2 비트라인들을 프리차지하고 등화시키는 등화 회로를 더 구비하는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어.
  7. 복수의 제 1 비트라인;
    상기 제 1 비트라인과 상보적인 관계를 가지는 복수의 제 2 비트라인;
    워드라인 제어신호에 응답하여 제 1 데이터들을 상기 제 1 비트라인들에 출력하는 메모리 셀을 복수 개 구비한 제 1 서브 메모리 어레이;
    워드라인 제어신호에 응답하여 상기 제 1 데이터들과 상보적인 관계를 가지는 제 2 데이터들을 상기 제 2 비트라인들에 출력하는 메모리 셀을 복수 개 구비한 제 2 서브 메모리 어레이;
    상기 제 1 비트라인들 상의 상기 제 1 데이터들과 상기 제 2 비트라인들 상의 상기 제 2 데이터들을 증폭하는 비트라인 증폭회로; 및
    상기 비트라인 증폭회로와 상기 제 2 서브 메모리 어레이 사이에 위치하고 칼럼 선택 신호에 응답하여 상기 제 1 비트라인들을 제 1 입출력 라인에 전기적으로 연결하고, 상기 제 2 비트라인들을 상기 제 1 입출력 라인과 상보적인 관계를 가지는 제 2 입출력 라인들에 전기적으로 연결하는 칼럼 선택회로를 구비하는 것을 특징으로 하는 오픈 비트라인 구조를 가지는 메모리 코어.
  8. 제 7 항에 있어서, 상기 칼럼 선택회로는
    상기 제 1 비트라인들 중 어느 하나를 상기 제 1 입출력 라인에 전기적으로 연결하는 제 1 칼럼 선택 트랜지스터; 및
    상기 제 2 비트라인들 중 어느 하나를 상기 제 2 입출력 라인에 전기적으로 연결하는 제 2 칼럼 선택 트랜지스터를 구비하는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어.
  9. 제 8 항에 있어서, 상기 제 1 및 제 2 칼럼 선택 트랜지스터는
    드레인 영역의 상부 전면에 자기정렬 폴리 층이 형성되는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어.
  10. 제 9 항에 있어서, 상기 제 1 및 제 2 칼럼 선택 트랜지스터는
    소스 영역과 드레인 영역의 상부에 하나의 콘택을 구비하는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어.
  11. 제 7 항에 있어서, 상기 비트라인 증폭회로는
    상기 제 1 비트라인들과 상기 제 2 비트라인들을 고 전원전압으로 충전하는 P형 센스 증폭기; 및
    상기 제 1 비트라인들과 상기 제 2 비트라인들을 저 전원전압으로 충전하는 N형 센스 증폭기를 구비하는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어.
  12. 제 11 항에 있어서, 상기 비트라인 증폭회로는
    상기 제 1 비트라인들과 상기 제 2 비트라인들을 프리차지하고 등화시키는 등화 회로를 더 구비하는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어.
  13. 메모리 셀 내에 저장된 데이터를 증폭하여 로컬 입출력 라인에 출력하고 상기 로컬 입출력 라인 상의 데이터를 저장하는 메모리 코어; 및
    상기 메모리 코어의 출력 데이터를 증폭하여 출력하는 로컬 센스 증폭기를 구비하는 반도체 메모리 장치에 있어서,
    상기 메모리 코어는
    복수의 제 1 비트라인;
    상기 제 1 비트라인과 상보적인 관계를 가지는 복수의 제 2 비트라인;
    워드라인 제어신호에 응답하여 제 1 데이터들을 상기 제 1 비트라인들에 출력하는 메모리 셀을 복수 개 구비한 제 1 서브 메모리 어레이;
    워드라인 제어신호에 응답하여 상기 제 1 데이터들과 상보적인 관계를 가지는 제 2 데이터들을 상기 제 2 비트라인들에 출력하는 메모리 셀을 복수 개 구비한 제 2 서브 메모리 어레이;
    상기 제 1 비트라인들 상의 상기 제 1 데이터들과 상기 제 2 비트라인들 상의 상기 제 2 데이터들을 증폭하는 비트라인 증폭회로; 및
    상기 비트라인 증폭회로와 상기 제 2 서브 메모리 어레이 사이에 위치하고 칼럼 선택 신호에 응답하여 상기 제 1 비트라인들을 제 1 입출력 라인에 전기적으로 연결하고, 상기 제 2 비트라인들을 상기 제 1 입출력 라인과 상보적인 관계를 가지는 제 2 입출력 라인에 전기적으로 연결하는 칼럼 선택회로를 구비하는 것을 특징으로 하는 오픈 비트라인 구조를 가지는 메모리 코어를 구비한 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 칼럼 선택회로는
    상기 제 1 비트라인들 중 어느 하나를 상기 제 1 입출력 라인에 전기적으로 연결하는 제 1 칼럼 선택 트랜지스터; 및
    상기 제 2 비트라인들 중 어느 하나를 상기 제 2 입출력 라인에 전기적으로 연결하는 제 2 칼럼 선택 트랜지스터를 구비하는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어를 구비한 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 제 1 및 제 2 칼럼 선택 트랜지스터는
    드레인 영역의 상부 전면에 자기정렬 폴리 층이 형성되는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어를 구비한 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 제 1 및 제 2 칼럼 선택 트랜지스터는
    소스 영역과 드레인 영역의 상부에 하나의 콘택을 구비하는 것을 특징으로 하는 오픈 비트 라인 구조를 가지는 메모리 코어를 구비한 반도체 메모리 장치.
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