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KR100643747B1 - 표시장치 및 표시패널의 구동방법 - Google Patents

표시장치 및 표시패널의 구동방법 Download PDF

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KR100643747B1
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사카이유이치
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Abstract

본 발명은, 어드레스 기간에서 제2방전셀의 어드레스 방전을 선택적으로 생성하기 위해, 행전극쌍 중 하나의 행전극에 주사 펄스를 순차적으로 인가하면서 상기 주사 펄스와 동시에, 하나의 표시라인씩 상기 열전극에 화소 데이터에 대응하는 화소 데이터 펄스를 인가하고, 서스테인 기간에서 상기 행전극쌍에 서스테인 펄스를 인가하고, 1필드 표시기간의 적어도 제1서브필드의 어드레스 기간 직전에 제2방전셀의 행전극쌍 중 하나의 행전극과 열전극 사이의 어드레스 방전과 동일한 방전 전류 방향으로 리셋 방전을 생성하는 표시장치, 및 그 표시패널을 구동하는 방법에 관한 것이다.

Description

표시장치 및 표시패널의 구동방법{DISPLAY APPARATUS AND METHOD FOR DRIVING DISPLAY PANEL}
도1은, 본 발명에 따른 플라즈마 표시장치의 일반적인 구성을 나타내는 다이어그램이다.
도2는, 표시 평면측에서 바라본, 도1의 표시장치에 있어서 PDP의 일부 구조에 대한 평면도이다.
도3은, 도2에 나타낸 V1-V1라인을 따라 취해진 상기 PDP의 단면을 나타내는 다이어그램이다.
도4는, 도2에 나타낸 V2-V2라인을 따라 취해진 상기 PDP의 단면을 나타내는 다이어그램이다.
도5는, 도2에 나타낸 W1-W1라인을 따라 취해진 상기 PDP의 단면을 나타내는 다이어그램이다.
도6은, 선택적 소거 어드레스법의 화소 데이터 변환 테이블 및 상기 화소 데이터 변환 테이블에 따라 생성된 화소 구동 데이터 GD에 기초한 발광 구동 패턴을 나타내는 다이어그램이다.
도7은, 선택적 소거 어드레스법에 기초하여 구동되는 발광 구동 흐름의 일례를 나타내는 다이어그램이다.
도8은, 도1의 장치에 있어서, 서브필드 SF1 및 SF2 동안 상기 PDP에 인가되는 다양한 구동 펄스 및 인가 타이밍을 나타내는 다이어그램이다.
본 발명은 표시패널을 구비한 표시장치, 및 표시패널을 구동하기 위한 방법에 관한 것이다.
최근, 대형 및 박형의 컬러 표시패널로서, 표면-방전 AC 플라즈마 표시패널을 구비한 플라즈마 표시장치가 주목되고 있다(예컨대, 일본특허출원공개 No.5-205642 참조).
표면-방전 AC 플라즈마 표시패널로서, 화소셀을 갖는 패널이 알려져 있는데, 이는 각 화소로서 기능을 하고, 각각이 선택셀 및 표시셀을 갖는다(예컨대, 일본특허출원공개 No.2003-31130 또는 2003-086108). 상기 패널은, 방전 공간을 통해 서로 대향하는 전면 기판 및 배면 기판, 전면 기판의 내면상에 배치된 복수의 행전극쌍들, 및 상기 행전극쌍들과 교차하는 배면 기판의 내면상에 배치된 복수의 열전극들을 갖고, 상기 행전극쌍들 및 열전극들의 각 교점에 화소셀로 형성되는데, 각각 상기 기판에 가까운 광흡수층 및 배면 기판에 가까운 광흡수층을 포함하는 표시셀 및 선택셀을 포함한다. 상기 표시셀은, 방전 공간 내에 대향하면서, 행전극쌍을 형성하는 일 행전극 및 타 행전극을 갖는 한편, 상기 선택셀은 방전 공간 내에 대향하는 행전극쌍 중 하나의 행전극 및 하나의 열전극을 갖는다. 상기 플라즈마 표시 패널을 구동하기 위해, 적어도 점등 또는 소등이 되는 각 셀의 상태를 판정하기 위한 어드레스 기간, 및 점등을 위해 방전이 서스테인 되는 서스테인 기간이 있다. 점등 상태가 되어야 할 화소셀의 선택셀에 있어서, 어드레스 기간에서의 행전극쌍 중 하나와 열전극 사이에서 방전(선택적 방전)이 생성되고, 상기 화소셀의 표시셀에 있어서, 점등 상태를 유지하기 위한 서스테인 기간 동안 쌍으로 존재하는 행전극들 사이에서 방전이 생성된다.
상기한 바와 같이, 표시셀로부터 분리되는 선택셀을 갖는 셀구조에 있어서, 표시셀을 점등 상태 또는 소등 상태로 설정하는 선택셀에서 생성된 선택 방전을 표시셀로 드로우잉하기 위해, 비교적 고전압에서의 펄스가 행전극들 중 하나(주사전극)와 열전극 사이에 인가되어야 한다. 그러나, 어드레스 기간 직전의 선택셀 내에서의 벽전하 분포 상태에 따라, 소등 상태로 설정되어야 할 화소셀의 선택셀에 있어서도 오류 선택 방전이 생성될 수 있다.
본 발명의 목적은, 각 셀에 있어서, 오류 선택 방전을 방지하면서, 안정된 방전을 생성할 수 있고, 서로 분리된 표시셀 및 선택셀을 갖는 셀구조를 구비한 플라즈마 표시패널을 채용한 표시장치 및 상기 표시패널을 구동하는 방법을 제공하는 데 있다.
본 발명에 따른 표시장치는, 1필드의 표시기간을, 입력 영상 신호에 기초하여 각 화소에 대한 화소 데이터에 따라 각각이 어드레스 기간 및 서스테인 기간을 갖는 복수의 서브필드로 분할하여 영상을 표시하는 장치로서, 상기 표시장치는: 방 전 공간을 통해 서로 대향하는 전면 기판 및 배면 기판, 전면 기판의 내면상에 유전층으로 피복된 복수의 행전극쌍들, 및 행전극쌍들과 교차하도록 배면 기판의 내면상에 배치된 복수의 열전극들을 갖고, 행전극쌍과 열전극의 각 교점에 전면 기판측 영역상의 광흡수층을 갖는 제1방전셀 및 제2방전셀을 포함하는 단위 발광 영역으로 형성된 표시패널; 화소 데이터에 따른 화소 데이터 펄스를 열전극에 1표시 라인씩 인가하면서 주사펄스를 각 행전극쌍 중 하나의 행전극에 순차적으로 인가하고, 주사펄스와 동기하여, 어드레스 기간에 있어서, 제2방전셀 내에 어드레스 방전을 선택적으로 생성하는 어드레스 수단; 서스테인 기간에 있어서, 서스테인 펄스를 행전극쌍들에 인가하는 서스테인 수단; 및 적어도 1필드 표시기간의 제1서브필드의 어드레스 기간 직전, 제2방전셀에 있어서의 상기 열전극과 하나의 행전극 사이에서의 어드레스 방전과 동일한 방전 전류 방향으로 리셋 방전을 생성하는 리셋 수단을 포함하는 표시장치이다.
본 발명에 따른 표시패널을 구동하는 방법은, 입력 영상 신호에 기초하여 각 화소에 대한 화소 데이터에 따라, 방전 공간을 통해 서로 대향하는 전면 기판 및 배면 기판, 전면 기판의 내면상에 유전층으로 피복된 복수의 행전극쌍들, 및 행전극쌍들과 교차하는 배면 기판의 내면상에 배치된 복수의 열전극을 갖고, 행전극쌍과 열전극의 각 교점에, 전면 기판 영역상에 광흡수층 및 배면 기판측상에 제2차 전자 방출 재료층을 갖는 제2방전셀 및 제1방전셀을 포함하는 단위 발광 영역으로 형성되는 표시패널을 구동하는 방법으로서, 상기 방법은: 1필드 표시기간을, 어드레스 기간 및 서스테인 기간을 각각 갖는 복수의 서브필드로 분할하는 단계; 어드 레스 기간에 제2방전셀에서의 어드레스 방전을 선택적으로 생성하기 위해, 주사펄스와 동기하여, 열전극측이 부극성이 되도록, 화소 데이터에 따른 화소 데이터 펄스를 열전극에 1표시라인씩 인가하는 한편, 정극성 주사펄스를 각 행전극쌍의 한 행전극에 순차적으로 인가하는 단계; 서스테인 기간에 서스테인 펄스를 행전극쌍들에 인가하는 단계; 및 적어도 1필드 표시기간의 제1서브필드에서 어드레스 기간 직전에, 제2방전셀에서 행전극쌍 중 하나의 행전극과 열전극 사이에서의 어드레스 방전과 동일한 방전 전류 방향으로 리셋 방전을 생성하는 단계를 포함하는 방법이다.
이하, 도면을 참조하여, 본 발명의 일 실시예를 상술한다.
도1은, 본 발명에 따른 표시장치로서 플라즈마 표시장치의 구성을 나타내는 다이어그램이다.
도1에 나타낸 바와 같이, 상기 플라즈마 표시장치는, 플라즈마 표시패널로서 PDP(50), X전극 드라이버(51), Y전극 드라이버(53), 어드레스 드라이버(55), 및 구동제어회로(56)를 포함한다.
상기 PDP(50)는, 표시 화면상의 수직 방향으로 각각 연장되는 벨트형 열전극( D1-Dm)으로 형성된다. 또한, 도1에 나타낸 바와 같이, 상기 PDP(50)는 행전극(X1 -Xn) 및 행전극(Y1-Yn)으로 형성되는데, 이들은 표시 화면상의 수평 방향으로 각각 연장되며, 수순에 따라 교대로 배치되어 있다. 행전극의 쌍들, 즉, 행전극쌍(X,Y)- 행전극쌍(Xn,Yn)은, PDP(50)상에 제1표시라인 내지 제n 표시라인을 포함한다. 열전극(D1-Dm)의 각각과 각 표시라인의 교점(도1에서 일점쇄선으로 둘러싸인 영역)에, 화소를 포함하도록 화소셀(단위 발광 영역)(PC)가 형성된다. 구체적으로, PDP(50)에 있어서, 제1표시라인에 속하는 화소셀(PC1,1-PC1,m), 제2표시라인에 속하는 화소셀(PC2,1-PC2,m, …,) 제n 표시라인에 속하는 화소셀(PCn,1-PCn,m)은 매트릭스 형태로 배치되어 있다.
도2-도5는, 상기 PDP(50)의 내부 구조의 발췌부를 나타내는 다이어그램들이다.
도2는, 상기 표시 평면측으로부터 취해진 PDP(50)의 평면도이다. 도3은, 도2에 나타낸 V1-V1라인으로부터 취해진 PDP(50)의 단면도이다. 도4는, 도2에 나타낸 V2-V2라인으로부터 취해진 PDP의 단면도이다. 도5는, 도2에 나타낸 W1-W1로부터 취해진 PDP(50)의 단면도이다.
도2에 나타낸 바와 같이, 상기 행전극(Y)은, 표시 화면상의 수평 방향으로 연장되어 있는 벨트형 버스전극(Yb)(행전극 Y의 본체), 및 상기 버스전극(Yb)에 연결된 복수의 투명전극(Ya)으로 구성되어 있다. 상기 버스전극(Yb)은, 예컨대, 블랙 금속막으로 형성되어 있다. 상기 투명전극(Ya)은 ITO와 같은 투명 도전막들로 형성되고, 버스전극(Yb)상의 각 열전극(D)에 대응되는 위치에 각각 배치된다. 상기 투명전극(Ya)은, 버스전극(Yb)에 수직 방향으로 연장되고, 도2에 나타낸 바와 같이, 양단이 더 넓게 만들어져 있다. 환언하면, 상기 투명전극(Ya)은 행전극(Y)의 본체 로부터 돌출된 돌출 전극으로 간주될 수 있다. 행전극(X)은 표시 화면의 수평 방향으로 확장하는 벨트형 버스전극(Xb)(행전극의 본체)으로 이루어져 있다. 버스전극(Xb)은 예를 들어, 블랙 금속층으로 형성된다. 투명전극(Xa)은 ITO와 같은 투명막으로 형성되고, 버스전극(Xb)상의 각 열전극에 대응하는 위치에 각각 배치된다. 투명전극(Xa)은 버스전극(Yb)에 수직한 방향으로 확장하고, 도2에 도시된 것보다 넓게 형성된 일단 및 타단을 갖는다. 환언하면, 투명전극(Xa)은 행전극(X)의 본체로부터 돌출하는 돌출전극으로서 간주될 수 있다. 각 투명전극(Xa 및 Ya)의 더 넓은 부분은, 도2에 나타낸 바와 같이, 소정 폭의 방전 갭(g)을 통해 서로 대향하도록 배치되어 있다. 구체적으로, 하나의 쌍을 형성하는 각 행전극(X 및 Y)의 본체로부터의 돌출 전극들로서, 투명전극(Xa 및 Ya)는, 방전 간극을 통해 서로 대향하도록 배치되어 있다.
도3에 나타낸 바와 같이, PDP(50)의 표시 평면을 포함하는 전면 투명기판(10)의 배면상에, 투명전극(Ya) 및 버스전극(Yb)을 포함하는 행전극(Y), 및 투명전극(Xa) 및 버스전극(Xb)을 포함하는 행전극(X)이 형성된다. 또한, 상기 행전극(X 및 Y)을 피복하도록, 전면 투명기판(10)의 배면상에 유전체층(11)이 형성된다. 유전체층(11)의 표면상에 각 선택셀(C2)에 대응하는 위치(후술한다)에, 유전체층(11)으로부터 후측 방향으로 돌출되도록 연장된 유전체층(12)이 형성된다. 도2에 나타낸 바와 같이, 상기 연장된 유전체층(12)은, 블랙 또는 다크 안료를 포함하는 벨트형 광흡수층으로 형성되고, 표시 평면상의 수평 방향으로 연장되어 형성되어 있다. 연장된 유전체층(12)의 표면과 연장된 유전체층(12)이 형성되지 않은 유전체층(11) 의 표면은, MgO(산화 마그네슘)로 형성된 보호층(도시하지 않음)으로 피복되어 있다. 전면 투명기판(10)과 평행하게 배치된 배면기판(13)상에, 버스 전극(Xb 및 Yb)(수직 방향)과 수직인 방향으로 연장된, 복수의 열전극(D)이 소정 간격으로 평행하게 배치되어 있다. 상기 배면기판(13)은, 열전극(D)을 피복하기 위한 화이트 열전극 보호층(유전체층)으로 형성되어 있다. 제1측벽(15a), 제2측벽(15b), 및 수직벽(15c)을 포함하는 구획(15)은 열전극 보호층(14)상에 형성되어 있다. 버스 전극(Xb)과 대향하는 열전극 보호층(14)상의 한 지점에, 표시 평면상의 수평방향으로 연장되는 제1측벽(15a)이 형성되어 있다. 버스전극(Yb)과 대향하는 열전극 보호층(14)상의 한 지점에, 표시 평면상의 수평 방향으로 연장되는 제2측벽이 형성되어 있다. 버스전극(Xb(Yb))상에 규칙적인 간격으로 배치된 투명전극(Xa(Ya)) 사이의 위치에, 상기 버스전극(Xb(Yb))에 수직인 방향으로 수직벽(15c)이 연장되어 형성되어 있다.
또한, 도3에 나타낸 바와 같이, 열전극 보호층(14)상의 연장된 유전층(12)과 대향하는 영역(수직벽(15c), 제1측벽(15a) 및 제2측벽(15b)의 각각의 측면을 포함한다)에 제2전자 방출 재료층(30)이 형성되어 있다. 상기 제2전자 방출 재료층(30)은, 낮은 일함수(예컨대, 4.2eV이하), 또는 높은 2차 전자 방출 계수를 갖는 고λ재료로 이루어진 층이다. 제2차 전자 방출 재료층(20)으로서 사용되는 재료는, 예컨대, MgO, CaO, SrO, BaO 등의 알칼리 토금속 산화물, Cs2O 등의 알칼리 금속 산화물, CaF2, MgF2, TiO2, Y2O3 등의 플루오르화물, 또는 결정 결함이나 불순물 도핑에 의해 2차 전자 방출 계수가 향상된 재료, 다이아몬드와 같은 박막, 탄소 나노튜브 등이다. 한편, 연장된 유전체층(12)과 대향하는 영역을 제외한 열전극 보호층(14)상의 영역(수직벽(15c), 제1측벽(15a), 및 제2측벽(15b)의 각각의 측면을 포함한다)에 있어서, 도3에 나타낸 바와 같이, 형광체층(16)이 형성되어 있다. 형광체층(16)으로서, 적색 발광을 하는 적색 형광층; 녹색 발광을 하는 녹색 형광층; 및 청색 발광을 하는 청색 형광층이 있고, 각 화소셀 PC에 대해 그 지정이 결정된다. 2차 전자 방출 재료층(30) 및 형광체층(16)과 유전체층(11) 사이에, 방전 가스로 채워진 방전 공간이 존재한다. 제1측벽(15a), 제2측벽(15b) 및 수직벽(15c)은, 연장된 유전체층(12) 또는 유전체층(11)의 표면에 도달하지 않는 높이를 갖는다. 따라서, 도3에 나타낸 바와 같이, 방전 가스가 통과할 수 있는, 갭 r이 제2측벽(15b)과 연장된 유전체층(12) 사이에 존재한다. 제1측벽(15a)과 연장된 유전체층(12) 사이에, 방전의 간섭을 방지하기 위해, 유전체층(17)이 제1측벽(15a)을 따라 연장되어 형성되어 있다. 또한, 수직벽(15c)과 연장된 유전체층(12) 사이에, 도4에 나타낸 바와 같이, 수직벽(15c)을 따라 유전체층(18)이 간헐적으로 형성되어 있다.
여기서, 제1측벽(15a) 및 수직벽(15c)으로 둘러싸인 영역(도2에서 일점쇄선으로 둘러싸인 영역)은 화소를 포함하는 화소셀(PC)을 한정한다. 또한, 도2 및 도3에 나타낸 바와 같이, 제2측벽(15b)에 의해, 화소셀(PC)은 표시셀(C1)(제1방전셀) 및 선택셀(C2)(제2방전셀)로 분할된다. 도2 및 도3에 나타낸 바와 같이, 표시셀(C1)은, 1표시 라인을 구성하는 한 쌍의 행전극(X 및 Y)과, 형광체층(16)을 포함한다. 한편, 상기 선택셀(C2)은, 표시 라인을 구성하는 한 쌍의 행전극들 중 하나의 행전극(Y), 상기 표시 평면상의 상기 표시 라인에 상방으로 인접한 표시 라인을 구성하는 한 쌍의 행전극들 중 하나의 행전극(X), 연장된 유전체층(12), 및 2차 전자 방출 재료층(30)을 포함한다. 도2에 나타낸 바와 같이, 상기 표시셀(C1)에 있어서, 행전극(X)의 투명전극(Xa)의 일단에 형성된 넓은 부분 및 행전극(Y)의 투명전극(Ya)의 일단에 형성된 넓은 부분은, 방전 갭(g)을 통해 서로 대향하도록 배치되어 있다. 한편, 상기 선택셀(C2)은 투명전극(Ya)의 타단에 형성된 넓은 부분을 포함하지만, 상기 투명전극을 포함하지는 않는다.
또한, 도3에 나타낸 바와 같이, 표시 평면상에서 수직 방향(도3에 있어서 수평 방향)으로 서로 인접한 각 화소셀의 방전 공간은, 제1측벽(15a) 및 유전체층(17)에 의해 블록되어 있다. 그러나, 동일 화소셀(PC)에 속해 있는 각 선택셀(C2) 및 표시셀 (C1)의 방전 공간은, 도3에 나타낸 바와 같이, 갭(r)을 통해 연결된다. 또한, 도4에 나타낸 바와 같이, 표시 평면상에서 수평 방향으로 서로 인접한 각 선택셀(C2)의 방전 공간은 연장된 유전체층(12) 및 유전체층(18)에 의해 블록되어 있는 한편, 표시 평면상에서 수평 방향으로 서로 인접한 각각의 표시셀(C1)의 방전 공간들은 서로 연결된다.
상기한 바와 같이, PDP(50)상에 형성된 화소셀(PC1,1-PCn,m)의 각각은, 서로 연결되는 방전 공간을 갖는 표시셀(C1) 및 선택셀(C2)로 구성되어 있다.
구동제어회로(56)로부터 공급되는 타이밍 신호에 따라, X전극 드라이버(51)는 다양한 구동 펄스를 PDP(50)의 행전극(X1, X2, X3, X4, X 5,…, Xn-1 및 Xn)의 각각 에 인가한다. 상기 구동제어회로(56)로부터 공급되는 타이밍 신호에 따라, 상기 전극 드라이버(53)는 다양한 구동 펄스를 PDP(50)의 행전극(Y1, Y2, Y3, Y 4, Y5,…, 및 Yn)의 각각에 인가한다. 상기 구동제어회로(56)로부터 공급되는 타이밍 신호에 따라, 상기 어드레스 드라이버(55)는 화소 데이터 펄스를 PDP(50)의 열전극(D1-Dm)에 인가한다.
상기 구동제어회로(56)는, 입력 영상 신호를 각 화소에 대한 휘도 레벨을 나타내는, 예컨대, 8비트의 화소 데이터로 우선 변환하고, 화소 데이터상에서 오류 확산 처리 및 디더 처리를 행한다. 예를 들면, 오류 확산 처리에 있어서, 우선, 상기 화소 데이터의 상위 6비트는 표시 데이터로 규정되고, 나머지 두 하위 비트는 오류 데이터로 규정된다. 다음, 각각의 주위 화소에 대응되는 화소 데이터의 각 오류 데이터는 웨이트(weight) 및 가산되고, 상기 나머지 데이터는 표시 데이터로 반영된다. 상기 동작에 의해, 원화소의 하위 2비트의 휘도는 사실상, 주위 화소들로 나타나고, 따라서, 8비트 화소 데이터와 동등한 휘도 계조의 표현은 8비트보다 적은 6비트 표시 데이터에 의해 달성될 수 있다. 다음, 오류 확산 처리에 의해 생성된, 6비트 오류 확산처리된 영상 데이터는, 디더 처리된다. 디더 처리에 있어서, 서로 인접한 복수의 화소들은 하나의 화소 단위로 그룹화되고, 상기 화소 단위에 있어서의 각 화소들에 대응되는 오류 확산처리된 화소 데이터는 서로 다른 디더 계수가 할당되고, 디더 가산 화소 데이터를 생성하도록 가산된다. 상기 디더 계수의 가산에 따라, 1화소 유닛에서 볼 때, 상기 디더 가산 화소 데이터의 상위 4비트일 지라도 8비트에 대등한 휘도를 나타낼 수 있다.
상기 구동제어회로(56)는 8비트 화소 데이터를, 상기 오류 확산 처리 및 디더 처리로써, 4비트 다계조 화소 데이터(PDs)로 변환하고, 다시 다계조 화소 데이터(PDs)를, 도6에 나타낸 바와 같이, 데이터 변환 테이블에 따라, 15비트 화소 구동 데이터(GD)로 변환한다. 이에 따라, 256계조 레벨을 8비트로 나타낼 수 있는 화소 데이터는 총 16패턴이 포함된 15비트 화소 구동 데이터(GD)로 변환된다. 다음, 화소 구동 데이터 비트 그룹(DB1-DB15)을 생성하기 위해, 구동제어회로(56)는 상기 화소 구동 데이터(GD1,1-GDn,m)를 화소 구동 데이터(GD1,1-GDn,m)의 각 화면에 대한 각 비트 자리로 분할한다. 상기 구동제어회로(56)는, 서브필드(SF1-SF15)의 각각에 따른 화소 구동 데이터 비트 그룹(DB)에 있어서의 데이터 비트의 1표시 라인(m)을, 상기 어드레스 드라이버(55)에 공급한다.
도7은, 중간톤의 표시를 제공하도록 PDP(50)를 구동하기 위해, 선택적 소거 어드레스법이 적용된, 발광 구동 흐름을 나타내는 다이어그램이다.
도7에 나타낸 발광 구동 흐름에 있어서, 영상 신호에 있어서의 각 필드는 15 서브필드(SF1-SF15)로 분할된다. 제1서브필드(SF1)에 있어서, 리셋 단계(R), 선택적 기입 어드레스 단계(W), 및 발광 서스테인 단계 I가 순차적으로 행해진다. 제2서브필드(SF2) 내지 제15서브필드(SF15)에 있어서, 리셋 단계(RO), 선택적 소거 어드레스 단계(WO), 리셋 단계(Re), 선택적 소거 어드레스 단계(We), 및 발광 서스테인 단계 I가 순차적으로 행해진다. 제15서브필드에 있어서, 발광 서스테인 단계 I 직후, 소거 단계(E)가 행해진다.
도8은, 도7에 나타낸 발광 구동 흐름에 따른 각 단계에 있어서, 어드레스 드라이버(55), X전극 드라이버(51), 및 Y전극 드라이버(53)의 각각에 의해 PDP(50)에 인가되는 여러 가지 구동펄스를 나타내는 다이어그램이다. 도8에 있어서, 제1서브필드 (SF1) 및 다음 서브필드(SF2)의 부분은 설명을 위해 발췌된 부분이다. 또한, 도8에 있어서, 전극간 방전 전류 방향은 화살표로 나타낸다.
우선, 제1서브필드(SF1)의 리셋 단계(R)의 직전 벽방전 분포 상태로서, 선택셀 (C2)에 있어서 열전극(D(D1-Dn))상에 음전하 -가 존재하고; 행전극(Y(Y1-Y n))상에 양전하 +가 존재하고; 표시셀(C1)에 있어서 행전극(Y)상에 음전하 --가 존재하고; 행전극(X(X1-Xn))상에 음전하 --가 존재한다. 여기서, +, -, ++, 및 --는 벽전하의 극성 뿐만 아니라, 벽전하의 양도 나타낸다. 환언하면, ++, 및 --는 +, 및 -보다 벽전하의 양이 더 많다는 것을 나타낸다.
제1서브필드(SF1)의 리셋 단계(R)에 있어서, 상기 Y전극 드라이버(53)는 서서히 증가 변화하는 정극성의 리셋 펄스(RPY)를 생성하고, 동시에 PDP(50)의 행전극 (Y1-Yn)의 각각에 리셋 펄스(RPY)를 인가한다. 또한, 리셋 펄스(RPY )와 동일한 타이밍에서, X전극 드라이버(51)는, PDP(50)의 행전극(X1-Xn)의 각각에 동시에 인가되는 정극성의 리셋 펄스(RPX)를 생성한다. 상기 리셋 펄스(RPY 및 RPX)의 인가에 따라, PDP(50)의 모든 화소셀 각각의 선택셀(C2)에 있어서, 열전극(D)과 행전극(Y) 사이 에 미세한 리셋 방전이 생성되어 선택셀(C2)에 벽전하가 형성된다. 리셋 방전의 종지 후, 선택셀(C2)에 있어서의 열전극(D)상에 정극성의 벽전하 +가 형성되는 한편, 행전극 (Y)상에 부극성의 벽전하 -가 형성된다. 또한, 표시셀(C1)에 있어서의 행전극(Y)상에 부극성의 벽전하 --가 형성되고, 행전극(X)상에도 부극성의 벽전하 --가 생성된다.
상기한 바와 같이, 리셋 단계(R)에 있어서, PDP(50)의 모든 화소셀(PC)의 선택셀(C2)에 벽전하가 생성된다.
다음, 제1서브필드(SF1)의 선택적 기입 어드레스 단계(W)에 있어서, Y전극 드라이버(53)는 정극성의 전압(V1)을 갖는 주사 베이스 펄스(SBP)를 모든 행전극(Y1-Yn)에 인가하고, 주사 베이스 펄스(SBP)로부터 돌출되는 파형에 있어서의 정극성의 전압(V2(V2>V1))을 갖는 주사펄스(SP)를 행전극(Y1-Yn)의 각각에 순차적으로 인가한다. 한편, X전극 드라이버(51)는 행전극(X1-Xn)의 각각에 V1을 인가한다. 어드레스 드라이버(55)는, 상기 서브필드(SF1)에 따른 화소 구동 데이터 비트 그룹(DB1)에 있어서의 각 데이터를, 그 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스(DP)로 변환한다. 예를 들면, 어드레스 드라이버(55)는, 논리 레벨 0에서의 화소 구동 데이터 비트를 고전압 화소 데이터 펄스(DP)로 변환하는 한편, 논리 레벨 1에서의 화소 구동 데이터 비트를 저전압(0볼트) 화소 데이터 펄스(DP)로 변환한다. 다음, 주사펄스(SP)의 인가 타이밍과 동기하여, 1표시 라인(m)에 대한 열전극(D1-Dm)에 이들 화소 데이터 펄스(DP)가 인가된다. 구체적으로, 어드레스 드라이 버(55)는, 우선, 제1표시 라인에 대응하는 m화소 데이터 펄스(DP)를 포함하는 화소 데이터 펄스 그룹(DP1)을 열전극(D1-Dm)에 인가한 후, 제2표시 라인에 대응하는 m화소 데이터 펄스(DP)를 포함하는 화소 데이터 펄스 그룹(DP2)을 열전극(D1-Dm)에 인가한다. 정극성의 전압(V2)을 갖는 주사펄스(SP)와 저전압(0볼트) 화소 데이터 펄스(DP)가 동시에 인가된 화소셀 (PC)의 선택셀(C2)에 있어서의 행전극(Y)과 열전극(D) 사이에 선택적 기입 어드레스 방전이 생성된다.
상기 선택셀(C2)에 있어서의 선택적 어드레스 방전은, 표시셀(C1)을, 갭(r)을 통해 표시셀(C1)로 연장함으로써 점등셀 상태 또는 소등셀 상태 중 하나로 설정이 요구되는 방전이다.
상기 선택적 기입 어드레스 방전 후, 점등이 될 화소셀(PC)의 선택셀(C2)에 있어서의 열전극(D)상에 정극성의 벽전하 ++가 형성되고, 행전극(Y)상에 부극성의 벽전하 --가 형성된다. 또한, 표시셀(C1)에 있어서의 행전극(Y)상에 부극성의 벽전하 --가 형성되고, 행전극(X)상에도 부극성의 벽전하 --가 형성된다.
반면에, 소등되어야 하는 화소셀(PC)에 화소 데이터 펄스(DP)가 인가되지 않았기 때문에, 선택적 기입 어드레스 방전이 생성되지 않는다. 따라서, 화소셀(PC)의 벽전하 분포 상태는 리셋 방전의 종료 직후와 동일한 상태로 남아있다.
다음으로, 제1서브필드(SF1)의 서스테인 스테이지 I에서, Y-전극 구동기(53)는 부극성의 서스테인 펄스(IPY)를 행전극(Y1 - Yn)의 각각에 반복하여 인가하는 반면, X-전극 구동기(51)는 부극성의 서스테인 펄스(IPX)를 행전극(X1 - Xn)의 각각에 반복하여 인가한다. 서스테인 펄스의 인가는 행전극(Y1 - Yn) 및 행전극(X1 - Xn)으로 선택적으로 행해지고, 상기 인가는 상기 서스테인 스테이지 I이 속하는 서브필드에 할당된 횟수만큼 반복된다. 어드레스 구동기(55)는 행전극(Y)의 각각에 먼저 인가된 서스테인 펄스(IPY)와 동기하는 정극성의 어드레스 펄스(AP)를 열전극(D1 - Dm)에 인가한다. 서스테인 펄스(AP)가 서스테인 펄스(IPY)가 발생되는 시간으로부터 다음의 서스테인 펄스(IPX)가 소멸되는 시간까지의 폭을 갖는 동안, 서스테인 펄스(AP)의 폭은 서스테인 스테이지 I이 서스테인 펄스(IPY)로 종료할 때의 서스테인 펄스(IPY)의 폭과 동일하다.
점등되어야 하는 화소셀(PC)(점등셀)에서, 제1서스테인 펄스(IPY) 및 어드레스 펄스(AP)가 동기하여 인가되면, 선택셀(C2)의 열전극(D)과 행전극(Y) 사이에 방전이 발생한다. 서스테인 펄스 및 어드레스 펄스(AP)에 의해 야기된 방전은 선택셀(C2)의 열전극(D)상에 부극성의 벽전하 --의 형성 및 행전극(Y)상에 정극성의 벽전하 ++의 형성을 발생시킨다. 행전극(Y)의 벽전하는 극성이 반전된다. 또한, 정극성의 벽전하 ++는 표시셀(C1)의 행전극(Y)상에 형성되고, 부극성의 벽전하 --는 또한 행전극(X)상에 형성된다.
벽전하의 형성은 표시셀(C1)이 점등셀 상태로 설정되도록 야기하고, 서스테인 방전(표시 방전)은 다음의 서스테인 펄스(IPX)의 인가에 따라 표시셀(C1)의 행전극(Y)과 행전극(X)사이에 발생한다.
소등되어야 하는 화소셀(PC)(점등셀)에서, 부극성의 벽전하 -는 선택셀(C2)의 행전극(Y)상에 형성되고, 정극성의 벽전하 +는 열전극(D)상에 형성되어, 제1서스테인 펄스(IPY)와 그와 동기하는 어드레스 펄스(AP)의 인가에 따른 선택셀(C2)의 열전극(D)과 행전극(Y) 사이에 방전이 일어나지 않게 되고, 벽전하는 어느 쪽도 극성이 반전하지 않는다. 따라서, 다음 서스테인 펄스(IPX)가 인가되는 때에, 표시셀(C1)의 행전극(Y)과 행전극(X) 사이에 서스테인 방전이 발생하지 않는다.
점등셀에서, 서스테인 스테이지 I의 최종 서스테인 펄스(IPY)는 행전극(Y)에 인가되고, 어드레스 펄스(AP)는 서스테인 펄스(IPY)와 동기하여 열전극(D)에 인가되고, 그에 의해 선택셀(C2)의 열전극(D)상에 부극성의 벽전하 --를 형성하고 행전극(Y)상에 정극성의 벽전하 ++를 형성하기 위해 선택셀(C2)의 열전극(D)과 행전극(Y) 사이에 방전이 야기된다. 표시셀(C1)에서, 행전극(Y)상에 정극성의 벽전하 ++를 형성하고 행전극(X)상에 부극성의 벽전하 --를 형성하기 위해 행전극(X)과 행전극(Y) 사이에 방전이 발생한다.
제2서브필드(SF2)의 리셋 스테이지(RO)에서, Y-전극 구동기(53)는 천천히 상승 변화하는 정극성의 리셋 펄스(RPY)를 발생시키고, 동시에 리셋 펄스(RPY)를 PDP (50)의 행전극(Y1, Y2 - Yn)의 각각에 인가한다. 또한, 리셋 펄스(RPY )와 동일한 타이밍에서, X-전극 구동기(51)는 PDP(50)의 행전극(X1, X2 - Xn)의 각각에 동시에 인 가되는 정극성의 리셋 펄스(RPX)를 발생시킨다.
이들 리셋 펄스(RPY 및 RPX)의 인가에 응답하여, 제1서브필드(SF1)의 서스테인 스테이지 I에서 서스테인 방전이 생성된 PDP(50)의 모든 화소셀(PC)의 홀수번째 행의 화소셀에서, 선택셀(C2)에 벽전하를 형성하기 위해 PDP(50)의 모든 화소셀(PC)의 각각의 선택셀(C2)의 열전극(D)과 행전극(Y)사이에 미세한 역 리셋 방전이 생성된다. 리셋 방전의 종료후에, 정극성의 벽전하 +는 선택셀(C2)의 열전극(D)상에 형성되는 반면, 부극성의 벽전하 -는 행전극(Y)상에 형성된다. 또한, 정극성의 벽전하 ++는 표시셀(C1)의 행전극(Y)상에 유지되고, 부극성의 벽전하 --는 또한 행전극(X)상에 유지된다. 이러한 리셋 스테이지(RO)에서, 리셋 펄스(RPX)의 인가에 응답하여 짝수 번째 행의 화소셀에 방전이 일어나지 않는다.
제2서브필드(SF2)의 다음 어드레스 스테이지 Wo에서, Y-전극 구동기(53)는 정극성의 전압(V1)을 갖는 주사 기본 펄스(SBP)를 행전극(Y1, Y2 - Yn)에 인가하고, 순차적으로 주사 기본 펄스(SBP)로부터 돌출하는 파형의 정극성의 전압(V2)을 갖는 주사 펄스(SP)를 홀수 번째의 행전극(Y1, Y3 - Yn-1)의 각각에 인가한다. X-전극 구동기(51)는 정극성의 전압(V1)을 갖는 주사 기본 펄스(SBP)를 행전극(X1, X2 - Xn )의 각각에 동시에 인가한다. Y-전극 구동기(53)에 의한 주사 기본 펄스(SBP)의 인가는 X-전극 구동기(51)에 의한 주사 기본 펄스(SBP)의 인가와 동시에 행해진다. 어드레스 구동기(55)는 서브필드(SF2)에 대응하는 화소 구동 데이터 비트(DB2)의 데이터 비트 각각을 그 논리 레벨에 대응하는 펄스 전압을 갖는 화소 데이터 펄스로 변환한다. 예를 들어, 어드레스 구동기(55)는 논리 레벨 0의 화소 구동 데이터 비트를 로우 전압(0볼트) 화소 데이터 펄스(DP)로 변환하는 반면, 논리 레벨 1의 화소 구동 데이터 비트를 정극성의 하이 전압을 갖는 화소 데이터 펄스(DP)로 변환한다. 이러한 변환은 제1서브필드와 논리적으로 역행한다. 그 후에, 이들 화소 데이터 펄스(DP)는 주사 펄스(SP)의 인가 타이밍과 동기하여 하나의 표시 라인(m)에 대해 열전극(D1 - Dm)에 인가된다. 구체적으로, 어드레스 구동기(55)는 먼저 제1표시 라인에 대응하는 m 화소 데이터 펄스(DP)로 이루어진 화소 데이터 펄스 그룹(DP1)을 열전극(D1 - Dm)에 인가하고, 다음은 제2표시 라인에 대응하는 m 화소 데이터 펄스(DP)로 이루어진 화소 데이터 펄스 그룹(DP2)을 열전극(D1 - Dm)에 인가한다. 선택적 기입 어드레스 방전은 정극성의 전압(V2)을 갖는 주사 펄스(SP) 및 로우 전압(0볼트) 화소 데이터 펄스(DP)가 동시에 인가된 화소셀(PC)의 선택셀(C2)의 열전극(D)과 행전극(Y) 사이에 생성된다.
선택적 기입 어드레스 방전 후에, 정극성의 벽전하 +는 홀수 번째의 행에 소등되어야 하는 화소셀(PC)의 선택셀(C2)의 열전극(D)상에 형성되고, 부극성의 벽전하 -는 행전극(Y)상에 형성된다. 또한, 부극성의 벽전하 --는 홀수 번째의 행의 화소셀(PC)의 표시셀(C1)의 행전극(Y)상에 형성되고, 부극성의 벽전하 --는 또한 행전극(X)상에 형성된다. 따라서, 소등되어야 하는 화소셀(PC)은 소등 상태로 설정된다.
반면에, 점등되어야 하는 화소셀(PC)에 화소 데이터 펄스(DP)가 인가되지 않기 때문에, 선택적 기입 어드레스 방전이 생성되지 않는다. 따라서, 화소셀(PC)의 벽전하 분포 상태는 리셋 스테이지(RO)의 리셋 방전의 종료 직후와 동일하게 남아있다. 구체적으로, 정극성의 벽전하 ++는 표시셀(C1)의 행전극(Y)상에 유지되고, 부극성의 벽전하 --는 행전극상에 유지된다.
제2서브필드(SF2)의 리셋 스테이지(Re)에서, Y-전극 구동기(53)는 부극성의 서스테인 펄스(IPY)를 PDP(50)의 짝수 번째 행전극(Y2, Y4 - Yn)의 각각에 인가하고, 동시에, X-전극 구동기(51)는 부극성의 서스테인 펄스(IPX)를 짝수 번째의 행전극(X1, X3 - Xn-1)의 각각에 인가한다. 어드레스 구동기(55)는 정극성의 어드레스 펄스(AP)를 서스테인 펄스(IPY,IPX)의 인가와 동기하여 열전극(D1 - Dm )에 인가한다. 그 결과, 소등 상태를 유지하기 위해 제1서브필드(SF1)에서 소등셀로 설정된 화소셀(PC)에 방전이 일어나지 않는다. 제1서브필드(SF1)에서 점등셀로 설정된 화소셀(PC)에서, 짝수 번째의 행의 선택셀(C2) 및 표시셀(C1)의 각각에 방전이 발생하고, 정극성의 벽전하 +는 선택셀(C2)의 행전극(Y)상에 형성되고, 부극성의 벽전하 -는 열전극(D)상에 형성되고, 정극성의 벽전하 ++는 표시셀(C1)의 행전극(Y)상에 형성되고, 부극성의 벽전하 --는 행전극(X)상에 형성된다.
후속적으로, Y-전극 구동기(53)는 천천히 상승 변화하는 정극성의 리셋 펄스(RPY)를 발생시키고, 동시에 리셋 펄스(RPY)를 PDP(50)의 행전극(Y1, Y 2 - Yn) 각각 에 인가한다. 또한, 리셋 펄스(RPY)와 동일한 타이밍에서, X-전극 구동기(51)는 PDP(50)의 행전극(X1, X2 - Xn)의 각각에 동시에 인가되는 정극성의 리셋 펄스(RPX)를 발생시킨다.
제1서브필드(SF1)의 서스테인 스테이지 I에서 서스테인 방전이 생성된 PDP (50)의 모든 화소셀(PC)의 짝수 번째 행의 화소셀에서, 선택셀(C2)의 벽전하를 형성하기 위해, 이들 리셋 펄스(RPY 및 RPX)의 인가에 응답하여 열전극(D)과 행전극(Y) 사이에 미세한 역 리셋 방전이 발생된다. 리셋 방전의 종료 후에, 정극성의 벽전하 +는 선택셀(C2)의 열전극(D)상에 형성되는 반면, 부극성의 벽전하 -는 행전극(Y)상에 형성된다. 또한, 정극성의 벽전하 ++는 짝수 번째 화소셀의 표시셀(C1)의 행전극(Y)상에 유지되고, 부극성의 벽전하 --는 또한 행전극(X)상에 유지된다. 상기 리셋 스테이지(Re)에서, 리셋 펄스(RPX)의 인가에 응답하여 홀수 번째 행의 화소셀에 방전이 일어나지 않는다.
제2서브필드(SF2)의 다음 어드레스 스테이지(We)에서, Y-전극 구동기(53)는 정극성의 전압(V1)을 갖는 주사 기본 펄스(SBP)를 행전극(Y1, Y2 - Yn)에 인가하고, 순차적으로 주사 기본 펄스(SBP)로부터 돌출하는 파형의 정극성의 전압(V2)을 갖는 주사 펄스(SP)를 짝수 번째 행전극(Y2, Y4 - Yn)의 각각에 인가한다. X-전극 구동기(51)는 정극성의 전압(V1)을 갖는 주사 기본 펄스(SBP)를 행전극(X1, X2 - Xn )의 각각에 동시에 인가한다. Y-전극 구동기(53)에 의해 주사 기본 펄스(SBP)의 인가는 X-전극 구동기(51)에 의한 주사 기본 펄스(SBP)의 인가와 동시에 행해진다. 어드레스 스테이지(WO)의 경우와 같이, 어드레스 구동기(55)는 서브필드(SF2)에 대응하는 화소 구동 데이터 비트(DB2)의 데이터 비트 각각을 그 논리 레벨에 대응하는 펄스 전압을 갖는 화소 데이터 펄스로 변환한다. 그 후에, 이들 화소 데이터 펄스(DP)는 주사 펄스(SP)의 인가 타이밍과 동기하여 하나의 표시 라인(m)에 대해 열전극(D1 - Dm)에 인가된다. 구체적으로, 어드레스 구동기(55)는 먼저 제1표시 라인에 대응하는 m 화소 데이터 펄스(DP)로 이루어진 화소 데이터 펄스 그룹(DP1)을 열전극(D1 - Dm )에 인가하고, 다음은 제2표시 라인에 대응하는 m 화소 데이터 펄스(DP)로 이루어진 화소 데이터 펄스 그룹(DP2)을 열전극(D1 - Dm)에 인가한다. 선택적 기입 어드레스 방전은 정극성의 전압(V2)과 로우 전압(0볼트) 화소 데이터 펄스(DP)를 갖는 주사 펄스(SP)가 동시에 인가된 화소셀(PC)의 선택셀(C2)에서의 열전극(D)과 행전극(Y) 사이에 생성된다.
선택적 기입 방전 후에, 정극성의 벽전하 +는 짝수 번째 행에 소등되어야 하는 화소셀(PC)의 선택셀(C2)의 열전극(D)상에 형성되고, 부극성의 벽전하 -는 행전극(Y)상에 형성된다. 부극성의 벽전하 --는 짝수 번째 행의 화소셀(PC)의 표시셀(C1)의 행전극(Y)상에 형성되고, 부극성의 벽전하 --는 또한 행전극(X)상에 형성된다. 따라서, 소등되어야 하는 화소셀(PC)은 소등 상태로 설정된다.
반면에, 짝수 번째 행에 점등되어야 하는 화소셀(PC)에는 화소 데이터 펄스 (DP)가 인가되지 않기 때문에, 선택 기입 어드레스 방전이 생성되지 않는다. 따라서, 화소셀(PC)의 벽전하 분포 상태는 리셋 스테이지(RO)의 리셋 방전 종료 직후와 동일하게 남아있다. 구체적으로, 정극성의 벽전하 ++는 표시셀(C1)의 행전극(Y)상에 유지되고, 부극성의 벽전하 --는 행전극상에 유지된다.
다음에, 제2서브필드(SF2)의 서스테인 스테이지 I에서, Y-전극 구동기(53)는 부극성의 서스테인 펄스(IPY)를 행전극(Y1 - Yn)의 각각에 반복적으로 인가하는 반면, X-전극 구동기(51)는 부극성의 서스테인 펄스(IPX)를 행전극(X1 - Xn)의 각각에 반복적으로 인가한다. 서스테인 펄스의 인가는 행전극(Y1 - Yn) 및 행전극(X1 - Xn)에 선택적으로 행해지고, 상기 인가는 상기 서스테인 스테이지 I이 속하는 서브필드에 할당된 횟수만큼 반복된다. 어드레스 구동기(55)는 먼저 인가된 서스테인 펄스(IPY) 직전의 정극성의 어드레스 펄스(AP)를 열전극(D1 - Dm)에 인가한다.
어드레스 펄스(AP)가 인가된 바와 같이, 소등되어야 하는 화소셀(PC)에서만(선택 소거 방전이 발생하였거나 또는, 소등셀), 선택셀(C2)내의 열전극(D)과 행전극(Y) 사이에 약한 방전이 생성된다. 약한 방전이 선택셀(C2)에서 종료된 후에, 선택셀(C2)에 소등 상태(뉴트럴 상태)를 가져오기 위해, 부극성의 벽전하 -는 선택셀(C2)의 열전극(D)상에 형성되고, 정극성의 벽전하 +는 선택셀(C2)의 행전극(Y)상에 형성된다. 여기서, 선택셀(C2)의 열전극 및 행전극(Y)상의 벽전하는 극성만이 반전한다.
반면에, 점등되어야 하는 화소셀에서(선택적 소거 방전이 일어나지 않았거나 또는, 점등셀), 선택셀(C2)의 벽전하 분포 상태는 리셋 스테이지(RO, Re)의 리셋 방전의 종료로부터 동일하게 남아있다.
여기서, 부극성의 벽전하 --는 소등셀에 설정되는 표시셀(C1)의 행전극(Y)상에 형성되고, 부극성의 벽전하 --는 행전극(X)상에 형성된다. 또한, 정극성의 벽전하 ++는 점등셀로 설정되는 표시셀(C1)의 행전극(Y)상에 형성되고, 부극성의 벽전하 --는 행전극(X)상에 형성된다. 따라서, 점등셀에서만, 두 번째로 인가된 서스테인 펄스(IPX)에 의해 표시셀(C1)의 행전극(Y)과 행전극(X) 사이에 서스테인 방전(표시 방전)이 발생한다.
점등셀에서, 서스테인 스테이지 I의 최종 서스테인 펄스(IPY)는 행전극(Y)에 인가되고, 어드레스 펄스(AP)(도시되지 않음)는 서스테인 펄스(IPY)와 동기하여 열전극(D)에 인가되고, 그에 의해 선택셀(C2)의 열전극(D)상에 부극성의 벽전하 -를 형성하고, 행전극(Y)상의 정극성의 벽전하 +를 형성하기 위해 선택셀(C2)의 열전극(D)과 행전극(Y)사이의 방전을 야기한다. 표시셀(C1)에서, 행전극(Y)상에 정극성의 벽전하 ++를 형성하고 행전극(X)상에 부극성의 벽전하 --를 형성하기 위해 행전극(X)과 행전극(Y) 사이에 방전이 일어난다.
후속의 제3서브필드(SF3) - 제15서브필드(SF15)의 각각의 각 스테이지의 동작은 상술한 제2서브필드(SF2)의 각 스테이지의 동작과 유사하다.
전술한 실시예에서, 열전극 측은 리셋 방전 및 선택 방전을 생성하기 위해 상대적으로 부극성으로 이루어지고, 부극성의 서스테인 펄스는 선택적으로 인가된다. 선택적으로, 극성은 리셋 방전과 선택 방전을 생성하기 위해 상대적으로 정극성으로 이루어진 열전극 측으로 반전될 수 있고, 정극성의 서스테인 펄스가 선택적으로 인가될 수 있다.
또한, 전술한 실시예에서, Y-전극 및 X-전극은 Y-X, Y-X 전극 레이아웃을 형성하기 위해 선택적으로 배치되고, 반작용력을 감소시키기 위해, 짝수 번째의 Y-전극 및 홀수 번째의 X-전극에 인가된 펄스는 동위상으로 이루어지고, 짝수 번째의 X-전극 및 홀수 번째의 -전극에 인가된 펄스는 동위상으로 이루어지고, 홀수 번째의 라인 및 짝수 번째의 라인의 리셋 및 어드레스 스테이지는 선택 소거 어드레스의 서브필드에서 일시적으로 분리된다. 선택적으로, 셀 구조는 전극 레이아웃이 X-Y, Y-X이고, 홀수 번째 라인의 선택셀(C2)이 짝수 번째 라인의 선택셀에 인접하여 배치되도록 될 수 있다. 이 구조에서, Y-전극에 인가된 펄스는 동위상으로 이루어질 수 있고, X-전극에 인가된 펄스는 동위상으로 이루어질 수 있기 때문에, 홀수 번째 라인 및 짝수 번째 라인의 리셋 및 어드레스 스테이지는 선택적 소거 어드레스의 서브필드에서 일시적으로 분리될 필요가 없다.
또한, 전술한 실시예에서 지칭된 필드는 NTSC 표준 등의 비월 영상 신호로 고려되고, 비월아닌 영상 신호의 프레임(스크린)에 대응한다.
상술한 바와 같이, 본 발명에 따르면, 표시 장치는 어드레스 기간에서 제2방전셀의 어드레스 방전을 선택적으로 생성하기 위해, 행전극쌍 중 하나의 행전극에 주사 펄스를 인가하면서, 주사 펄스와 동시에, 화소 데이터에 대응하는 화소 데이 터 펄스를 하나의 표시 라인씩 열전극에 인가하는 어드레스 수단, 서스테인 기간에서 행전극쌍에 서스테인 펄스를 인가하는 서스테인 수단 및 하나의 필드 표시기간의 적어도 제1서브필드의 어드레스 기간 직전에 행전극쌍 중 하나의 행전극과 제2방전셀의 열전극 사이의 어드레스 방전과 동일한 방전 전류 방향으로 리셋 방전을 생성하는 리셋 수단을 포함하기 때문에, 선택셀이 표시셀로부터 분리되는 셀 구조를 갖는 표시 패널을 사용하여, 각 셀의 에러있는 선택 방전을 방지하면서 안정한 방전이 생성될 수 있다.
본 발명에 따르면, 각 셀에 있어서, 오류 선택 방전을 방지하면서, 안정된 방전을 생성할 수 있고, 서로 분리된 표시셀 및 선택셀을 갖는 셀구조를 구비한 플라즈마 표시패널을 채용한 표시장치 및 상기 표시패널을 구동하는 방법을 제공할 수 있다.

Claims (11)

1필드의 표시기간을 입력 영상 신호에 기초하여 각 화소에 대한 화소 데이터에 따라 어드레스 기간 및 서스테인 기간을 각각 갖는 복수의 서브필드로 분할함으로써 화상을 표시하는 표시장치에 있어서,
방전 공간을 통해 서로 대향하는 전면 기판과 배면 기판, 상기 전면 기판의 내면상에 유전층으로 피복된 복수의 행전극쌍 및 상기 행전극쌍과 교차하도록 상기 배면 기판의 내면상에 배치된 복수의 열전극을 갖고, 상기 행전극쌍과 열전극의 각 교차점에서 전면 기판측 영역에 광흡수층을 갖는 제1방전셀 및 제2방전셀을 포함하는 단위 발광 영역으로 형성된 표시패널;
어드레스 기간에서 상기 제2방전셀의 어드레스 방전을 선택적으로 생성하기 위해, 상기 열전극쌍 각각의 하나의 행전극에 주사 펄스를 순차적으로 인가하면서 주사 펄스와 동시에, 화소 데이터에 대응하는 화소 데이터 펄스를 하나의 표시 라인씩 상기 열전극에 인가하는 어드레스 수단;
상기 서스테인 기간에서 상기 행전극쌍에 서스테인 펄스를 인가하는 서스테인 수단; 및
1필드 표시기간에서 적어도 제1서브필드의 어드레스 기간 직전에 상기 제2방전셀의 행전극과 상기 열전극 사이의 어드레스 방전과 동일한 방전 전류 방향으로 리셋 방전을 생성하는 리셋 수단을 포함하고,
상기 제2방전셀의 배면 기판측에 제2전자 방전 재료를 더 포함하고,
상기 리셋 수단은 상기 제2방전셀의 리셋 방전을 생성하기 위해 열전극 측이 상대적으로 부극성으로 되도록 상기 행전극쌍 중 하나의 행전극과 상기 열전극 사이에 리셋 펄스를 인가하고,
상기 어드레스 수단은 상기 열전극 측이 상대적으로 부극성으로 되도록 주사 펄스와 화소 데이터 펄스를 인가하고,
상기 서스테인 수단은 서스테인 기간에 부극성의 서스테인 펄스를 인가하는 표시장치.
삭제
제1항에 있어서,
상기 어드레스 수단은 상기 제1방전셀을 점등셀 상태 및 소등셀 상태 중 하나로 설정하기 위해 상기 제2방전셀의 선택적 어드레스 방전을 상기 제1방전셀로 확장하는 표시장치.
제1항에 있어서,
상기 제1방전셀은 상기 행전극쌍을 이루는 일 행전극 및 타 행전극이 방전 공간의 제1방전 갭을 통해 대향하는 부분을 포함하고,
상기 제2방전셀은 상기 열전극 및 상기 일 행전극이 방전 공간의 제2방전 갭을 통해 대향하는 부분을 포함하는 표시장치.
제1항에 있어서,
상기 행전극쌍을 이루는 일 행전극 및 타 행전극은 행방향으로 확장하는 본체 및 각 단위 발광 영역에 대해 제1방전 갭을 통해 상기 본체로부터 열방향으로 돌출하는 돌출부를 포함하고,
상기 제1방전셀은 상기 방전 공간의 제1방전 갭을 통해 상기 돌출부와 대향하는 부분을 포함하고, 상기 제2방전셀은 상기 열전극과 상기 하나의 행전극의 보디가 방전 공간의 제2방전 갭을 통해 대향하는 부분을 포함하는 표시장치.
제1항에 있어서,
상기 표시패널은 행방향으로 인접한 단위 발광 영역의 방전 공간을 구획하는 수직벽과 열방향으로 구획하는 수평벽을 포함하는 분배벽 및 상기 단위 발광 영역에서 상기 제1방전셀의 방전 공간과 상기 제2방전셀의 방전 공간을 구획하는 파티션을 포함하고,
각각의 단위 발광 영역의 제2방전셀의 방전 공간 및 인접한 단위 발광 영역의 방전 공간은 상기 분배벽에 의해 폐쇄되고, 각각의 단위 발광 영역의 제1방전셀의 방전 공간은 행방향으로 인접한 단위 발광 영역의 제1방전셀의 방전 공간에 연결되고, 상기 제1방전셀의 방전 공간은 각각의 단위 발광 영역의 제2방전셀의 방전 공간에 연결되는 표시장치.
제1항에 있어서,
방전에 의해서만 발광하도록 상기 제1 방전셀의 배면 기판측에 형성된 형광체층을 더 포함하는 표시장치.
제1항에 있어서,
상기 리셋 펄스는 서서히 증가 변화하는 파형을 갖는 표시장치.
제1항에 있어서,
상기 어드레스 수단은 1필드 표시기간의 제1서브필드를 포함하는 연속적인 서브필드에 속하는 각각의 서브필드의 어드레스 기간에서 방전셀을 점등셀 상태로 설정하도록 기입 어드레스 방전을 선택적으로 생성하고,
상기 제1서브필드에 후속하는 각각의 서브필드의 어드레스 기간에서 방전셀을 소등셀 상태로 설정하도록 소거 어드레스 방전을 선택적으로 생성하는 표시장치.
제1항에 있어서,
상기 어드레스 수단은 상기 제1방전셀에 방전을 생성하기 위해 서스테인 기간에서 상기 행전극쌍의 일부를 형성하는 상기 하나의 행전극에 인가된 제1서스테인 펄스와 동일한 타이밍에서 상기 열전극에 반대 극성의 어드레스 펄스를 인가하 는 표시장치.
방전 공간을 통해 서로 대향하는 전면 기판과 배면 기판, 상기 행전극쌍과 교차하도록 상기 배면 기판의 내면상에 배치된 복수의 열전극 및 상기 전면 기판의 내면상에 유전체층으로 피복된 복수의 행전극쌍을 갖고, 입력 영상 신호에 기초하여 각각의 화소에 대한 화소 데이터에 따라, 상기 행전극쌍과 상기 열전극의 각 교점에서 배면 기판측상에 제2전자 방출 재료층 및 전면 기판측 영역상에 광흡수층을 갖는 제1방전셀 및 제2방전셀을 포함하는 단위 발광 영역으로 형성되는 표시패널을 구동하는 구동 방법에 있어서,
1필드 표시기간을 어드레스 기간 및 서스테인 기간을 각각 갖는 복수의 서브필드로 분할하는 단계;
상기 어드레스 기간에서 상기 제2방전셀의 어드레스 방전을 선택적으로 생성하기 위해, 상기 행전극쌍 각각의 하나의 행전극에 정극성의 주사 펄스를 순차적으로 인가하면서, 상기 열전극측이 상기 주사 펄스와 동시에 부극성으로 되도록 상기 화소 데이터에 대응하는 화소 데이터 펄스를 하나의 표시라인씩 상기 열전극에 인가하는 단계;
상기 서스테인 기간에서 상기 행전극쌍에 서스테인 펄스를 인가하는 단계; 및
상기 1필드 표시기간의 적어도 제1서브필드의 어드레스 기간 직전에 상기 제2방전셀의 상기 행전극쌍 중 하나의 행전극과 상기 열전극 사이의 어드레스 방전과 동일한 방전 전류 방향으로 리셋 방전을 생성하는 단계를 포함하는 표시패널의 구동방법.
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