KR100630977B1 - Power on reset circuit - Google Patents
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Abstract
본 발명은 파워온 리셋 회로에 관한 것으로, 종래 기술에 있어서 전원전압의 상승시간(rising time)이 알씨(RC)의 시정수보다 클 경우 파워온리셋신호는 전원전압의 변화를 따라가게 됨은 물론, 노이즈에 의해 전원전압이 흔들릴 경우 파워온리셋신호도 그에 기인하여 이상 출력되어 이를 개선하기 위해 저항값과 커패시터의 용량을 늘려 알씨(RC)의 시정수를 크게 해야 함으로써, 저항값과 커패시터의 용량의 증가에 따라 회로의 집적도가 떨어지고 이상 출력된 파워온리셋신호에 의해 내부회로가 오동작하는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 트랜지스터의 임계전압의 조절에 의해 전원전압이 소정 레벨에 도달할 때까지 파워온리셋신호의 레벨을 유지하는 회로를 제공하여, 전원전압이 빠르게 혹은 느리게 상승하거나 외부 노이즈에 의해 순간적인 전원전압의 드롭(drop)이 발생하더라도 소정 레벨로 안정화된 파워온리셋신호를 출력함으로써, 전원전압의 변화에 관계없이 내부회로를 안정되게 구동할 수 있음과 아울러 칩 설계시 커패시터 및 저항을 사용하여 파워온리셋신호를 생성하는 경우보다 시스템 설계 상의 집적도를 향상하는 효과가 있다.The present invention relates to a power-on reset circuit, and in the related art, when the rising time of the power supply voltage is greater than the time constant of the RC, the power-on reset signal follows the change of the power supply voltage. When the power supply voltage fluctuates due to noise, the power-on reset signal is also abnormally output due to it. To improve this problem, the time constant of RC must be increased by increasing the resistance value and the capacitor capacity. Increasingly, the degree of integration of the circuit decreases and the internal circuit malfunctions due to the abnormally output power-on reset signal. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and provides a circuit for maintaining the level of the power-on reset signal until the power supply voltage reaches a predetermined level by adjusting the threshold voltage of the transistor. Even if the power supply voltage rises quickly or slowly, or an instantaneous drop of the power supply voltage occurs due to external noise, the power-on reset signal stabilized to a predetermined level is output, thereby making the internal circuit stable regardless of the change of the power supply voltage. In addition, the chip design can improve the integration of the system design than generating a power-on reset signal using a capacitor and a resistor in the chip design.
Description
도1은 종래 파워온 리셋 회로의 회로도.1 is a circuit diagram of a conventional power-on reset circuit.
도2는 도1에서, 각 노드전압 및 파워온리셋신호의 파형을 보인 파형도.FIG. 2 is a waveform diagram showing waveforms of each node voltage and a power-on reset signal in FIG.
도3은 도1에서, 전원전압이 느리게 상승할 때 각 노드전압 및 파워온리셋신호의 파형을 보인 파형도.3 is a waveform diagram showing waveforms of each node voltage and a power-on reset signal when the power supply voltage rises slowly in FIG.
도4는 종래 파워온 리셋 회로의 다른 예의 회로도.4 is a circuit diagram of another example of a conventional power-on reset circuit.
도5는 도4에서, 각 노드전압 및 파워온리셋신호의 파형을 보인 파형도.FIG. 5 is a waveform diagram showing waveforms of each node voltage and a power-on reset signal in FIG. 4; FIG.
도6은 도4에서, 전원전압이 흔들릴 때 각 노드전압 및 파워온리셋신호의 파형을 보인 파형도. 6 is a waveform diagram showing waveforms of each node voltage and a power-on reset signal when the power supply voltage is shaken.
도7은 본 발명 파워온 리셋 회로의 회로도.7 is a circuit diagram of a power-on reset circuit of the present invention.
도8은 도7에서, 각 노드전압 및 파워온리셋신호의 파형을 보인 파형도.FIG. 8 is a waveform diagram showing waveforms of each node voltage and a power-on reset signal in FIG.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
INV : 인버터 NM : 엔모스 트랜지스터 INV: Inverter NM: NMOS Transistor
PM1∼PM5 : 피모스 트랜지스터PM1-PM5: PMOS transistor
본 발명은 파워온 리셋(Power-On Reset) 회로에 관한 것으로, 특히 전원전압이 인가된 후 전원전압이 소정의 안정된 레벨에 도달할 때까지 트랜지스터의 임계전압을 이용하여 파워온리셋신호의 레벨을 유지하고, 이에 따라 전원전압이 빠르게 혹은 느리게 상승하거나 외부 노이즈에 의해 순간적인 전원전압의 드롭(drop)이 발생하더라도 안정된 파워온리셋신호를 출력하는 파워온 리셋 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit. In particular, the power-on reset signal is adjusted using a threshold voltage of a transistor after the power supply voltage is applied until the power supply voltage reaches a predetermined stable level. The present invention relates to a power-on reset circuit that outputs a stable power-on reset signal even when the power supply voltage rises rapidly or slowly, or a momentary drop of the power supply voltage occurs due to external noise.
일반적으로, 파워온 리셋(Power-On Reset) 회로를 내장한 칩은 그 칩을 이용하는 시스템으로부터 전원전압을 공급받아 구동되는데, 이때 파워온 리셋 회로는 전원전압의 상승속도(rising speed)의 특성에 따라 달리 설계된다. In general, a chip incorporating a power-on reset circuit is driven by a power supply voltage from a system using the chip, wherein the power-on reset circuit is driven by a characteristic of a rising speed of the power supply voltage. It is designed differently accordingly.
이는 전원전압의 상승속도에 비해 파워온 리셋 회로의 속도가 느리게 설계되었을 경우, 외부의 노이즈에 의해 전원전압이 순간적으로 드롭(drop)하게 되면 파워온 리셋 회로가 드롭시의 속도를 따라 가지 못해 비정상적으로 동작하게 되기 때문이다. If the power-on reset circuit is designed to be slower than the rising speed of the power supply voltage, the power-on reset circuit will not follow the speed at the time of drop if the power supply voltage is temporarily dropped due to external noise. This is because it works.
도1은 종래 파워온 리셋 회로의 회로도로서, 이에 도시된 바와 같이 일측에 전원전압(Vdd)이 인가되는 저항(R1)과; 일측에 상기 저항(R1)의 타측이 접속되는 커패시터(C1)와; 입력단에 상기 저항(R1)과 커패시터(C1)의 공통접점이 접속되는 인버터(INV1)와; 입력단에 상기 인버터(INV1)의 출력단이 접속되는 인버터(INV2)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 설명한다.1 is a circuit diagram of a conventional power-on reset circuit, and a resistor R1 to which a power supply voltage Vdd is applied to one side thereof, as shown therein; A capacitor C1 to which one side of the resistor R1 is connected; An inverter (INV1) connected to a common contact of the resistor (R1) and the capacitor (C1) at an input terminal; The operation of the conventional apparatus configured as described above is constituted by an inverter INV2 to which an output terminal of the inverter INV1 is connected to an input terminal.
시스템(미도시)에 전원전압(Vdd)이 인가된 후 초기에 전원전압(Vdd)이 상승함에 따 라 노드(N1)의 전압 또한, 저항(R1)과 커패시터(C1)의 시정수(time constant)에 따라 상승하게 된다. As the power supply voltage Vdd is initially increased after the power supply voltage Vdd is applied to the system (not shown), the voltage of the node N1 also increases the time constant of the resistor R1 and the capacitor C1. Will rise.
그리고, 노드(N1)의 전압이 상승에 따라 인버터(INV1)의 출력인 노드(N2)의 전압은 도2의 (a)와 같이 초기에 전원전압(Vdd)과 같은 파형으로 증가하다가, 상기 노드(N1)의 전압이 상기 인버터(INV1)의 임계전압(threshold voltage)에 도달하면 상기 노드(N2)의 전압은 접지전압(gnd)이 된다.As the voltage of the node N1 increases, the voltage of the node N2, which is the output of the inverter INV1, initially increases in the same waveform as the power supply voltage Vdd, as shown in FIG. When the voltage of N1 reaches the threshold voltage of the inverter INV1, the voltage of the node N2 becomes the ground voltage gnd.
이때, 인버터(INV2)의 출력(POR)은 초기에 접지전압(gnd)을 나타내다가 상기 노드(N2)의 전압이 접지전압(gnd)으로 되면 상기 노드(N2)의 전압을 반전하여 "고전위"의 파워온리셋신호(POR)로 되고, 이때 상기 파워온리셋신호(POR)는 도2의 (b)와 같이 전원전압(Vdd)과 동일한 레벨이 된다. At this time, the output POR of the inverter INV2 initially indicates the ground voltage gnd, and when the voltage of the node N2 becomes the ground voltage gnd, the voltage of the node N2 is inverted to " high potential. Is the power-on reset signal POR, and the power-on reset signal POR is at the same level as the power supply voltage Vdd as shown in FIG.
즉, 전원전압(Vdd)이 인가된 직후에는 인버터(INV2)에서 "저전위"의 파워온리셋신호(POR)를 출력하다가 소정 시간이 경과한 후에 "고전위"의 파워온리셋신호(POR)를 출력하게 된다. That is, immediately after the power supply voltage Vdd is applied, the inverter ONV2 outputs the power-on reset signal POR having the "low potential" and after a predetermined time elapses, the power-on reset signal POR of the "high potential". Will print
여기서, 상기 인버터(INV1)의 임계전압은 가능한 한 높게 설정되어야 하는데, 이는 동일한 알씨(RC)일 때라도 전원전압(Vdd)이 안정한 레벨에 도달했을 때 상기 인버터(INV1)를 스위칭하기 위해서 이다. Here, the threshold voltage of the inverter INV1 should be set as high as possible to switch the inverter INV1 when the power supply voltage Vdd reaches a stable level even when the same RC is used.
한편, 도4는 종래 파워온 리셋 회로의 다른 예의 회로도로서, 이에 도시된 바와 같이 일측에 전원전압(Vdd)이 인가되는 커패시터(C2)와; 일측에 상기 커패시터(C2)의 타측이 접속되는 저항(R2)과; 입력단에 상기 커패시터(C2)와 저항(R2)의 공통접점이 접속되는 인버터(INV3)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 설명한 다.4 is a circuit diagram of another example of a conventional power-on reset circuit, and a capacitor C2 to which a power supply voltage Vdd is applied to one side thereof as shown therein; A resistor (R2) connected to the other side of the capacitor (C2) on one side; An inverter INV3 connected to a common contact of the capacitor C2 and the resistor R2 is connected to an input terminal, and the operation of the conventional apparatus configured as described above will be described.
종래 파워온 리셋 회로의 다른 예의 일반적인 동작은 상기 예와 동일하다. The general operation of another example of a conventional power-on reset circuit is the same as that of the above example.
다만, 시스템(미도시)에 전원전압(Vdd)이 인가된 후 전원전압(Vdd)이 상승하기 시작할 때 초기에 커패시터(C2)가 충전이 되어 있지 않아 도5의 (a)와 같이 노드(N3)의 전압이 전원전압(Vdd)과 같은 형태를 나타내지만, 그후 상기 커패시터(C2)가 서서히 충전되기 시작하면 상기 노드(N3)의 전압은 알씨(RC) 시정수에 따라 방전을 시작한다. However, the capacitor C2 is not initially charged when the power supply voltage Vdd starts to increase after the power supply voltage Vdd is applied to the system (not shown). ), But the voltage of the power supply voltage (Vdd) is the same as the power supply voltage (Vdd), but when the capacitor (C2) gradually begins to charge, the voltage of the node (N3) starts to discharge according to the time (RC) time constant.
이때, 인버터(INV3)의 출력은 도5의 (b)와 같이 초기상태에서는 "저전위"의 파워온리셋신호(POR)를 유지하다가, 노드(N3)의 전압이 상기 인버터(INV3)의 임계전압에 도달하면 "고전위"로 된다.At this time, the output of the inverter INV3 maintains the power-on reset signal POR of " low potential " in the initial state as shown in FIG. 5 (b), and the voltage of the node N3 is the threshold of the inverter INV3. When the voltage is reached, it becomes "high potential".
즉, 전원전압(Vdd)이 인가된 직후에는 "저전위"의 파워온리셋신호(POR)가 출력되다가, 소정시간이 경과한 후에는 "고전위"의 파워온리셋신호(POR)가 출력된다. That is, immediately after the power supply voltage Vdd is applied, the "low potential" power-on reset signal POR is output, and after a predetermined time elapses, the "high potential" power-on reset signal POR is output. .
여기서, 상기 인버터(INV3)의 임계전압은 가능한 한 낮게 설정되어 있어야 하는데, 이는 동일한 알씨(RC)일 때라도 전원전압(Vdd)이 안정한 레벨에 도달했을 때 상기 인버터(INV3)가 스위칭되도록 하기 위해서 이다. Here, the threshold voltage of the inverter INV3 should be set as low as possible, so that the inverter INV3 is switched when the power supply voltage Vdd reaches a stable level even when the same RC is used. .
그러나, 상기에서와 같이 종래의 기술에 있어서 전원전압의 상승시간(rising time)이 알씨(RC)의 시정수보다 클 경우 파워온리셋신호는 도3과 같이 전원전압의 변화를 따라가게 됨은 물론, 노이즈에 의해 전원전압이 흔들릴 경우 파워온리셋신호도 그에 기인하여 도6과 같이 이상 출력되어 이를 개선하기 위해 저항값과 커패시터의 용량 을 늘려 알씨(RC)의 시정수를 크게 해야 함으로써, 저항값과 커패시터의 용량의 증가에 따라 회로의 집적도가 떨어지고 이상 출력된 파워온리셋신호에 의해 내부회로가 오동작하는 문제점이 있었다.However, in the prior art as described above, when the rising time of the power supply voltage is greater than the time constant of the RC, the power-on reset signal follows the change of the power supply voltage as shown in FIG. When the power supply voltage is shaken due to noise, the power-on reset signal is also abnormally output as shown in FIG. 6 to increase the time constant of RC by increasing the resistance value and the capacitor capacity. As the capacity of the capacitor increases, the circuit density decreases and the internal circuit malfunctions due to an abnormally output power-on reset signal.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 전원전압이 인가된 후 전원전압이 소정의 안정된 레벨에 도달할 때까지 트랜지스터의 임계전압을 이용하여 파워온리셋신호의 레벨을 유지하고, 이에 따라 전원전압이 빠르게 혹은 느리게 상승하거나 외부 노이즈에 의해 순간적인 전원전압의 드롭(drop)이 발생하더라도 안정된 파워온리셋신호를 출력하도록 하는 파워온 리셋 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and the level of the power-on reset signal using the threshold voltage of the transistor until the power supply voltage reaches a predetermined stable level after the power supply voltage is applied. The purpose of the present invention is to provide a power-on reset circuit for outputting a stable power-on reset signal even if the power supply voltage rises rapidly or slowly, or a momentary drop of the power supply voltage occurs due to external noise. .
이와 같은 목적을 달성하기 위한 본 발명은 소스에 전원전압이 인가되는 제1피모스 트랜지스터와; 소스에 전원전압이 인가되고, 공통 접속된 게이트와 드레인에 상기 제1피모스 트랜지스터의 게이트가 접속되는 제2피모스 트랜지스터와; 게이트와 드레인이 공통으로 접속되어 상기 제2피모스 트랜지스터의 드레인에 직렬로 접속되는 다수의 피모스 트랜지스터와; 드레인에 상기 제1피모스 트랜지스터의 드레인이 접속되고, 게이트에 상기 다수의 피모스 트랜지스터의 종단 피모스 트랜지스터의 소스가 접속되는 엔모스 트랜지스터와; 입력단에 상기 제1피모스 트랜지스터와 엔모스 트랜지스터의 공통접점이 접속되는 인버터로 구성하여 된 것을 특징으로 한다.The present invention for achieving the above object is a first PMOS transistor to which a power supply voltage is applied to the source; A second PMOS transistor to which a power supply voltage is applied to a source, and a gate of the first PMOS transistor is connected to a gate and a drain which are commonly connected; A plurality of PMOS transistors having a gate and a drain connected in common and connected in series with a drain of the second PMOS transistor; An NMOS transistor having a drain connected to the drain of the first PMOS transistor and a source of terminal PMOS transistors of the plurality of PMOS transistors connected to a gate thereof; And an inverter having a common contact between the first PMOS transistor and the NMOS transistor connected to an input terminal.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
도3은 본 발명 파워온 리셋 회로의 회로도로서, 이에 도시한 바와 같이 소스에 전원전압(Vdd)이 인가되는 피모스 트랜지스터(PM1)와; 소스에 전원전압(Vdd)이 인가되고, 공통 접속된 게이트와 드레인에 상기 피모스 트랜지스터(PM1)의 게이트가 접속되는 피모스 트랜지스터(PM2)와; 게이트와 드레인이 공통으로 접속되어 상기 피모스 트랜지스터(PM2)의 드레인에 직렬로 접속되는 다수의 피모스 트랜지스터(PM3∼PM5)와; 드레인에 상기 피모스 트랜지스터(PM1)의 드레인이 접속되고, 게이트에 상기 피모스 트랜지스터(PM4)의 소스가 접속되는 엔모스 트랜지스터(NM)와; 입력단에 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM)의 공통접점이 접속되는 인버터(INV)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작 및 작용을 상세히 설명한다. Fig. 3 is a circuit diagram of the power-on reset circuit of the present invention, as shown therein; a PMOS transistor PM1 to which a power supply voltage Vdd is applied to a source; A PMOS transistor (PM2) to which a power supply voltage (Vdd) is applied to a source, and a gate of the PMOS transistor (PM1) is connected to a gate and a drain which are commonly connected; A plurality of PMOS transistors PM3 to PM5 having a gate and a drain connected in common and connected in series to a drain of the PMOS transistor PM2; An NMOS transistor NM having a drain connected to the drain of the PMOS transistor PM1 and a source of the PMOS transistor PM4 connected to a gate thereof; An inverter INV connected to a common contact of the PMOS transistor PM1 and the NMOS transistor NM is connected to an input terminal, and the operation and operation of the embodiment according to the present invention configured as described above will be described in detail.
시스템(미도시)에 전원전압(Vdd)이 인가된 후 초기에 전원전압(Vdd)이 피모스 트랜지스터(PM1∼PM5)의 임계전압(Vtp)보다 작을 경우 상기 각 피모스 트랜지스터(PM1∼PM5)는 모두 턴오프 상태가 된다. When the power supply voltage Vdd is initially smaller than the threshold voltage Vtp of the PMOS transistors PM1 to PM5 after the power supply voltage Vdd is applied to the system (not shown), each of the PMOS transistors PM1 to PM5. Are all turned off.
그후, 전원전압(Vdd)이 상승하여 임계전압(Vtp)보다 커지게 되면 피모스 트랜지스터(PM5)만 턴온되고 다른 피모스 트랜지스터(PM1∼PM4)는 여전히 턴오프 상태가 된다. Thereafter, when the power supply voltage Vdd rises and becomes larger than the threshold voltage Vtp, only the PMOS transistor PM5 is turned on and the other PMOS transistors PM1 to PM4 are still turned off.
그리고, 전원전압(Vdd)이 2배의 임계전압(Vtp)보다 커지면 피모스 트랜지스터 (PM4,PM5)만 턴온되고 다른 피모스 트랜지스터(PM1∼PM3)는 여전히 턴오프 상태가 되는데, 이와 같이 하여 전원전압(Vdd)이 4배의 임계전압(Vtp)이 되면 피모스 트랜지스터(PM2)까지 턴온되고 상기 피모스 트랜지스터(PM2)가 턴온됨과 동시에 피모스 트랜지스터(PM1)도 턴온된다. When the power supply voltage Vdd is greater than twice the threshold voltage Vtp, only the PMOS transistors PM4 and PM5 are turned on and the other PMOS transistors PM1 to PM3 are still turned off. When the voltage Vdd becomes four times the threshold voltage Vtp, the PMOS transistor PM2 is turned on, the PMOS transistor PM2 is turned on, and the PMOS transistor PM1 is also turned on.
따라서, 전원전압(Vdd)이 접지전압(gnd)에서 소정 레벨에 도달할 때까지 상승하면 노드(ND1,ND2)의 전압은 도8과 같이 전원전압(Vdd)을 따라 상승하게 되지만, 노드(ND3)의 전압은 엔모스 트랜지스터(NM)의 게이트와 소스 사이의 커패시턴스 성분에 의해 전원전압(Vdd)을 따라 가지 못하고 서서히 증가하게 된다. Therefore, when the power supply voltage Vdd increases until the predetermined level is reached from the ground voltage gnd, the voltages of the nodes ND1 and ND2 rise along the power supply voltage Vdd as shown in FIG. 8, but the node ND3. ) Does not follow the power supply voltage Vdd due to the capacitance component between the gate and the source of the NMOS transistor NM and gradually increases.
여기서, 전원전압(Vdd)이 소정 레벨에 도달하는 시점은 노드(ND3)의 전압이 상기 엔모스 트랜지스터(NM)의 임계전압에 도달하여 상기 엔모스 트랜지스터(NM)를 도통하게 되는 시점이다. Here, the time when the power supply voltage Vdd reaches a predetermined level is a time when the voltage of the node ND3 reaches the threshold voltage of the NMOS transistor NM to conduct the NMOS transistor NM.
그리고, 전원전압(Vdd)이 피모스 트랜지스터(PM1,PM2)의 임계전압(Vtp)보다 커진 후부터 노드(ND4)의 전압은 빠르게 전원전압(Vdd)의 변화를 따라 가게 되며, 서서히 증가하던 노드(ND3)의 전압이 엔모스 트랜지스터(NM)의 임계전압보다 커져 상기 엔모스 트랜지스터(NM)가 턴온되면 상기 노드(ND4)의 전압은 접지전압(gnd)으로 떨어지게 된다.After the power supply voltage Vdd becomes greater than the threshold voltages Vtp of the PMOS transistors PM1 and PM2, the voltage of the node ND4 quickly follows the change of the power supply voltage Vdd, and gradually increases the node ( When the voltage of the ND3 is greater than the threshold voltage of the NMOS transistor NM and the NMOS transistor NM is turned on, the voltage of the node ND4 drops to the ground voltage gnd.
따라서, 인버터(INV)의 출력 파워온리셋신호(POR)는, 도8과 같이 최초에 전원전압(Vdd)이 증가하여 노드(ND4)의 전압이 전원전압(Vdd)에 도달하기 전까지는 전원전압(Vdd)을 따라가다가 노드(ND4)의 전압이 전원전압(Vdd)의 변화값에 이르러 상기 인버터(INV)의 임계전압에 도달하면 접지전압(gnd)으로 떨어지고, 상기 노드(ND4)의 전압이 접지전압(gnd)으로 떨어지면 다시 상기 인버터(INV)의 출력 파워온리셋신호(POR)는 "고전위"로 되면서 전원전압(Vdd)을 따라 변화하게 된다. Therefore, the output power-on reset signal POR of the inverter INV is initially increased as the power supply voltage Vdd increases as shown in FIG. 8 until the voltage of the node ND4 reaches the power supply voltage Vdd. When the voltage of the node ND4 reaches the change value of the power supply voltage Vdd and reaches the threshold voltage of the inverter INV, the voltage of the node ND4 falls to the ground voltage gnd. When the voltage falls to the ground voltage gnd, the output power on reset signal POR of the inverter INV becomes “high potential” and changes along the power voltage Vdd.
이때, 상기 피모스 트랜지스터(PM1∼PM5)의 개수를 조절하거나 상기 각 피모스 트랜 지스터(PM1∼PM5) 및 엔모스 트랜지스터(NM)의 임계전압을 조절하면 전원전압 (Vdd)이 소정 레벨에 도달할 때를 정하여 파워온리셋신호(POR)의 레벨을 유지할 수 있다. At this time, when the number of the PMOS transistors PM1 to PM5 is adjusted or the threshold voltages of the PMOS transistors PM1 to PM5 and the NMOS transistor NM are adjusted, the power supply voltage Vdd reaches a predetermined level. In this case, the level of the power-on reset signal POR can be maintained.
이상에서 설명한 바와 같이 본 발명은 전원전압이 인가된 후 전원전압이 소정의 안정된 레벨에 도달할 때까지 트랜지스터의 임계전압을 이용하여 파워온리셋신호의 레벨을 유지하고, 이에 따라 전원전압이 빠르게 혹은 느리게 상승하거나 외부 노이즈에 의해 순간적인 전원전압의 드롭(drop)이 발생하더라도 안정된 파워온리셋신호를 출력함으로써, 전원전압의 변화에 관계없이 내부회로를 안정되게 구동할 수 있음과 아울러 칩 설계시 커패시터 및 저항을 사용하여 파워온리셋신호를 생성하는 경우보다 시스템 설계 상의 집적도를 향상하는 효과가 있다.As described above, the present invention maintains the level of the power-on reset signal by using the threshold voltage of the transistor until the power supply voltage reaches a predetermined stable level after the power supply voltage is applied. Stable power-on reset signal is output even if it rises slowly or an instantaneous drop of power voltage occurs due to external noise, so that the internal circuit can be driven stably regardless of the change of power supply voltage. And it is effective to improve the degree of integration in the system design than when generating a power-on reset signal using a resistor.
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